CN104064565A - 存储器装置 - Google Patents

存储器装置 Download PDF

Info

Publication number
CN104064565A
CN104064565A CN201310388816.1A CN201310388816A CN104064565A CN 104064565 A CN104064565 A CN 104064565A CN 201310388816 A CN201310388816 A CN 201310388816A CN 104064565 A CN104064565 A CN 104064565A
Authority
CN
China
Prior art keywords
layer
memory cell
line
transistor
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310388816.1A
Other languages
English (en)
Other versions
CN104064565B (zh
Inventor
斋藤真澄
石川贵之
藤井章辅
西原清仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104064565A publication Critical patent/CN104064565A/zh
Application granted granted Critical
Publication of CN104064565B publication Critical patent/CN104064565B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明涉及存储器装置。根据一个实施例的存储器装置包括：衬底；被层叠在所述衬底上的两个或更多个电阻变化型存储器基元；被层叠在所述衬底上的两个或更多个晶体管；以及被层叠在所述衬底上的两个或更多个布线。所述存储器基元之一和所述晶体管之一经由所述布线之一而彼此连接。

Description

存储器装置
相关申请的交叉引用
本申请基于2013年3月19日提交的在先美国临时专利申请61/803154并且要求其优先权；其全部内容通过引用并入本文中。
技术领域
本文中描述的实施例概括而言涉及存储器装置。
背景技术
作为用于代替浮栅NAND闪速存储器的大容量非易失性存储器装置，已经开发了其中二端存储器基元（two-terminal memory cell）设置在交叉点上的电阻型随机存取存储器装置。在这种类型的存储器装置中，交叉点结构被层叠以提高集成度。
发明内容
本发明的实施例实现了一种能够抑制制造成本的增加的存储器装置。
根据一个实施例，一种存储器装置包括：衬底；被层叠在所述衬底上的两个或更多个电阻变化型存储器基元；被层叠在所述衬底上的两个或更多个晶体管；以及被层叠在所述衬底上的两个或更多个布线。所述存储器基元之一和所述晶体管之一经由所述布线之一而彼此连接。
附图说明
图1是示例出根据第一实施例的存储器装置的平面图；
图2是沿着图1所示的线A-A'截取的截面图；
图3是沿着图1所示的线B-B'截取的截面图；
图4是沿着图1所示的线C-C'截取的截面图；
图5A是示例出根据第一实施例的存储器装置的制造方法的平面图，图5B是沿着图5A所示的线A-A'截取的截面图；
图6A是示例出根据第一实施例的存储器装置的制造方法的平面图，图6B是沿着图6A所示的线A-A'截取的截面图；
图7A是示例出根据第一实施例的存储器装置的制造方法的平面图，图7B是沿着图7A所示的线A-A'截取的截面图；
图8A是示例出根据第一实施例的存储器装置的制造方法的平面图，图8B是沿着图8A所示的线A-A'截取的截面图；
图9A是示例出根据第一实施例的存储器装置的制造方法的平面图，图9B是沿着图9A所示的线A-A'截取的截面图；
图10A是示例出根据第一实施例的存储器装置的制造方法的平面图，图10B是沿着图10A所示的线A-A'截取的截面图；
图11A是示例出根据第一实施例的存储器装置的制造方法的平面图，图11B是沿着图11A所示的线C-C'截取的截面图；
图12A是示例出根据第一实施例的存储器装置的制造方法的平面图，图12B是沿着图12A所示的线C-C'截取的截面图；
图13是示例出根据第二实施例的存储器装置的平面图；
图14是沿着图13的线A-A'截取的截面图；
图15A是示例出根据第二实施例的存储器装置的制造方法的平面图，图15B是沿着图15A所示的线A-A'截取的截面图；
图16A是示例出根据第二实施例的存储器装置的制造方法的平面图，图16B是沿着图16A所示的线A-A'截取的截面图；
图17是示例出根据第三实施例的存储器装置的平面图；
图18是沿着图17所示的线A-A'截取的截面图；
图19A是示例出根据第三实施例的存储器装置的制造方法的平面图，图19B是沿着图19A所示的线A-A'截取的截面图；
图20A是示例出根据第三实施例的存储器装置的制造方法的平面图，图20B是沿着图20A所示的线A-A'截取的截面图；
图21是示例出根据第四实施例的存储器装置的平面图；
图22是沿着图21的线A-A'截取的截面图；
图23A是示例出根据第四实施例的存储器装置的制造方法的平面图，图23B是沿着图23A所示的线A-A'截取的截面图；
图24是示例出根据第五实施例的存储器装置的平面图；
图25是示例出根据第五实施例的变型例的存储器装置中的字线晶体管区域的平面图；
图26是示例出根据第六实施例的存储器装置的平面图；以及
图27是示例出根据第六实施例的变型例的存储器装置中的字线晶体管区域的平面图。
具体实施方式
下面将参考附图描述本发明的实施例。
（第一实施例）
首先，描述第一实施例。
根据本实施例的存储器装置是电阻型随机存取存储器装置。
图1是示例出根据本实施例的存储器装置的平面图。
图2是沿着图1所示的线A-A'截取的截面图。
图3是沿着图1所示的线B-B'截取的截面图。
图4是沿着图1所示的线C-C'截取的截面图。
为了便于图示，在图1中，未示出绝缘部分，仅示出了导电部分。
如图1-4所示，根据本实施例的存储器装置1包括硅衬底10。在硅衬底10的上表面上，限定存储器基元阵列区域11，并且在其周围限定周边电路区域12。在图1中，存储器基元阵列区域11的外侧是周边电路区域12。存储器基元阵列区域11与周边电路区域12之间的边界用双点划线指示。在周边电路区域12中存储器基元阵列区域11的附近，在位于从存储器基元阵列区域11看与硅衬底10的上表面平行的一个方向（下文中称为“字线方向”）上的位置处，沿着存储器基元阵列区域11的外边缘限定带状字线晶体管区域13。此外，在周边电路区域12中存储器基元阵列区域11的附近，在位于从存储器基元阵列区域11看与字线方向正交的方向（下文中称为“位线方向”）上的位置处，沿着存储器基元阵列区域11的外边缘限定带状位线晶体管区域14。
在硅衬底10上，字线布线层和位线布线层沿着与硅衬底10的上表面垂直的方向（下文中称为“垂直方向”）交替层叠。字线布线层由多条字线21形成。位线布线层由多条位线22形成。字线21在字线方向上延伸。位线22在位线方向上延伸。每条字线21和每条位线22彼此偏斜（skew）。然而，当从上方观察时，每条字线21和每条位线22在存储器基元阵列区域11中交叉。在字线晶体管区域13中，在位线布线层中设置在位线方向上延伸的栅极线41。在位线晶体管区域14中，在除了最下层之外的字线布线层中设置在字线方向上延伸的栅极线51。字线21、位线22、栅极线41和栅极线51中的每一者包括具有相同组成和相同厚度的金属层。在图2-4中，示出了两个字线布线层和两个位线布线层。然而，存储器装置1的叠层的数目不限于此，而是可以层叠更多的布线层。
在存储器基元阵列区域11中，在字线21与位线22之间的部分中，在具有位于直接下方的字线21和位于直接上方的位线22的部分中，设置柱23a。此外，在具有位于直接下方的位线22和位于直接上方的字线21的部分中，设置柱23b。柱23a和23b中的每一者被连接在字线21和位线22之间，并且形状像例如在垂直方向上延伸的柱状物。
在柱23a中，从其下方的字线21向着其上方的位线22，氧化硅层31、多晶硅层32、氧化硅层33、离子源金属电极34和CMP（化学机械抛光）停止电极35依此顺序被层叠。
在柱23b中，从其下方的位线22向着其上方的字线21，离子源金属电极34、氧化硅层31、多晶硅层32、氧化硅层33和CMP停止电极35依此顺序被层叠。多晶硅层32由例如具有晶体结构的非掺杂的硅形成，该晶体结构是多晶结构。离子源金属电极34由例如银（Ag）形成。
柱23a和23b分别沿着字线方向和位线方向以矩阵状排列。柱23a和23b中的每一个构成电阻变化型存储器基元24。
如图2所示，字线21在字线方向上从存储器基元阵列区域11延伸，并且在字线晶体管区域13中被分割。在字线21上，跨着（astride）字线21的分割部（divided portion）21a，多晶硅层42、氧化硅层43以及CMP停止电极45依此顺序被层叠以形成层叠体46。在多晶硅层42的下表面上在字线方向上的两个端部都分别与夹着字线21的分割部21a的一对端部21b接触。CMP停止电极45的上表面被共同连接到栅极线41。换言之，从多晶硅层42看，栅极线41被置于与字线21的接触表面的相反侧。在字线21的与多晶硅层42接触的部分中，字线方向中心部被分割。
多晶硅层42的厚度等于多晶硅层32的厚度。氧化硅层43的厚度等于氧化硅层33的厚度。栅极线41的厚度等于位线22的厚度。如稍后详细描述的，这些膜同时形成。这使得它们的膜特性大致相同。除了膜厚度之外，相同的膜特性还包括例如组成和密度。
CMP停止电极45的组成和密度等于CMP停止电极35的组成和密度。然而，CMP停止电极45的厚度大于CMP停止电极35的厚度。
字线21的与多晶硅层42接触的部分用作源极/漏极层。多晶硅层42用作沟道。氧化硅层43用作栅极绝缘膜。CMP停止电极45用作栅电极。由此，构造了字线驱动晶体管25。栅极线41用作栅电极的引出布线（extraction wiring）。因此，在柱23a中形成的存储器基元24被形成在与字线驱动晶体管25相同的字线21上。
如图4所示，位线22在位线方向上从存储器基元阵列区域11延伸，并且在位线晶体管区域14中被分割。在位线22上，跨着位线22的分割部22a，多晶硅层52、氧化硅层53以及CMP停止电极55依此顺序被层叠以形成层叠体56。在多晶硅层52的下表面上在位线方向上的两个端部都分别与夹着位线22的分割部22a的一对端部22b接触。CMP停止电极55的上表面被共同连接到栅极线51。换言之，从多晶硅层52看，栅极线51被置于与位线22的接触表面的相反侧。在位线22的与多晶硅层52接触的部分中，位线方向中心部分被分割。
多晶硅层52的厚度等于多晶硅层32的厚度。氧化硅层53的厚度等于氧化硅层33的厚度。栅极线51的厚度等于字线21的厚度。如稍后详细描述的，这些膜同时形成。这使得它们的膜特性大致相同。除了膜厚度之外，相同的膜特性包括例如组成和密度。
CMP停止电极55的组成和密度等于CMP停止电极35的组成和密度。然而，CMP停止电极55的厚度大于CMP停止电极35的厚度。
位线22的与多晶硅层52接触的部分用作源极/漏极层。多晶硅层52用作沟道。氧化硅层53用作栅极绝缘膜。CMP停止电极55用作栅电极。由此，构造了位线驱动晶体管26。栅极线51用作栅电极的引出布线。因此，在柱23b中形成的存储器基元24被形成在与位线驱动晶体管26相同的位线22上。在下文中，字线驱动晶体管25和位线驱动晶体管26也统称为“驱动晶体管”。
此外，在硅衬底10上，设置由例如氧化硅制成的层间绝缘膜15。层间绝缘膜15覆盖上述部件，即，字线21、位线22、存储器基元24、字线驱动晶体管25和位线驱动晶体管26。
因此，对于包括柱23a和垂直邻近的位线22和字线21的每个层，字线驱动晶体管25被置于字线晶体管区域13中。在每个字线晶体管区域13中设置的字线驱动晶体管25沿着在位线方向和垂直方向上扩展的平面以矩阵状排列。
类似地，对于包括柱23b和垂直邻近的字线21和位线22的每个层，位线驱动晶体管26被置于位线晶体管区域14中。在每个位线晶体管区域14中设置的位线驱动晶体管26沿着在字线方向和垂直方向上扩展的平面以矩阵状排列。
在下文中，示例每一层的材料。
如上所述，在本实施例中，存储器基元24的电阻变化膜由层叠的膜形成，在该层叠的膜中，氧化硅层31、多晶硅层32和氧化硅层33依此顺序被层叠。然而，电阻变化膜不限于此。电阻变化膜可以构造为例如单层膜或层叠膜，所述单层膜由氧化硅层、氧氮化硅层、多晶硅层、非晶硅层、锗层、硅锗层和化合物半导体层的一个层形成，所述层叠膜中层叠有多个这些层。
在本实施例中，字线驱动晶体管25和位线驱动晶体管26的沟道部件被配置为多晶硅层42和52。然而，沟道部件不限于此。所述沟道部件可以被配置为例如晶体硅层、非晶硅层、锗层、硅锗层或化合物半导体层。晶体硅层是例如通过沉积技术形成的晶体硅层，可以是单晶硅层或多晶硅层。此外，沟道部件可以被掺杂有杂质以控制驱动晶体管的阈值电压。
此外，在本实施例中，驱动晶体管的栅极绝缘膜被配置为氧化硅层。然而，栅极绝缘膜不限于此。栅极绝缘膜可以被配置为例如单层膜或层叠膜，所述单层膜由氧化硅层、氧氮化硅层和高介电绝缘层的一个层形成，所述层叠膜中层叠有多个这些层。
除了银（Ag）之外，离子源金属电极34的材料还可以基于选自金（Au）、钛（Ti）、镍（Ni）、钴（Co）、铝（Al）、铁（Fe）、铬（Cr）、铜（Cu）、铪（Hf）、铂（Pt）、钌（Ru）、锆（Zr）以及铱（Ir）中的一种金属、或者这些金属中的两种或更多种的合金、或者其氮化物、碳化物或硫族化物材料。
字线21、位线22、栅极线41和51以及CMP停止电极35、45和55可以被配置为例如由钨（W）、钼（Mo）或氮化钛（TiN）构成的单层或其层叠膜。CMP停止电极35还用作用于存储器基元24的引出电极。CMP停止电极45和55分别构成字线驱动晶体25和位线驱动晶体管26的栅电极。因此，它们的功函数可被优化以控制驱动晶体管的阈值电压。
由此，在本实施例中，构成存储器基元24的电阻变化膜的一部分的多晶硅层32与构成字线驱动晶体管25的沟道部件的多晶硅层42和构成位线驱动晶体管26的沟道部件的多晶硅层52由共同的材料形成。构成存储器基元24的电阻变化膜的一部分的氧化硅层33与构成字线驱动晶体管25的栅极绝缘膜的氧化硅层43和构成位线驱动晶体管26的栅极绝缘膜的氧化硅层53由共同的材料形成。构成存储器基元24的引出电极的CMP停止电极35与构成字线驱动晶体管25的栅电极的CMP停止电极45和构成位线驱动晶体管26的栅电极的CMP停止电极55由共同的材料形成。
接下来，示例每个部分的尺寸。
柱23a和23b的直径是例如约5-100nm。构成电阻变化膜的每个层的厚度是例如约1-50nm。驱动晶体管的栅极长度是例如约50nm-1μm。栅极绝缘膜的厚度是例如约1-10nm。沟道部件的厚度是例如约3-50nm。
接下来，描述根据本实施例的存储器装置1的操作。
向存储器基元24施加正向电压，其中位线22是正的，且字线21是负的。因此，包含在离子源金属电极34中的诸如银原子的金属原子的一部分转变成阳离子并且迁移到由氧化硅层33、多晶硅层32和氧化硅层31构成的电阻变化膜中。然后，这些阳离子与从字线21提供的电子复合，并且沉淀为金属原子。由此，在电阻变化膜中形成丝（filament）（未示出），并且电阻变化膜转变成低电阻状态（导通状态）。另一方面，通过施加反向电压（其中位线22为负且字线21为正），构成所述丝的金属原子的至少一部分转变为阳离子并返回到离子源金属电极34。由此，所述丝被分割，并且电阻变化膜转变成高电阻状态（关断状态）。
这里，向字线21施加电势的时机（timing）由字线驱动晶体管25控制。更具体地，通过向栅极线41施加正电势，电子被收集在多晶硅层42的靠近氧化硅层43的部分中。因此，电流在多晶硅层42中流动。结果，字线驱动晶体管25变为导通，并且字线21开始导电。类似地，向位线22施加电势的时机由位线驱动晶体管26控制。更具体地，通过向栅极线51施加正电势，电子被收集在多晶硅层52的靠近氧化硅层53的部分中。因此，电流在多晶硅层52中流动。结果，位线驱动晶体管26变为导通，并且位线22开始导电。
接下来，描述根据本实施例的存储器装置1的制造方法。
图5A-12B示例出根据本实施例的存储器装置的制造方法。
首先，如图5A和5B中所示，准备硅衬底10。在硅衬底10的上表面上，限定存储器基元阵列区域11以及周边电路区域12。在周边电路区域12中，在存储器基元阵列区域11的字线方向上的一侧上限定字线晶体管区域13，并且在位线方向上的一侧上限定位线晶体管区域14。
在硅衬底10上沉积层间绝缘膜15a。在层间绝缘膜15a的上部中形成在字线方向上延伸的多条字线21。在每条字线21的位于字线晶体管区域13中的部分中，形成一个分割部21a。这里，图5B所示的层间绝缘膜15a是图2-4所示的层间绝缘膜15的一部分。在下文中，类似地，将层间绝缘膜15的部分标记为层间绝缘膜15a-15c。
接下来，如图6A和6B所示，在字线21和层间绝缘膜15a的整个表面上沉积氧化硅层61。然后，氧化硅层61被构图（pattern）并且仅留在存储器基元阵列区域11中。
接下来，如图7A和7B所示，在整个表面上沉积多晶硅以形成多晶硅层62。这里，替代沉积多晶硅，可以沉积非晶硅并且然后通过高温热处理使该非晶硅结晶化以形成多晶硅层。可以通过例如低压CVD（化学气相沉积）技术或等离子体CVD技术沉积多晶硅或非晶硅。
接下来，在整个表面上沉积氧化硅层63和离子源金属电极64。接下来，对离子源金属电极64进行构图。由此，从周边电路区域12去除离子源金属电极64并且离子源金属电极64保留在存储器基元阵列区域11中。接下来，氧化硅层63和多晶硅层62被构图。因此，氧化硅层63和多晶硅层62从除了字线晶体管区域13之外的周边电路区域12中被去除，并且保留在存储器基元阵列区域11和字线晶体管区域13中。
接下来，如图8A和8B所示，在整个表面上沉积CMP停止电极65。
接下来，如图9A和9B所示，CMP停止电极65、离子源金属电极64、氧化硅层63和多晶硅层62被一起构图。由此，在存储器基元阵列区域11中，CMP停止电极65构成CMP停止电极35，离子源金属电极64构成离子源金属电极34，氧化硅层63构成氧化硅层33，多晶硅层62构成多晶硅层32，并且氧化硅层61构成氧化硅层31。相应地，形成多个柱23a。柱23a被设置为直接在字线21上方，并且沿着字线方向和位线方向以矩阵状排列。在周边电路区域12的每个字线晶体管区域13中，CMP停止电极65构成CMP停止电极45，氧化硅层63构成氧化硅层43，并且多晶硅层62构成多晶硅层42。相应地，形成多个层叠体46。层叠体46沿着位线方向排列成线。每个层叠体46的形状像大致长方体，并且其纵向方向是字线方向。
接下来，如图10A和10B中所示，沉积绝缘材料。使用CMP停止电极35和45作为停止层来执行CMP，从而平面化上表面。因此，层间绝缘膜15b形成并且嵌在柱23a与层叠体46之间。在层间绝缘膜15b的上表面上，CMP停止电极35和45被暴露。
接下来，在层间绝缘膜15b上形成层间绝缘膜15c。多条位线22以及栅极线41一起形成在层间绝缘膜15c中。此时，位线22被形成为在位线方向上延伸，以便穿过存储器基元阵列区域11和位线晶体管区域14并且与柱23a的CMP停止电极35接触。在位线晶体管区域14中形成分割部22a。栅极线41被形成为在位线方向上延伸，以便穿过位线晶体管区域13并且与CMP停止电极45接触。
结果，在存储器基元阵列区域11中，为以矩阵状排列的柱23a中的每一个形成存储器基元24。在字线晶体管区域13中，为沿着位线方向排列成线的层叠体46中的每一个形成字线驱动晶体管25。
接下来，如图11A和11B所示，在整个表面上沉积离子源金属电极64和氧化硅层61。离子源金属电极64和氧化硅层61被构图并且仅留在存储器基元阵列区域11中。
接下来，如图12A和12B所示，在整个表面上沉积多晶硅层62、氧化硅层63和CMP停止电极65。接下来，CMP停止电极65、氧化硅层63、多晶硅层62、氧化硅层61和离子源金属电极64被一起构图。因此，在存储器基元阵列区域11中，CMP停止电极65构成CMP停止电极35，氧化硅层63构成氧化硅层33，多晶硅层62构成多晶硅层32，氧化硅层61构成氧化硅层31，并且离子源金属电极64构成离子源金属电极34。相应地，形成多个柱23b。柱23b被设置为直接在位线22上方，并且沿着字线方向和位线方向以矩阵状排列。在周边电路区域12的每个位线晶体管区域14中，CMP停止电极65构成CMP停止电极55，氧化硅层63构成氧化硅层53，并且多晶硅层62构成多晶硅层52。相应地，形成多个层叠体56。层叠体56沿着字线方向排列成线。每个层叠体56的形状像大致长方体，并且其纵向方向是位线方向。
接下来，如图1至5B中所示，沉积绝缘材料。使用CMP停止电极35和55作为停止层来执行CMP，从而平面化上表面。因此，层间绝缘层15嵌在形成于位线晶体管区域14中的层叠体与柱23b之间。接下来，进一步沉积层间绝缘膜15。在层间绝缘膜15内形成在字线方向上延伸的字线21和栅极线51。因此，在存储器基元阵列区域11中，为柱23a中的每一个形成存储器基元24。在位线晶体管区域14中，为层叠体56中的每一个形成位线驱动晶体管26。
随后，类似地，重复柱23a和字线驱动晶体管25的形成、以及柱23b和位线驱动晶体管26的形成。由此，制成存储器装置1。
接下来描述本实施例的效果。
在本实施例中，在周边电路区域12中，字线驱动晶体管25和位线驱动晶体管26的沟道区不是形成在硅衬底10中而是形成在多晶硅层42和52中。因此，可以为包括柱23a的每个层形成字线驱动晶体管25，并且为包括柱23b的每个层形成位线驱动晶体管26。结果，在存储器基元阵列区域11中，字线驱动晶体管25和位线驱动晶体管26可以与存储器基元24的向上层叠相一致地（in tune）被向上层叠。因此，即使存储器基元24的层叠层数增加，字线晶体管区域13和位线晶体管区域14的面积也不增加，并且在芯片上被周边电路区域12占用的面积也不增加。因此，通过层叠存储器基元24，可以在作为整体的存储器装置1中提高存储器基元的集成度。
在本实施例中，在图9A和9B所示的步骤中，通过对CMP停止电极65构图而同时形成CMP停止电极35和45。通过对氧化硅层63构图而同时形成氧化硅层33和43。通过对多晶硅层62构图而同时形成多晶硅层32和42。在图10A和10B所示的步骤中，同时形成位线22和栅极线41。
此外，在图12A和12B所示的步骤中，通过对CMP停止电极65构图而同时形成CMP停止电极35和55。通过对氧化硅层63构图而同时形成氧化硅层33和53。通过对多晶硅层62构图而同时形成多晶硅层32和52。然后，同时形成字线21和栅极线51。
因此，根据本实施例，可以通过共同的步骤形成每一层级（level）中的存储器基元的电阻变化膜的一部分和引出电极、驱动晶体管的沟道部件以及栅极绝缘膜和栅电极的一部分。相应地，即使驱动晶体管被向上层叠，步骤数目的增加也是少的。因此，可以抑制制造成本的增加。
（第二实施例）
接下来，描述第二实施例。
图13是示例出根据本实施例的存储器装置的平面图。
图14是沿着图13所示的线A-A'截取的截面图。
如图13和14所示，根据本实施例的存储器装置2与根据上述第一实施例的存储器装置1（见图1-5B）的不同之处在于以下若干点。栅极线41和51的宽度窄于多晶硅层42和52的长度。不设置CMP停止电极35、45和55。使用杂质掺杂夹着直接在栅极线41下方的区域的多晶硅层42的两个端部以及夹着直接在栅极线51下方的区域的多晶硅层52的两个端部。因此，在本实施例中，驱动晶体管的源极、漏极和沟道由相同的半导体层形成。
在字线驱动晶体管25和位线驱动晶体管26被配置为n沟道晶体管的情况下，在源极/漏极层71中掺杂的杂质是例如砷（As），并且在字线驱动晶体管25和位线驱动晶体管26被配置为p沟道晶体管的情况下，在源极/漏极层71中掺杂的杂质是例如硼（B）或二氟化硼（BF2）。源极/漏极层71中的杂质浓度是例如约1×1019–1×1021cm-3。
接下来，描述根据本实施例的存储器装置2的制造方法。
图15A-16B示出了根据本实施例的存储器装置的制造方法。
首先，执行从图5A和5B所示的步骤到图7A和7B所示的步骤的处理。接下来，如图15A和15B所示，离子源金属电极64、氧化硅层63、多晶硅层62和氧化硅层61被一起构图。因此，在存储器基元阵列区域11中，形成由氧化硅层31、多晶硅层32、氧化硅层33和离子源金属电极34构成的柱状的柱23。在字线晶体管区域13中，形成由多晶硅层42和氧化硅层43构成的带状层叠体46。
接下来，如图16A和16B中所示，沉积导电材料，并且然后对其进行构图。由此，在存储器基元阵列区域11中形成位线22，并且在字线晶体管区域13中形成栅极线41。此时，使得栅极线41的宽度窄于由多晶硅层42和氧化硅层43构成的层叠体46的纵向长度，从而暴露层叠体的两侧部分。
接下来，通过使用栅极线41作为掩膜，将杂质离子注入到多晶硅层42中。因此，在多晶硅层42的两侧部分中形成一对源极/漏极层71。
接下来，如图13和14所示，在整个表面上沉积绝缘材料。对上表面执行CMP以暴露位线22和栅极线41。因此，层间绝缘膜15嵌在包括多晶硅层42、氧化硅层43和栅极线41的层叠体与包括柱23a和位线22的层叠体之间。后续处理类似于上述第一实施例中的处理。此外，通过类似的处理，也将杂质离子注入到多晶硅层52的两侧部分中，以形成源极/漏极层71。
接下来描述本实施例的效果。
根据本实施例，源极/漏极层71形成在多晶硅层42和52中。在以上的第一实施例中，字线21和位线22与未掺杂的多晶硅层42和52直接接触而未在多晶硅层42和52中形成杂质扩散层。因此，与这种情况相比，本实施例可以减小驱动晶体管的源极-漏极寄生电阻，并且提高电流驱动能力。另一方面，根据以上第一实施例，可以在较少数量的步骤中形成字线驱动晶体管25和位线驱动晶体管26。
本实施例的除了上述以外的配置、操作、制造方法和效果类似于以上第一实施例中的配置、操作、制造方法。
在本实施例中示例的例子中，源极/漏极层71由杂质扩散层形成。然而，源极/漏极层不限于此。源极/漏极层可以由诸如金属或金属硅化物的导体形成。
（第三实施例）
接下来，描述第三实施例。
图17是示例出根据本实施例的存储器装置的平面图。
图18是沿着图17所示的线A-A'截取的截面图。
如图17和18中所示，根据本实施例的存储器装置3与根据以上第一实施例的存储器装置1（见图1-5B）的不同之处在于：构成驱动晶体管的栅极绝缘膜的氧化硅层43和53的厚度不同于构成存储器基元24的电阻变化膜的一部分的氧化硅层33的厚度。例如，氧化硅层43和53厚于氧化硅层33。这里，在图17和18中，未示出位线驱动晶体管26的氧化硅层53。然而，氧化硅层53的厚度等于例如氧化硅层43的厚度。在一个例子中，氧化硅层43和53的厚度是3–20nm，而氧化硅层33的厚度是1-10nm。
接下来，描述根据本实施例的存储器装置3的制造方法。
图19A-20B示出了根据本实施例的存储器装置的制造方法。
首先，执行图5A和5B以及图6A和6B所示的步骤。
接下来，如图19A和19B所示，在整个表面上沉积多晶硅层62和氧化硅层43。接下来，氧化硅层43被构图并且仅留在字线晶体管区域13中。
接下来，如图20A和20B所示，在整个表面上沉积氧化硅层63和离子源金属电极64。此时，氧化硅层63被形成为比氧化硅层43薄。接下来，离子源金属电极64和氧化硅层63被构图并且仅留在存储器基元阵列区域11中。后续处理类似于上述第一实施例中的处理。此外，也类似地形成氧化硅层53。
接下来描述本实施例的效果。
根据本实施例，字线驱动晶体管25和位线驱动晶体管26的栅极绝缘膜的厚度以及存储器基元24的氧化硅层33的厚度可以配置为使得每个元件的特性最佳。例如，对于驱动晶体管，可以加厚栅极氧化物膜以提高栅极击穿电压。对于存储器基元，可以减薄栅极氧化物膜以降低设定电压。
除了上述以外的本实施例的配置、操作、制造方法和效果类似于以上第一实施例中的配置、操作、制造方法和效果。同样，在本实施例中，与在以上第二实施例中一样，可以在多晶硅层42和52中形成掺杂有杂质的源极/漏极层71。这可以减小源极-漏极寄生电阻。
（第四实施例）
接下来，描述第四实施例。
图21是示例出根据本实施例的存储器装置的平面图。
图22是沿着图21所示的线A-A'截取的截面图。
如图21和22所示，根据本实施例的存储器装置4与根据上述第一实施例的存储器装置1（见图1-5B）的不同之处在于以下若干点。在字线驱动晶体管25中在氧化硅层43和CMP停止电极45之间设置多晶硅电极44。在位线驱动晶体管26中在氧化硅层53和CMP停止电极55之间设置多晶硅电极54。由此，在这些驱动晶体管中，栅电极的下部由多晶硅形成。
多晶硅电极44和54的厚度是例如约3-50nm。如果驱动晶体管是n沟道晶体管，则多晶硅电极44和54被掺杂有诸如磷（P）或砷（As）的施主杂质。如果驱动晶体管是p沟道晶体管，则多晶硅电极44和54被掺杂有诸如硼（B）或二氟化硼（BF2）的受主杂质。杂质浓度是例如约1×1019–1×1021cm-3。
接下来，描述根据本实施例的存储器装置4的制造方法。
图23A和23B示例出根据本实施例的存储器装置的制造方法。
首先，执行从图5A和5B所示的步骤到图7A和7B所示的步骤的处理。
接下来，如图23A和23B所示，在整个表面上沉积掺杂有杂质的多晶硅以形成多晶硅电极44。接下来，多晶硅电极44被构图并且仅留在字线晶体管区域13中。
后续处理类似于上述第一实施例中的处理。更具体地，如图8A和8B所示，在整个表面上沉积CMP停止电极65。然后，如图9A和9B所示，一起执行构图以形成柱23a等。也类似地形成位线驱动晶体管26的多晶硅电极54。
接下来描述本实施例的效果。
根据本实施例，字线驱动晶体管25和位线驱动晶体管26的栅电极的下部由含有杂质的多晶硅形成。因此，与栅电极完全由金属形成的情况相比，可以降低驱动晶体管的阈值电压。这可以提高驱动晶体管的电流驱动能力。
除了上述以外的本实施例的配置、操作、制造方法和效果类似于以上第一实施例中的配置、操作、制造方法和效果。同样，在本实施例中，与在以上第二实施例中一样，可以在多晶硅层42和52中形成掺杂有杂质的源极/漏极层71。这可以减小源极-漏极寄生电阻。
（第五实施例）
接下来，描述第五实施例。
图24是示例出根据本实施例的存储器装置的平面图。
如图24所示，根据本实施例的存储器装置5与根据以上第一实施例的存储器装置1（见图1-5B）的不同之处在于：驱动晶体管的栅极宽度更宽，并且替代地，驱动晶体管以多个级（in multiple stages）水平地排列。
具体而言，在字线晶体管区域13中，夹着字线21的分割部21a的一对端部21b弯曲、在位线方向上延伸并且彼此相对。直接在夹着所述分割部21a的该对端部21b上方，设置多晶硅层42。结果，字线驱动晶体管25的栅极宽度大于字线21的宽度。
在以上第一实施例中，字线驱动晶体管25沿着位线方向排列成线。然而，在本实施例中，一对字线晶体管区域13被置于夹着存储器基元阵列区域11的位置处。在每个字线晶体管区域13中，字线驱动晶体管25排列成多行。在行之间，字线驱动晶体管25的在位线方向上的位置彼此偏移。对于每行，设置在位线方向上延伸的栅极线41。
类似地，在位线晶体管区域14中，夹着位线22的分割部22a的一对端部22b弯曲、在字线方向上延伸并且彼此相对。直接在夹着所述分割部22a的该对端部22b上方，设置多晶硅层52。结果，位线驱动晶体管26的栅极宽度大于位线22的宽度。
替代地，一对位线晶体管区域14被置于夹着存储器基元阵列区域11的位置处。在每个位线晶体管区域14中，位线驱动晶体管26排列成多行。在行之间，位线驱动晶体管26的在字线方向上的位置彼此偏移。每行在字线方向上延伸。对于每行，设置在字线方向上延伸的栅极线51。
根据本实施例，驱动晶体管的栅极宽度不受字线和位线的宽度的限制。因此，可以自由设计所述栅极宽度以便优化晶体管的特性。这里，在图24中，在每个字线晶体管区域13中，示出了两行字线驱动晶体管25。然而，行数根据需要而确定。这也适用于位线驱动晶体管26的行数。
在本实施例中，与在上述第一实施例中一样，字线驱动晶体管和位线驱动晶体管的沟道部件由多晶硅形成。由此，担心驱动电流小于具有在单晶硅衬底10中形成的沟道的晶体管（下文中称为“单晶晶体管”）的驱动电流。然而，假设多晶硅中的载流子迁移率是单晶硅中的载流子迁移率的1/4。短沟道晶体管中的驱动电流大致与迁移率的平方根成比例。因此，具有由多晶硅形成的沟道的晶体管（下文中称为“多晶晶体管”）的驱动电流是单晶晶体管的驱动电流的1/2。因此，如果多晶晶体管的栅极宽度被设定成是单晶晶体管的栅极宽度的两倍，则多晶晶体管可以实现与单晶晶体管相同的驱动电流。在本实施例中，可以自由设计驱动晶体管的栅极宽度。因此，为了补偿多晶沟道的性能降低，可以将栅极宽度设计得更宽。
如上所述，如果驱动晶体管配置成多晶晶体管，则使栅极宽度是单晶晶体管的情况下的两倍。由此，驱动晶体管的占地面积（footprint）也近似为两倍。然而，如第一实施例中所述，通过将驱动晶体管配置为多晶晶体管，随着存储器基元的层叠，驱动晶体管也可以被层叠。因此，即使存储器基元的层叠层数增加，驱动晶体管的占地面积也不增加。
例如，假设存储器基元的层叠层数被设定为2。在驱动晶体管被配置为单晶晶体管的情况下，所有驱动晶体管都需要布置在平面内。因此，驱动晶体管的占地面积是其中层叠层数是1的情况下的两倍。另一方面，在其中驱动晶体管被配置为多晶晶体管的情况下，每个晶体管的面积变为两倍。然而，可以在两个级层中层叠晶体管。由此，整个驱动晶体管的占地面积等于层叠层数是1的情况下的占地面积。因此，在其中层叠层数被设定为2的情况下，就整个驱动晶体管的占地面积而言，多晶晶体管和单晶晶体管几乎是相当的。
然而，假设存储器基元的层叠层数被设定为8。在驱动晶体管被配置成单晶晶体管的情况下，总的占地面积是层叠层数为2的情况下的四倍。另一方面，在驱动晶体管被配置成多晶晶体管的情况下，总的占地面积等于层叠层数为2的情况下的占地面积。由此，在层叠层数被设定为8的情况下，驱动晶体管被配置为多晶晶体管的情况下的总占地面积是在驱动晶体管被配置为单晶晶体管的情况下的总占地面积的1/4。由此，随着存储器基元的层叠层数增加，多晶晶体管更有利，并且整个存储器装置的尺寸可以减小。
的本实施例的除了上述以外的配置、操作、制造方法和效果类似于以上第一实施例中的配置、操作、制造方法和效果。
（第五实施例的变型例）
接下来描述第五实施例的变型例。
图25是示例出根据该变型例的存储器装置中的字线晶体管区域的平面图。
在图25中，为了区分各条字线21，用符号“WL0”到“WL16”标记字线21。
如图25所示，在该变型例中，四个相邻的字线21构成一组，并且相邻的组在相反侧交替引出到字线晶体管区域13。在每一组中，字线驱动晶体管25在字线方向上的位置彼此偏移。在字线方向上位置相等的字线驱动晶体管25共享同一栅极线41。在每个字线晶体管区域13中设置的栅极线41的数目等于构成一个组的字线的数目。每条字线21中的端部21b的宽度比其它部分的宽度更宽。此外，每条字线21的从字线驱动晶体管25看位于存储器基元阵列区域11的相反侧的顶部被连接到接触80。接触80可以统一连接垂直地布置的多个层的字线21。
由此，从存储器基元阵列区域11引出的每条字线21在分割部21a中被字线驱动晶体管25介入（mediate），并且在被连接到接触80的区域中终止。在每条字线21的延长线上，超过连接到接触80的区域，设置伪布线（dummy wiring）78。伪布线78与字线21绝缘并且不用作电流路径。然而，设置伪布线78以便于光刻。
具体地，四条字线WL0–WL3构成一组并且被引出到一个字线晶体管区域13。此外，四条字线WL8–WL11也构成一组并且被引出到同一字线晶体管区域13。相对照地，字线WL4–WL7（未示出）和字线WL12–WL15（未示出）各自分别构成一组，并且被引出到另一字线晶体管区域13（未示出）。被连接到字线WL3的字线驱动晶体管25和被连接到字线WL11的字线驱动晶体管25在字线方向上的位置相等，并且它们的栅电极被连接到同一栅极线41。该同一栅极线41在位线方向上延伸。被连接到字线WL2的字线驱动晶体管25和被连接到字线WL10的字线驱动晶体管25在字线方向上的位置相等，并且它们的栅电极被连接到另外的同一栅极线41。在每个字线晶体管区域13中，设置四条栅极线。
例如，在字线的数目是32的情况下，16条字线在一侧被引出到字线晶体管区域13。在这种情况下，字线驱动晶体管25以4×4矩阵状排列。这里，在图25中，仅示出了2×2字线驱动晶体管25。在字线的数目是64的情况下，32条字线在一侧被引出到字线晶体管区域13，并且字线驱动晶体管25以8×4矩阵状排列。
在构成一组的字线数目是n的情况下，字线驱动晶体管25的栅极宽度优选被设定为小于或等于(字线的排列节距（arrangement pitch）)×n。此外，从光刻对准的角度上讲，优选使得层叠体46的宽度窄于字线21的端部21b的宽度。
这也适用于位线晶体管区域14中的位线22以及位线驱动晶体管26的排列。
除了上述以外的该变型例的配置、操作、制造方法和效果类似于以上第五实施例的配置、操作、制造方法和效果。
在该变型例中所示例的例子中，一个组由四条字线构成。然而，所述组不限于此。所述组可以由例如2或8条字线构成。
（第六实施例）
接下来，描述第六实施例。
图26是示例出根据本实施例的存储器装置的平面图。
在图26中，省略了字线驱动晶体管25，仅示出位线驱动晶体管26。
如图26所示，根据本实施例的存储器装置6与根据以上第五实施例的存储器装置5（见图25）的区别在于：字线21和位线22不弯曲，但是夹着分割部的端部彼此偏移且相对。
由此，位线驱动晶体管25被放置成使得栅极长度方向是位线方向并且栅极宽度方向是字线方向。位线驱动晶体管26被放置成使得栅极长度方向是字线方向并且栅极宽度方向是位线方向。栅极线41和51的形状像梳子，并且梳齿部分被放置为直接在多晶硅层42和52上方。
利用这样的配置，位线驱动晶体管26的在位线方向上的长度因反映（reflect）栅极宽度而变长。然而，在字线方向上的长度取决于栅极长度，因此不会变得那么长。因此，在位线驱动晶体管26的在字线方向上的长度小于或等于位线22的排列节距的两倍的情况下，可以将位线晶体管区域14限定在夹着存储器基元阵列区域11的两个位置处，以便每隔一个位线22被引出到一个位线晶体管区域14。于是，在每个位线晶体管区域14中，位线驱动晶体管26可以沿着字线方向排列成线。因此，布线的布局（layout）简化，并且周边电路区域12可以整个地缩小尺寸。
本实施例也能够实现类似于以上第五实施例的效果。除了上述以外的本实施例的配置、操作、制造方法和效果类似于以上第一实施例中的配置、操作、制造方法和效果。
同样，在以上第一到第四实施例中，与在本实施例中一样，可以将一对字线晶体管区域13和一对位线晶体管区域14放置成夹着存储器基元阵列区域11。在这种情况下，驱动晶体管可以交替布置在存储器基元区域11的两侧。于是，周边电路区域12的面积略微增加。然而，可以为驱动晶体管的布置空间提供余量（margin）。
（第六实施例的变型例）
接下来描述第六实施例的变型例。
图27是示例出根据该变型例的存储器装置中的字线晶体管区域的平面图。
在图27中，为了区分各个字线21，用符号“WL0”到“WL16”标记字线21。
如图27所示，在该变型例中，与在上述第五实施例的变型例（见图25）中一样，四个相邻的字线21构成一组，并且相邻的组在相反侧交替引出到字线晶体管区域13。在每一组中，字线驱动晶体管25在字线方向上的位置彼此偏移。在字线方向上位置相等的字线驱动晶体管25共享同一栅极线41。然而，栅极线41的形状像梳子。在每个字线晶体管区域13中设置的栅极线41的数目等于构成一个组的字线的数目。每条字线21中的端部21b的宽度大于其它部分的宽度。
字线驱动晶体管25的排列类似于上述第五实施例的变型例（见图25）中的字线驱动晶体管25的排列。更具体地，在字线的数目是32的情况下，16条字线在一侧被引出到字线晶体管区域13。在这种情况下，字线驱动晶体管25以4×4矩阵状排列。在字线的数目是64的情况下，32条字线在一侧被引出到字线晶体管区域13，并且字线驱动晶体管25以8×4矩阵状排列。
从光刻对准的角度上讲，优选使得层叠体46的宽度窄于字线21的端部21b的宽度。
这也适用于位线晶体管区域14中的位线22以及位线驱动晶体管26的排列。
除了上述以外的本实施例的配置、操作、制造方法和效果类似于以上第六实施例的配置、操作、制造方法和效果。
在该变型中所示例的例子中，一个组由四条字线构成。然而，所述组不限于此。所述组可以由例如2或8条字线构成。
上述实施例可以实现其中容易地提高集成度的存储器装置。
尽管已经描述了特定实施例，但是这些实施例仅以举例的方式给出，并不意图限制本发明的范围。实际上，本文中描述的新颖的实施例可以体现为各种其它形式；此外，可以在不脱离本发明的精神的情况下对本文中描述的实施例的形式进行各种省略、替代和变化。所附权利要求及其等效物意图覆盖落入本发明的精神和范围内的这些形式或修改。此外，上述实施例可以相互组合。
例如，在上述实施例中，描述了形状像柱的存储器基元。然而，本发明不限于此。构成存储器基元的叠层可以完全形成在字线布线层与位线布线层之间。
在上述实施例中，仅字线驱动晶体管和位线驱动晶体管被层叠。然而，其它周边电路的晶体管也可以被层叠。

Claims (20)

1.一种存储器装置，包括：
衬底；
被层叠在所述衬底上的两个或更多个电阻变化型存储器基元；
被层叠在所述衬底上的两个或更多个晶体管；以及
被层叠在所述衬底上的两个或更多个布线，
所述存储器基元之一和所述晶体管之一经由所述布线之一而彼此连接。
2.根据权利要求1所述的装置，其中
所述存储器基元之一包括第一硅层，
所述晶体管之一包括第二硅层，并且
所述第一硅层的厚度等于所述第二硅层的厚度。
3.根据权利要求1所述的装置，其中
所述存储器基元之一包括第一氧化硅层，
所述晶体管之一的栅极绝缘膜包括第二氧化硅层，并且
所述第一氧化硅层的厚度等于所述第二氧化硅层的厚度。
4.根据权利要求1所述的装置，其中
所述存储器基元之一包括第一氧氮化硅层，
所述晶体管之一的栅极绝缘膜包括第二氧氮化硅层，并且
所述第一氧氧化硅层的厚度等于所述第二氧氮化硅层的厚度。
5.根据权利要求1所述的装置，其中
所述布线之一包括第一金属层，
所述晶体管之一的栅电极包括第二金属层，并且
所述第一金属层的厚度等于所述第二金属层的厚度。
6.根据权利要求1所述的装置，其中
所述存储器基元之一的电阻变化膜包括第一绝缘层，并且
所述第一绝缘层的厚度小于所述晶体管之一的栅极绝缘膜的厚度。
7.根据权利要求1所述的装置，其中所述晶体管之一的栅电极包括多晶硅层。
8.根据权利要求1所述的装置，还包括：
在与所述存储器基元中的一个存储器基元相同的层中设置的多个其它电阻变化型存储器基元；
其中所述一个存储器基元和所述其它存储器基元在所述相同的层中以矩阵状排列。
9.根据权利要求8所述的装置，其中
所述晶体管之一选择是否向所述存储器基元中的所述一个存储器基元施加电压。
10.根据权利要求1所述的装置，其中所述布线之一的宽度小于所述晶体管之一的栅极宽度。
11.一种存储器装置，包括：
字线布线层，其包括在第一方向上延伸的多条字线，其中形成有分割部；
位线布线层，其包括在与所述第一方向交叉的第二方向上延伸的多条位线，其中形成有分割部；
存储器基元，其被连接在每一条所述字线与每一条所述位线之间；
第一半导体层，其被设置为跨过每一条所述字线的分割部；
第一栅极，其被设置在所述第一半导体层上；
第一绝缘层，其被设置在所述第一半导体层和所述第一栅极之间；
第二半导体层，其被设置为跨过每一条所述位线的分割部；
第二栅极，其被设置在从所述第二半导体层看时所述第二半导体层上；以及
第二绝缘层，其被设置在所述第二半导体层和所述第二栅极之间，
所述字线布线层和所述位线布线层被交替层叠。
12.根据权利要求11所述的装置，其中
所述第一栅极的材料与所述位线的材料相同，并且
所述第二栅极的材料与所述字线的材料相同。
13.根据权利要求11所述的装置，其中
所述存储器基元包括：
硅层；以及
氧化硅层，
所述第一半导体层和所述第二半导体层是硅层，并且
所述第一绝缘层和所述第二绝缘层是氧化硅层。
14.根据权利要求11所述的装置，其中所述第一栅极的栅极长度方向是所述第一方向，并且所述第二栅极的栅极长度方向是所述第二方向。
15.根据权利要求11所述的装置，其中所述第一栅极的栅极宽度方向是所述第一方向，并且所述第二栅极的栅极宽度方向是所述第二方向。
16.根据权利要求11所述的装置，其中在所述字线中，夹着所述分割部的端部的宽度大于与所述存储器基元接触的部分的宽度。
17.根据权利要求11所述的装置，其中在所述字线中，夹着所述分割部的端部的宽度几乎等于与所述存储器基元接触的部分的宽度。
18.根据权利要求11所述的装置，其中所述第一栅极、所述第一绝缘层以及所述第一半导体层构成第一晶体管，并且所述第一晶体管以矩阵状排列。
19.根据权利要求11所述的装置，其中所述第一栅极、所述第一绝缘层以及所述第一半导体层构成第一晶体管，并且包括所述第一晶体管的第一晶体管区域被布置成夹着包括所述存储器基元的存储器基元阵列。
20.根据权利要求11所述的装置，其中所述第一栅极、所述第一绝缘层以及所述第一半导体层构成第一晶体管，并且所述第一晶体管在所述第二方向上排列成线。
CN201310388816.1A 2013-03-19 2013-08-30 存储器装置 Active CN104064565B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361803154P 2013-03-19 2013-03-19
US61/803,154 2013-03-19

Publications (2)

Publication Number Publication Date
CN104064565A true CN104064565A (zh) 2014-09-24
CN104064565B CN104064565B (zh) 2017-06-20

Family

ID=51552203

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310388816.1A Active CN104064565B (zh) 2013-03-19 2013-08-30 存储器装置

Country Status (3)

Country Link
US (1) US9190454B2 (zh)
CN (1) CN104064565B (zh)
TW (1) TWI545817B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015141726A (ja) * 2014-01-28 2015-08-03 株式会社東芝 半導体記憶装置
JP2015159260A (ja) 2014-02-25 2015-09-03 株式会社東芝 半導体記憶装置及びその製造方法
US10079239B2 (en) * 2014-04-14 2018-09-18 HangZhou HaiCun Information Technology Co., Ltd. Compact three-dimensional mask-programmed read-only memory
US9812639B2 (en) * 2014-09-10 2017-11-07 Toshiba Memory Corporation Non-volatile memory device
JP6466148B2 (ja) 2014-11-19 2019-02-06 東芝メモリ株式会社 半導体記憶装置
US10483462B1 (en) * 2015-06-17 2019-11-19 Crossbar, Inc. Formation of structurally robust nanoscale Ag-based conductive structure
US10222989B1 (en) 2015-06-25 2019-03-05 Crossbar, Inc. Multiple-bank memory device with status feedback for subsets of memory banks
US9921763B1 (en) * 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
US10141034B1 (en) 2015-06-25 2018-11-27 Crossbar, Inc. Memory apparatus with non-volatile two-terminal memory and expanded, high-speed bus
JP6433860B2 (ja) 2015-08-06 2018-12-05 東芝メモリ株式会社 記憶装置
US9553132B1 (en) 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017174860A (ja) 2016-03-18 2017-09-28 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2018157006A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US11222895B2 (en) * 2017-03-22 2022-01-11 Intel Corporation Embedded memory employing self-aligned top-gated thin film transistors
US10818324B2 (en) 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
JP2021139714A (ja) 2020-03-04 2021-09-16 キオクシア株式会社 走査型プローブ顕微鏡用プローブの製造方法およびプローブ
US11211120B2 (en) 2020-03-17 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line and word line connection for memory array
US20220190035A1 (en) * 2020-12-10 2022-06-16 Intel Corporation Deck select transistor for three-dimensional cross point memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372323A (zh) * 2001-02-19 2002-10-02 株式会社东芝 半导体存储器件及其制造方法
US20100127235A1 (en) * 2007-06-12 2010-05-27 Takayuki Tsukamoto Information recording/reproducing device
US20100320527A1 (en) * 2009-06-23 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4843412B2 (ja) * 2006-08-28 2011-12-21 株式会社東芝 不揮発性半導体記憶装置
JP5627166B2 (ja) * 2007-05-09 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置の製造方法
KR100978911B1 (ko) 2008-02-28 2010-08-31 삼성전자주식회사 반도체 장치 및 그의 형성방법
KR101001304B1 (ko) * 2008-07-08 2010-12-14 서울대학교산학협력단 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
JP4607256B2 (ja) * 2008-12-18 2011-01-05 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372323A (zh) * 2001-02-19 2002-10-02 株式会社东芝 半导体存储器件及其制造方法
US20100127235A1 (en) * 2007-06-12 2010-05-27 Takayuki Tsukamoto Information recording/reproducing device
US20100320527A1 (en) * 2009-06-23 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same

Also Published As

Publication number Publication date
CN104064565B (zh) 2017-06-20
TW201438305A (zh) 2014-10-01
US9190454B2 (en) 2015-11-17
US20140284535A1 (en) 2014-09-25
TWI545817B (zh) 2016-08-11

Similar Documents

Publication Publication Date Title
CN104064565A (zh) 存储器装置
US9343507B2 (en) Dual channel vertical field effect transistor including an embedded electrode
US20200119047A1 (en) Semiconductor device having ferroelectric material and method of fabricating the same
KR102435524B1 (ko) 반도체 메모리 장치
CN104821322B (zh) 垂直存储器件
US9331088B2 (en) Transistor device with gate bottom isolation and method of making thereof
US8278699B2 (en) Nonvolatile semiconductor memory device
TWI470772B (zh) 多層單晶三維堆疊式記憶體
CN109037230A (zh) 半导体存储器件及其制造方法
US8203187B2 (en) 3D memory array arranged for FN tunneling program and erase
CN102544063B (zh) 非易失性存储器件及其制造方法
US20190148406A1 (en) Three-dimensional memory device and manufacturing method thereof
US10312257B2 (en) Semiconductor device and method for manufacturing the same
CN104064672B (zh) 电阻型随机存取存储装置
CN101911287A (zh) 半导体存储器件及其制造方法
US11903183B2 (en) Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices
JP2011249542A (ja) 半導体記憶装置
JP2012195357A (ja) 不揮発性記憶装置
US8941173B2 (en) Capacitorless memory device
US20230209836A1 (en) Memory device and method for fabricating the same
JP5676787B1 (ja) 半導体装置
EP4274400A1 (en) Semiconductor device
US20220359524A1 (en) Access transistors in a dual gate line configuration and methods for forming the same
CN117794251A (zh) 半导体器件
US20130119342A1 (en) Method for manufacturing semiconductor memory device and semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170803

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Toshiba Corp.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220114

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.