CN117794251A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括在基板上的单元下导电线和外围下导电线、在单元下导电线上的下电极接触、在外围下导电线上的外围导电接触、在下电极接触上彼此水平地间隔开的可变电阻图案。下电极接触分别连接到可变电阻图案。外围导电线在外围导电接触上与可变电阻图案水平地间隔开。外围导电接触连接到外围导电线。单元下导电线和外围下导电线分别连接到下电极接触和外围导电接触。单元下导电线和外围下导电线在相同的高度处。彼此直接相邻的单元下导电线的节距比彼此直接相邻的外围下导电线的节距更大。

Description

半导体器件
技术领域
本公开涉及半导体器件和制造其的方法，更具体地，涉及包括可变电阻图案的半导体器件和制造其的方法。
背景技术
半导体存储器器件可以分类为易失性存储器器件和非易失性存储器器件。当易失性存储器器件的电源中断时，易失性存储器器件会丢失其存储的数据，例如，易失性存储器器件可以包括动态随机存取存储器(DRAM)器件和静态随机存取存储器(SRAM)器件。相反，即使当非易失性存储器器件的电源中断时，非易失性存储器器件也可以保留其存储的数据，例如，非易失性存储器器件可以包括可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)和闪速存储器器件。
此外，已经开发了下一代半导体存储器器件(例如，磁性随机存取存储器(MRAM)器件和相变随机存取存储器(PRAM)器件)以提供高性能低功耗的半导体存储器器件。这些下一代半导体存储器器件可以包括可变电阻图案，该可变电阻图案包括电阻值可根据施加到其的电流或电压变化的材料，即使当电流或电压中断时，可变电阻图案也可以保留其电阻值。已经对具有其中设置可变电阻图案的嵌入式结构的半导体器件进行了各种研究以满足电子工业的各种需求。
发明内容
本发明构思的实施方式可以提供具有改善的器件接合特征的结构的半导体器件和制造其的方法。
本发明构思的实施方式还可以提供具有改善的性能和提高的可靠性的半导体器件和制造其的方法。
在一方面，一种半导体器件包括：基板；在基板上的单元下导电线和外围下导电线；在单元下导电线上的下电极接触；在外围下导电线上的外围导电接触；在下电极接触上并且彼此水平地间隔开的可变电阻图案，其中下电极接触连接到可变电阻图案中的相应可变电阻图案；以及在外围导电接触上并且与可变电阻图案水平地间隔开的外围导电线，其中外围导电接触连接到外围导电线。单元下导电线连接到下电极接触，外围下导电线连接到外围导电接触，单元下导电线中彼此直接相邻的单元下导电线和外围下导电线中彼此直接相邻的外围下导电线在距基板相同的距离处，单元下导电线中彼此直接相邻的单元下导电线的节距比外围下导电线中彼此直接相邻的外围下导电线的节距更大。
在一方面，一种半导体器件包括第一半导体芯片和堆叠在第一半导体芯片上的第二半导体芯片。第一半导体芯片包括：基板；在基板上的单元下导电线和外围下导电线；在单元下导电线上的下电极接触；在外围下导电线上的外围导电接触；在下电极接触上并且彼此水平地间隔开的可变电阻图案，其中下电极接触连接到可变电阻图案中的相应可变电阻图案；以及在外围导电接触上并且与可变电阻图案水平地间隔开的外围导电线，其中外围导电接触连接到外围导电线。单元下导电线连接到下电极接触。外围下导电线连接到外围导电接触。单元下导电线中彼此直接相邻的单元下导电线和外围下导电线中彼此直接相邻的外围下导电线在距基板相同的距离处。单元下导电线中彼此直接相邻的单元下导电线的节距比外围下导电线中彼此直接相邻的外围下导电线的节距更大。第一半导体芯片的第一表面面对第二半导体芯片的第二表面。第一半导体芯片的第一表面的面积在从第二半导体芯片的第二表面的面积的85％至115％的范围内。
附图说明
图1是示出根据本发明构思的一些实施方式的半导体器件的一部分的平面图。
图2是沿着图1的线I-I'截取的截面图。
图3是示出根据本发明构思的一些实施方式的半导体器件的单位存储器单元的电路图。
图4是图2的部分“A”的放大图，以示出根据本发明构思的一些实施方式的半导体器件的一部分。
图5A和图5B是示出图4的磁隧道结图案的示例的截面图。
图6至图8是与图2的部分“A”对应的放大图，以示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图9至图12是示意性地示出其中堆叠不同的半导体芯片的结构的示例的截面图。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例实施方式。
图1是示出根据本发明构思的一些实施方式的半导体器件的一部分的平面图，图2是沿着图1的线I-I'截取的截面图。
参照图1和图2，有源鳍AF可以提供在基板100上。基板100可以是半导体基板。例如，基板100可以是硅基板、锗基板、硅-锗基板或绝缘体上硅(SOI)基板，但不限于此。有源鳍AF可以在平行于基板100的底表面100L的第一方向D1上延伸。在一些实施方式中，有源鳍AF可以提供为多个，并且多个有源鳍AF可以在平行于基板100的底表面100L并与第一方向D1交叉的第二方向D2上彼此间隔开。有源鳍AF可以是基板100的一部分，其在垂直于基板100的底表面100L的第三方向D3上突出。
器件隔离图案ST可以在有源鳍AF的两侧提供在基板100上。器件隔离图案ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开，且有源鳍AF插置在其间。器件隔离图案ST可以包括例如氧化物、氮化物和/或氮氧化物，但不限于此。
有源结构AS可以提供在有源鳍AF上。当在平面图中观察时，有源结构AS可以与有源鳍AF重叠。有源结构AS可以沿着有源鳍AF的顶表面在第一方向D1上延伸。有源结构AS可以包括沟道图案CH和源极/漏极图案SD，源极/漏极图案SD在第一方向D1上彼此间隔开，且每个沟道图案CH插置在其间。沟道图案CH和源极/漏极图案SD可以在有源鳍AF的顶表面上沿第一方向D1交替地布置。多个有源结构AS可以分别提供在多个有源鳍AF上，并且可以在第二方向D2上彼此间隔开。
在一些实施方式中，每个沟道图案CH可以是有源鳍AF的上部，其在第三方向D3上从有源鳍AF的其他部分(例如，有源鳍AF的下部)突出。每个沟道图案CH可以具有在第二方向D2上彼此相反的侧表面，器件隔离图案ST可以暴露每个沟道图案CH的侧表面。源极/漏极图案SD可以是例如使用有源鳍AF作为籽晶形成的外延图案。源极/漏极图案SD可以包括硅-锗(SiGe)、硅(Si)和/或硅碳化物(SiC)，但不限于此。源极/漏极图案SD可以配置为向每个沟道图案CH提供拉伸应变或压缩应变。源极/漏极图案SD可以进一步包括掺杂剂。掺杂剂可以用于改善包括源极/漏极图案SD的晶体管的电特性。当晶体管是N沟道金属氧化物半导体场效应晶体管(NMOSFET)时，掺杂剂可以包括例如磷(P)。当晶体管是P沟道金属氧化物半导体场效应晶体管(PMOSFET)时，掺杂剂可以包括例如硼(B)。
多个栅电极GE可以设置在有源结构AS上并且可以与有源结构AS交叉。多个栅电极GE可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。多个栅电极GE可以在第二方向D2上延伸以与有源结构AS、有源鳍AF和器件隔离图案ST交叉。多个栅电极GE可以分别与有源结构AS的沟道图案CH垂直地重叠，源极/漏极图案SD可以设置在多个栅电极GE中的每个的两侧。多个栅电极GE中的每个可以在第二方向D2上延伸以与多个有源结构AS交叉。
栅极绝缘图案GI可以设置在多个栅电极GE中的每个与对应的沟道图案CH之间。栅极间隔物GSP可以设置在多个栅电极GE中的每个的侧表面上，栅极覆盖图案CAP可以设置在多个栅电极GE中的每个的顶表面上。多个栅电极GE中的每个可以在第二方向D2上延伸以在对应的沟道图案CH的顶表面和器件隔离图案ST的顶表面上(例如，覆盖对应的沟道图案CH的顶表面和器件隔离图案ST的顶表面)。多个栅电极GE中的每个可以在对应的沟道图案CH的侧表面上(例如，覆盖对应的沟道图案CH的侧表面)。栅极绝缘图案GI可以沿着多个栅电极GE中的每个的底表面在第二方向D2上延伸。栅极绝缘图案GI可以设置在多个栅电极GE中的每个与对应的沟道图案CH之间，并且可以在第二方向D2上延伸以设置在多个栅电极GE中的每个与器件隔离图案ST之间。栅极绝缘图案GI可以在多个栅电极GE中的每个与栅极间隔物GSP之间延伸。栅极绝缘图案GI的最上表面可以与多个栅电极GE中的每个的顶表面基本上共面。栅极覆盖图案CAP可以在多个栅电极GE中的每个的顶表面和栅极绝缘图案GI的最上表面上(例如，覆盖多个栅电极GE中的每个的顶表面和栅极绝缘图案GI的最上表面)。栅极间隔物GSP可以延伸到栅极覆盖图案CAP的侧表面上。栅极间隔物GSP的最上表面可以与栅极覆盖图案CAP的顶表面基本上共面。栅极结构GS可以包括多个栅电极GE、栅极绝缘图案GI、栅极间隔物GSP和栅极覆盖图案CAP中的每个。鳍式场效应晶体管(FINFET)可以包括多个栅电极GE、对应的沟道图案CH和对应的源极/漏极图案SD中的每个。
在一些实施方式中，每个沟道图案CH可以包括在第三方向D3上彼此间隔开的多个半导体图案，多个栅电极GE中的每个可以在所述多个半导体图案之间延伸。在这种情况下，多桥沟道场效应晶体管(MBCFET)可以包括多个栅电极GE中的每个、对应的沟道图案CH和对应的源极/漏极图案SD。
多个栅电极GE中的每个可以包括掺杂的半导体材料、导电的金属氮化物和/或金属，但不限于此。栅极绝缘图案GI可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或高k电介质层，但不限于此。高k电介质层可以包括其介电常数比硅氧化物层的介电常数高的材料(例如，铪氧化物(HfO)层、铝氧化物(AlO)层和/或钽氧化物(TaO)层，但不限于此)。栅极间隔物GSP和栅极覆盖图案CAP中的每个可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层，但不限于此。
第一层间绝缘层120可以设置在基板100上，并且可以设置在多个栅极结构GS和/或源极/漏极图案SD上(例如，覆盖多个栅极结构GS和/或源极/漏极图案SD)。多个栅极结构GS中的每个可以包括多个栅电极GE、栅极绝缘图案GI、栅极间隔物GSP和栅极覆盖图案CAP中的每个。第一层间绝缘层120可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层，但不限于此。
源极/漏极接触110可以设置在多个栅极结构GS中的每个(例如，多个栅电极GE中的每个)的两侧。每个源极/漏极接触110可以在多个栅极结构GS(例如，多个栅电极GE中的每个)之间穿透第一层间绝缘层120，并且可以(例如，电)连接到源极/漏极图案SD中的对应一个。栅极接触可以在多个栅极结构GS上设置在第一层间绝缘层120中。每个栅极接触可以穿透第一层间绝缘层120和栅极覆盖图案CAP。每个栅极接触可以电连接到多个栅电极GE中的对应一个。源极/漏极接触110和栅极接触可以包括导电材料。
多个栅电极GE的节距CPP可以被称为栅极节距或接触多晶硅节距。例如，多个栅电极GE的节距CPP可以是彼此直接相邻且其间插置有对应的源极/漏极接触110的一对栅电极GE的中心之间的最小距离，并且可以在第一方向D1上跨越对应的源极/漏极接触110测量。
在下文中，为了图示的容易和方便，在图1中省略了设置在第一层间绝缘层120上的(稍后将描述的)部件的图示。
第一下导电线130可以设置在第一层间绝缘层120上，并且可以电连接到源极/漏极接触110和栅极接触。第一下通路132可以设置在第一下导电线130与源极/漏极接触110之间以及在第一下导电线130与栅极接触之间。第一下导电线130可以通过第一下通路132电连接到源极/漏极接触110和栅极接触。第一下导电线130可以位于距基板100相同的高度处并且可以彼此水平地间隔开。在本说明书中，术语“高度”可以是在第三方向D3上从基板100的底表面100L起测量的距离。第一下导电线130可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第一下导电线130的节距130P可以是彼此直接相邻的一对第一下导电线130的中心之间的最小距离。
第二下导电线140可以设置在第一下导电线130上并且可以电连接到第一下导电线130。第二下通路142可以设置在第一下导电线130和第二下导电线140之间。第二下导电线140可以通过第二下通路142电连接到第一下导电线130。第二下导电线140可以位于距基板100相同的高度处并且可以彼此水平地间隔开。第二下导电线140可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第二下导电线140的延伸方向可以与第一下导电线130的延伸方向相同或不同。
第三下导电线150可以设置在第二下导电线140上并且可以电连接到第二下导电线140。第三下通路152可以设置在第二下导电线140和第三下导电线150之间。第三下导电线150可以通过第三下通路152电连接到第二下导电线140。第三下导电线150可以位于距基板100相同的高度处并且可以彼此水平地间隔开。第三下导电线150可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第三下导电线150的延伸方向可以与第二下导电线140的延伸方向相同或不同。第三下导电线150的节距150P可以是彼此直接相邻的一对第三下导电线150的中心之间的最小距离。
第四下导电线160a和160b可以设置在第三下导电线150上并且可以电连接到第三下导电线150。第四下通路162a和162b可以设置在第三下导电线150与第四下导电线160a和160b之间。第四下导电线160a和160b可以通过第四下通路162a和162b电连接到第三下导电线150。第四下导电线160a和160b可以位于距基板100相同的高度处并且可以彼此水平地间隔开。第四下导电线160a和160b可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第四下导电线160a和160b的延伸方向可以与第三下导电线150的延伸方向相同或不同。
第四下导电线160a和160b可以包括电连接到可变电阻图案VR的单元下导电线160a和电连接到外围导电线170的外围下导电线160b。第四下通路162a和162b可以包括(例如，电)连接到单元下导电线160a的单元下通路162a和(例如，电)连接到外围下导电线160b的外围下通路162b。单元下导电线160a的节距160aP可以是彼此直接相邻的一对单元下导电线160a的中心之间的最小距离，外围下导电线160b的节距160bP可以是彼此直接相邻的一对外围下导电线160b的中心之间的最小距离。
单元下导电线160a的节距160aP可以比外围下导电线160b的节距160bP更大(在下文中，在距离、长度和宽度方面的术语“更大”可以被理解为“更长”，并且在距离、长度和宽度方面的术语“更小”可以被理解为“更短”)。单元下导电线160a的节距160aP可以比第一下导电线130的节距130P更大。例如，单元下导电线160a的节距160aP可以等于或大于第一下导电线130的节距130P的200％。换句话说，单元下导电线160a的节距160aP可以等于或大于第一下导电线130的节距130P的两倍。
单元下导电线160a的节距160aP可以比第三下导电线150的节距150P更大。例如，单元下导电线160a的节距160aP可以等于或大于第三下导电线150的节距150P的150％。换句话说，单元下导电线160a的节距160aP可以等于或大于第三下导电线150的节距150P的1.5倍。
单元下导电线160a的节距160aP可以在从多个栅电极GE的节距CPP的80％至120％的范围内。例如，单元下导电线160a的节距160aP可以等于或大于多个栅电极GE的节距CPP的80％，并且可以等于或小于多个栅电极GE的节距CPP的120％。换句话说，单元下导电线160a的节距160aP可以在从多个栅电极GE的节距CPP的0.8倍至1.2倍的范围内，并且例如，单元下导电线160a的节距160aP可以等于或大于多个栅电极GE的节距CPP的0.8倍，并且可以等于或小于多个栅电极GE的节距CPP的1.2倍。
外围导电线170可以设置在外围下导电线160b上并且可以电连接到外围下导电线160b。外围导电接触172可以设置在外围导电线170和外围下导电线160b之间。外围导电线170可以通过外围导电接触172电连接到外围下导电线160b。外围导电线170可以位于距基板100相同的高度处，并且可以彼此水平地间隔开。外围导电线170可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。外围导电线170的延伸方向可以与外围下导电线160b的延伸方向相同或不同。外围导电线170的节距170P可以是彼此直接相邻的一对外围导电线170的中心之间的最小距离。单元下导电线160a的节距160aP可以大于外围导电线170的节距170P。
可变电阻图案VR可以设置在单元下导电线160a上并且可以电连接到单元下导电线160a。下电极接触BEC可以设置在可变电阻图案VR和单元下导电线160a之间。可变电阻图案VR可以通过下电极接触BEC电连接到单元下导电线160a。可变电阻图案VR可以位于距基板100相同的高度处并且可以彼此水平地间隔开。可变电阻图案VR可以在平行于基板100的底表面100L并彼此交叉的两个方向上彼此水平地间隔开。(彼此直接相邻的)可变电阻图案VR之间的分隔距离SP可以比每个可变电阻图案VR的宽度W1更大。可变电阻图案VR之间的分隔距离SP和每个可变电阻图案VR的宽度W1可以在平行于基板100的底表面100L的方向上测量。下电极接触BEC可以分别设置在可变电阻图案VR下方，并且可以分别(例如，电)连接到可变电阻图案VR。外围导电线170可以与可变电阻图案VR水平地间隔开。
可变电阻图案VR可以包括能够利用其电阻率变化来存储信息(或数据)的材料。在一些实施方式中，每个可变电阻图案VR可以包括磁隧道结图案，该磁隧道结图案包括磁性层和在磁性层之间的隧道势垒层。在这种情况下，可变电阻图案VR可以形成磁性随机存取存储器(MRAM)器件的存储器单元。在某些实施方式中，每个可变电阻图案VR可以包括相可通过例如温度在结晶相和非晶相之间可逆地改变的材料，并且例如，每个可变电阻图案VR可以包括但不限于包含Te和/或Se(即，硫族元素)以及Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In和/或Ga的化合物。在这种情况下，可变电阻图案VR可以形成相变随机存取存储器(PRAM)器件的存储器单元。在某些实施方式中，每个可变电阻图案VR可以包括例如钙钛矿化合物和/或导电的金属氧化物。在这种情况下，可变电阻图案VR可以形成电阻式随机存取存储器(RRAM)器件的存储器单元。
下电极接触BEC可以包括例如掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、金属-半导体化合物(例如，金属硅化物)和/或导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)。
第一上导电线180a和180b可以设置在可变电阻图案VR和外围导电线170上，并且可以电连接到可变电阻图案VR和外围导电线170。第一上通路182a和182b可以设置在可变电阻图案VR与第一上导电线180a和180b之间以及在外围导电线170与第一上导电线180a和180b之间。第一上导电线180a和180b可以通过第一上通路182a和182b电连接到可变电阻图案VR和外围导电线170。第一上导电线180a和180b可以位于距基板100相同的高度处并且可以彼此水平地间隔开。第一上导电线180a和180b可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第一上导电线180a和180b的延伸方向可以与外围导电线170的延伸方向相同或不同。
第一上导电线180a和180b可以包括电连接到可变电阻图案VR的单元上导电线180a和电连接到外围导电线170的外围上导电线180b。第一上通路182a和182b可以包括设置在单元上导电线180a和可变电阻图案VR之间的单元上通路182a以及设置在外围上导电线180b和外围导电线170之间的外围上通路182b。单元上导电线180a可以通过单元上通路182a电连接到可变电阻图案VR，外围上导电线180b可以通过外围上通路182b电连接到外围导电线170。单元上导电线180a的节距180aP可以是彼此直接相邻的一对单元上导电线180a的中心之间的最小距离，外围上导电线180b的节距180bP可以是彼此直接相邻的一对单元上导电线180a的中心之间的最小距离。
单元上导电线180a的节距180aP可以比外围上导电线180b的节距180bP更大。单元上导电线180a的节距180aP可以比外围导电线170的节距170P更大。单元上导电线180a的节距180aP可以比外围下导电线160b的节距160bP更大。单元下导电线160a的节距160aP可以比外围上导电线180b的节距180bP更大。
单元上导电线180a的节距180aP可以比第一下导电线130的节距130P更大。例如，单元上导电线180a的节距180aP可以等于或大于第一下导电线130的节距130P的200％。换句话说，单元上导电线180a的节距180aP可以等于或大于第一下导电线130的节距130P的两倍。
单元上导电线180a的节距180aP可以比第三下导电线150的节距150P更大。例如，单元上导电线180a的节距180aP可以等于或大于第三下导电线150的节距150P的150％。换句话说，单元上导电线180a的节距180aP可以等于或大于第三下导电线150的节距150P的1.5倍。
单元上导电线180a的节距180aP可以在从多个栅电极GE的节距CPP的80％至120％的范围内。例如，单元上导电线180a的节距180aP可以等于或大于多个栅电极GE的节距CPP的80％，并且可以等于或小于多个栅电极GE的节距CPP的120％。换句话说，单元上导电线180a的节距180aP可以在从多个栅电极GE的节距CPP的0.8倍至1.2倍的范围内，并且例如，单元上导电线180a的节距180aP可以等于或大于多个栅电极GE的节距CPP的0.8倍，并且可以等于或小于多个栅电极GE的节距CPP的1.2倍。
第二上导电线190可以设置在第一上导电线180a和180b上，并且可以电连接到第一上导电线180a和180b。第二上通路192可以设置在第二上导电线190与第一上导电线180a和180b之间。第二上导电线190可以通过第二上通路192电连接到第一上导电线180a和180b。第二上导电线190可以位于距基板100相同的高度处，并且可以彼此水平地间隔开。第二上导电线190可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第二上导电线190的延伸方向可以与第一上导电线180a和180b的延伸方向相同或不同。
第二上导电线190的节距190P可以是彼此直接相邻的一对第二上导电线190的中心之间的最小距离。单元下导电线160a的节距160aP可以等于或大于第二上导电线190的节距190P，单元上导电线180a的节距180aP可以等于或大于第二上导电线190的节距190P。
第三上导电线200可以设置在第二上导电线190上并且可以电连接到第二上导电线190。第三上通路202可以设置在第三上导电线200和第二上导电线190之间。第三上导电线200可以通过第三上通路202电连接到第二上导电线190。第三上导电线200可以位于距基板100相同的高度处并且可以彼此水平地间隔开。第三上导电线200可以在平行于基板100的底表面100L的一个方向上延伸，并且可以在平行于基板100的底表面100L并与所述一个方向交叉的另一方向上彼此水平地间隔开。第三上导电线200的延伸方向可以与第二上导电线190的延伸方向相同或不同。
第一至第四下导电线130、140、150、160a和160b、第一至第四下通路132、142、152、162a和162b、外围导电线170、外围导电接触172、第一至第三上导电线180a、180b、190和200以及第一至第三上通路182a、182b、192和202可以包括金属(例如，铜)，但不限于此。
第二层间绝缘层210可以设置在第一层间绝缘层120上，并且可以在第一至第四下导电线130、140、150、160a和160b、第一至第四下通路132、142、152、162a和162b、外围导电线170、外围导电接触172、下电极接触BEC、可变电阻图案VR、第一至第三上导电线180a、180b、190和200和/或第一至第三上通路182a、182b、192和202上(例如，覆盖第一至第四下导电线130、140、150、160a和160b、第一至第四下通路132、142、152、162a和162b、外围导电线170、外围导电接触172、下电极接触BEC、可变电阻图案VR、第一至第三上导电线180a、180b、190和200和/或第一至第三上通路182a、182b、192和202)。第二层间绝缘层210可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层，但不限于此。
根据本发明构思，(例如，电)连接到可变电阻图案VR的单元下导电线160a可以形成为具有比外围下导电线160b、外围导电线170和外围上导电线180b的节距(例如，160bP、170P和180bP)更大的节距(例如，160aP)。此外，(例如，电)连接到可变电阻图案VR的单元上导电线180a可以形成为具有比外围下导电线160b、外围导电线170和外围上导电线180b的节距(例如，160bP、170P和180bP)更大的节距(例如，180aP)。因此，可以增大提供在单元下导电线160a和单元上导电线180a之间的可变电阻图案VR之间的分隔距离SP。因此，可变电阻图案VR可以以更长的距离彼此分开，并且可以减少彼此相邻的可变电阻图案VR之间的影响。结果，可以提高包括可变电阻图案VR的半导体器件的可靠性。
此外，第一至第三下导电线130、140和150、外围下导电线160b、外围导电线170和外围上导电线180b可以形成为具有比单元下导电线160a和单元上导电线180a的节距(例如，160aP和180aP)更小的节距(例如，130P、150P、160bP、170P和180bP)。结果，可以减少第一至第三下导电线130、140和150、外围下导电线160b、外围导电线170和外围上导电线180b的设计规则，因此可以改善半导体器件的性能。
因此，可以提供具有优异性能和优异可靠性的半导体器件。
图3是示出根据本发明构思的一些实施方式的半导体器件的单位存储器单元的电路图。图4是图2的部分“A”的放大图，以示出根据本发明构思的一些实施方式的半导体器件的一部分。图5A和图5B是示出图4的磁隧道结图案的示例的截面图。
参照图3，单位存储器单元MC可以包括存储器元件ME和选择元件SE。存储器元件ME和选择元件SE可以彼此电连接。存储器元件ME可以(例如，电)连接在位线BL和选择元件SE之间。选择元件SE可以(例如，电)连接在存储器元件ME和源极线SL之间，并且可以由字线WL控制。在一些实施方式中，参照图1和图2描述的鳍式场效应晶体管(FINFET)或多桥沟道场效应晶体管(MBCFET)可以用作选择元件SE。
存储器元件ME可以包括磁隧道结图案MTJ，磁隧道结图案MTJ包括彼此间隔开的磁性图案MP1和MP2以及在磁性图案MP1和MP2之间的隧道势垒图案TBP。磁性图案MP1和MP2中的一个可以是参考磁性图案，其磁化方向被固定在一个方向上，而与一般使用环境下的外部磁场无关。磁性图案MP1和MP2中的另一个可以是自由磁性图案，其磁化方向可通过外部磁场改变(例如，在两个稳定的磁化方向之间)。当参考磁性图案和自由磁性图案的磁化方向彼此反平行时的磁隧道结图案MTJ的电阻可以比当参考磁性图案和自由磁性图案的磁化方向彼此平行时的磁隧道结图案MTJ的电阻大得多。换句话说，可以通过改变自由磁性图案的磁化方向来调节磁隧道结图案MTJ的电阻。因此，可以通过使用根据参考磁性图案和自由磁性图案的磁化方向的电阻差异将数据存储在单位存储器单元MC的存储器元件ME中。
参照图2和图4，单元下导电线160a可以设置在第一互连绝缘层212中。第一互连绝缘层212可以暴露单元下导电线160a的顶表面的一部分。例如，第一互连绝缘层212可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
保护绝缘层214可以设置在第一互连绝缘层212上，并且可以在单元下导电线160a的暴露的顶表面的一部分上(例如，覆盖单元下导电线160a的暴露的顶表面的一部分)。例如，保护绝缘层214可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
下绝缘层216可以设置在保护绝缘层214上，下电极接触BEC可以设置在下绝缘层216中。每个下电极接触BEC可以穿透下绝缘层216和保护绝缘层214，并且可以电连接到单元下导电线160a中的对应一条。例如，下绝缘层216可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
可变电阻图案VR可以设置在下绝缘层216上并且可以分别设置在下电极接触BEC上。下绝缘层216可以具有在可变电阻图案VR之间朝向基板100凹陷的顶表面216RU。下绝缘层216的凹陷的顶表面216RU可以相对于基板100的底表面100L位于比下电极接触BEC的顶表面BEC_U更低的高度处。
每个可变电阻图案VR可以包括依次堆叠在每个下电极接触BEC上的下电极BE、磁隧道结图案MTJ和上电极TE。下电极BE可以设置在每个下电极接触BEC和磁隧道结图案MTJ之间，磁隧道结图案MTJ可以设置在下电极BE和上电极TE之间。磁隧道结图案MTJ可以包括第一磁性图案MP1、第二磁性图案MP2以及设置在第一磁性图案MP1和第二磁性图案MP2之间的隧道势垒图案TBP。第一磁性图案MP1可以设置在下电极BE和隧道势垒图案TBP之间，第二磁性图案MP2可以设置在上电极TE和隧道势垒图案TBP之间。例如，下电极BE可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)。例如，上电极TE可以包括金属(例如，Ta、W、Ru和/或Ir)和/或导电的金属氮化物(例如，TiN)。
参照图5A和图5B，第一磁性图案MP1可以是具有被固定在一个方向上的磁化方向MD1的参考层，第二磁性图案MP2可以是具有可改变为与第一磁性图案MP1的磁化方向MD1平行或反平行的磁化方向MD2的自由层。图5A和图5B示出了第二磁性图案MP2是自由层的示例，但本发明构思的实施方式不限于此。与图5A和图5B不同，第一磁性图案MP1可以是自由层，第二磁性图案MP2可以是参考层。
参照图5A，在一些实施方式中，第一磁性图案MP1和第二磁性图案MP2的磁化方向MD1和MD2可以基本上垂直于隧道势垒图案TBP和第二磁性图案MP2之间的界面。在这种情况下，第一磁性图案MP1和第二磁性图案MP2中的每个可以包括本征垂直磁性材料和/或非本征垂直磁性材料。本征垂直磁性材料可以包括即使不存在外部因素也具有垂直磁化特性(例如，垂直于隧道势垒图案TBP和第二磁性图案MP2之间的界面)的材料。本征垂直磁性材料可以包括例如垂直磁性材料(例如，CoFeTb、CoFeGd和/或CoFeDy)、具有L10结构的垂直磁性材料、具有六方密堆积(HCP)晶格结构的CoPt合金和/或垂直磁性结构。具有L10结构的垂直磁性材料可以包括例如具有L10结构的FePt、具有L10结构的FePd、具有L10结构的CoPd和/或具有L10结构的CoPt。垂直磁性结构可以包括交替且重复地堆叠的磁性层和非磁性层。例如，垂直磁性结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和/或(CoCr/Pd)n，其中“n”表示双层的数量。非本征垂直磁性材料可以包括具有本征水平磁化特性但由于外部因素而具有垂直磁化特性(例如，垂直于隧道势垒图案TBP和第二磁性图案MP2之间的界面)的材料。例如，非本征垂直磁性材料可以由于第一磁性图案MP1(或第二磁性图案MP2)和隧道势垒图案TBP的结引起的磁各向异性而具有垂直磁化特性。非本征垂直磁性材料可以包括例如CoFeB，但不限于此。
参照图5B，在某些实施方式中，第一磁性图案MP1和第二磁性图案MP2的磁化方向MD1和MD2可以平行于隧道势垒图案TBP和第二磁性图案MP2之间的界面。在这种情况下，第一磁性图案MP1和第二磁性图案MP2中的每个可以包括例如铁磁材料。第一磁性图案MP1可以进一步包括用于钉扎第一磁性图案MP1中的铁磁材料的磁化方向的反铁磁材料。
在某些实施方式中，第一磁性图案MP1和第二磁性图案MP2中的每个可以包括基于Co的赫斯勒合金。隧道势垒图案TBP可以包括例如镁(Mg)氧化物层、钛(Ti)氧化物层、铝(Al)氧化物层、镁锌(Mg-Zn)氧化物层和/或镁硼(Mg-B)氧化物层。
再次参照图2和图4，可变电阻图案VR之间的分隔距离SP可以比每个可变电阻图案VR的宽度W1更大。
覆盖绝缘层220可以设置在下绝缘层216上。覆盖绝缘层220可以共形地覆盖下绝缘层216的凹陷的顶表面216RU(例如，在下绝缘层216的凹陷的顶表面216RU上)。覆盖绝缘层220可以延伸到每个可变电阻图案VR的侧表面的一部分上。覆盖绝缘层220可以共形地覆盖下电极BE、磁隧道结图案MTJ和上电极TE的侧表面(例如，在下电极BE、磁隧道结图案MTJ和上电极TE的侧表面上)。覆盖绝缘层220可以包括例如氮化物(例如，硅氮化物)，但不限于此。
上绝缘层218可以设置在下绝缘层216上。上绝缘层218可以在可变电阻图案VR的一部分上(例如，覆盖可变电阻图案VR的一部分)。上绝缘层218可以填充可变电阻图案VR之间的空间。覆盖绝缘层220可以设置在每个可变电阻图案VR的侧表面和上绝缘层218之间，并且可以在下绝缘层216的凹陷的顶表面216RU和上绝缘层218之间延伸。例如，上绝缘层218可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
位线230可以设置在上绝缘层218中。位线230可以穿透上绝缘层218的上部，从而(例如，电)连接到可变电阻图案VR的上电极TE。每个可变电阻图案VR可以电连接到位线230中的对应一条。位线230可以包括导电材料并且可以包括例如金属(例如，铜)。在一些实施方式中，位线230、外围导电线170和外围导电接触172可以包括相同的材料。位线230可以用作图3的位线BL。上绝缘层218可以暴露位线230的顶表面(的部分)。
第二互连绝缘层219可以设置在上绝缘层218上。第二互连绝缘层219可以在位线230的暴露的(部分)顶表面的部分上(例如，覆盖位线230的暴露的(部分)顶表面的部分)。例如，第二互连绝缘层219可以包括硅氧化物、硅氮化物和/或硅氮氧化物。单元上通路182a可以穿透第二互连绝缘层219，从而电连接到位线230。
第二层间绝缘层210可以包括第一互连绝缘层212、保护绝缘层214、下绝缘层216、覆盖绝缘层220、上绝缘层218和第二互连绝缘层219。
根据本发明构思的实施方式，单元下导电线160a和单元上导电线180a可以形成为具有比外围下导电线160b、外围导电线170和外围上导电线180b的节距更大的节距。因此，提供在单元下导电线160a和单元上导电线180a之间的可变电阻图案VR之间的分隔距离SP可以增大。在一些实施方式中，可变电阻图案VR可以包括磁隧道结图案MTJ。因为可变电阻图案VR之间的分隔距离SP增大，所以磁隧道结图案MTJ可以以更长的距离彼此分开，并且可以减少彼此相邻的磁隧道结图案MTJ之间的影响。因此，可以提高包括磁隧道结图案MTJ的半导体器件的可靠性。
此外，第一至第三下导电线130、140和150、外围下导电线160b、外围导电线170和外围上导电线180b可以形成为具有比单元下导电线160a和单元上导电线180a的节距更小的节距。结果，可以减少第一至第三下导电线130、140和150、外围下导电线160b、外围导电线170和外围上导电线180b的设计规则，因此可以改善包括磁隧道结图案MTJ的半导体器件的性能。
图6至图8是与图2的部分“A”对应的放大图，以示出根据本发明构思的一些实施方式的制造半导体器件的方法。为了易于且便于解释，在下文中将省略对与参照图1至图4、图5A和图5B提到的相同特征的描述。
参照图2，可以在基板100上形成有源鳍AF、有源结构AS、栅极结构GS、第一层间绝缘层120、源极/漏极接触110和栅极接触。可以在第一层间绝缘层120上形成第一至第三下导电线130、140和150以及第一至第四下通路132、142、152、162a和162b，可以在第一层间绝缘层120上以及在第一至第三下导电线130、140和150及第一至第四下通路132、142、152、162a和162b上(例如，覆盖第一至第三下导电线130、140和150及第一至第四下通路132、142、152、162a和162b)形成第二层间绝缘层210的一部分。
参照图2和图6，可以在第四下通路162a和162b上形成第一互连绝缘层212。可以在第一互连绝缘层212中形成单元下导电线160a和外围下导电线160b。第一互连绝缘层212可以暴露单元下导电线160a的顶表面的一部分和外围下导电线160b的顶表面的一部分。可以在第一互连绝缘层212上形成保护绝缘层214。保护绝缘层214可以在单元下导电线160a的暴露的顶表面的一部分和外围下导电线160b的暴露的顶表面的一部分上(例如，覆盖单元下导电线160a的暴露的顶表面的一部分和外围下导电线160b的暴露的顶表面的一部分)。可以在保护绝缘层214上形成下绝缘层216。
可以在下绝缘层216中形成下电极接触BEC。每个下电极接触BEC可以穿透下绝缘层216和保护绝缘层214并且可以电连接到单元下导电线160a中的对应一个。例如，下电极接触BEC的形成可以包括形成穿透下绝缘层216和保护绝缘层214的下接触孔、在下绝缘层216上形成填充下接触孔的下接触层、以及平坦化下接触层以暴露下绝缘层216的顶表面。通过平坦化工艺，下电极接触BEC可以分别局部地形成在下接触孔中。
可变电阻图案VR可以形成在下绝缘层216上并且可以分别形成在下电极接触BEC上。每个可变电阻图案VR可以包括依次堆叠在每个下电极接触BEC上的下电极BE、磁隧道结图案MTJ和上电极TE。磁隧道结图案MTJ可以包括第一磁性图案MP1、第二磁性图案MP2以及设置在第一磁性图案MP1和第二磁性图案MP2之间的隧道势垒图案TBP。例如，可变电阻图案VR的形成可以包括在下绝缘层216上依次形成下电极层和磁隧道结层、在磁隧道结层上形成导电掩模图案、以及通过使用导电掩模图案作为蚀刻掩模依次蚀刻磁隧道结层和下电极层。磁隧道结层可以包括依次堆叠在下电极层上的第一磁性层、隧道势垒层和第二磁性层。例如，磁隧道结层和下电极层可以使用溅射工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺来形成。
可以蚀刻磁隧道结层和下电极层以分别形成磁隧道结图案MTJ和下电极BE。磁隧道结层的蚀刻可以包括通过使用导电掩模图案作为蚀刻掩模依次蚀刻第二磁性层、隧道势垒层和第一磁性层。可以蚀刻第二磁性层、隧道势垒层和第一磁性层以分别形成第二磁性图案MP2、隧道势垒图案TBP和第一磁性图案MP1。在蚀刻磁隧道结层和下电极层之后导电掩模图案在磁隧道结图案MTJ上的剩余部分可以被称为上电极TE。
例如，蚀刻磁隧道结层和下电极层的蚀刻工艺可以是使用离子束的离子束蚀刻工艺，但不限于此。离子束可以包括惰性离子。可变电阻图案VR之间的下绝缘层216的上部可以通过蚀刻工艺凹陷。因此，下绝缘层216可以具有朝向基板100凹陷的顶表面216RU。下绝缘层216的凹陷的顶表面216RU可以(相对于基板100的底表面100L)位于比下电极接触BEC的顶表面BEC_U更低的高度处。
参照图2和图7，可以在下绝缘层216上形成覆盖绝缘层220。覆盖绝缘层220可以共形地覆盖每个可变电阻图案VR的顶表面和侧表面(例如，在每个可变电阻图案VR的顶表面和侧表面上)。覆盖绝缘层220可以沿着下绝缘层216的凹陷的顶表面216RU延伸。
可以在覆盖绝缘层220上形成上绝缘层218。上绝缘层218可以在可变电阻图案VR上(例如，覆盖可变电阻图案VR)并且可以填充可变电阻图案VR之间的空间。
参照图2和图8，可以在上绝缘层218中形成位线230。位线230可以穿透上绝缘层218的上部，从而(例如，电)连接到可变电阻图案VR的上电极TE。外围导电线170和外围导电接触172可以与位线230同时形成。例如，位线230、外围导电线170和外围导电接触172的形成可以包括形成穿透上绝缘层218并暴露每个可变电阻图案VR的上电极TE的一部分的单元沟槽、形成穿透第二层间绝缘层210的一部分的外围沟槽、形成从外围沟槽的底表面朝向基板100延伸并暴露外围下导电线160b中的对应一个的顶表面的一部分的外围孔、在上绝缘层218上形成填充单元沟槽、外围沟槽和外围孔的导电层、以及平坦化导电层以暴露上绝缘层218的顶表面。
再次参照图2和图4，可以在上绝缘层218上形成第二互连绝缘层219。第二互连绝缘层219可以在位线230(的一部分)和外围导电线170(的一部分)上(例如，覆盖位线230(的一部分)和外围导电线170(的一部分))。单元上通路182a和外围上通路182b可以形成为穿透第二互连绝缘层219。单元上通路182a可以穿透第二互连绝缘层219从而电连接到位线230，外围上通路182b可以穿透第二互连绝缘层219，从而电连接到外围导电线170。
此后，可以在单元上通路182a和外围上通路182b上形成第一至第三上导电线180a、180b、190和200以及第二和第三上通路192和202。第二层间绝缘层210的一部分可以形成为在第一至第三上导电线180a、180b、190和200以及第二和第三上通路192和202上(例如，覆盖第一至第三上导电线180a、180b、190和200以及第二和第三上通路192和202)。
图9至图12是示意性地示出其中堆叠不同的半导体芯片的结构的示例的截面图。
参照图9和图10，第二半导体芯片300可以堆叠在第一半导体芯片400上。第一半导体芯片400可以包括参照图1至图4、图5A和图5B描述的半导体器件。
第二半导体芯片300可以包括图像传感器，但不限于此。更具体地，第二半导体芯片300可以包括形成在半导体基板302中的多个光电转换区PD、穿透半导体基板302并设置在光电转换区PD之间的深器件隔离图案310、设置在半导体基板302的一个表面上并与光电转换区PD垂直地重叠的滤色器320、设置在半导体基板302的所述一个表面上并与滤色器320和光电转换区PD垂直地重叠的微透镜340、设置在半导体基板302的所述一个表面上的遮光图案350、设置在半导体基板302的另一表面上的互连图案360、以及设置在半导体基板302的所述另一表面上并覆盖互连图案360(例如，设置在互连图案360上)的绝缘层380。
参照图9，在一些实施方式中，第一半导体芯片400可以包括第一互连焊盘420A，第一互连焊盘420A可以包括例如金属(例如，铜)。例如，图2的第三上导电线200中的一些可以用作第一互连焊盘420A。可选地，第一互连焊盘420A可以电连接到图2的第三上导电线200。第二半导体芯片300可以进一步包括设置在绝缘层380中的第二互连焊盘360A。第二互连焊盘360A可以包括例如金属(例如，铜)。第二互连焊盘360A可以电连接到互连图案360。第一半导体芯片400的第一互连焊盘420A可以(例如，直接)接合到第二半导体芯片300的第二互连焊盘360A。因此，第一半导体芯片400和第二半导体芯片300可以彼此接合并且可以彼此电连接。
参照图10，在某些实施方式中，第一半导体芯片400可以包括互连线420。例如，图2的第三上导电线200中的一些可以用作互连线420。可选地，互连线420可以电连接到图2的第三上导电线200。第二半导体芯片300可以进一步包括穿透遮光图案350、半导体基板302和绝缘层380的贯通电极360B。贯通电极360B可以电连接到互连图案360中的对应一个。贯通电极360B可以延伸到第一半导体芯片400中并且可以电连接到互连线420中的对应一条。第一半导体芯片400和第二半导体芯片300可以彼此接合并通过贯通电极360B彼此电连接。
根据本发明构思，(例如，电)连接到可变电阻图案VR的单元下导电线160a和单元上导电线180a可以形成为具有比外围下导电线160b、外围导电线170和外围上导电线180b的节距更大的节距。结果，可以增大第一半导体芯片400的尺寸，因此可以减小第一半导体芯片400和第二半导体芯片300之间的尺寸差异。
例如，第一半导体芯片400的第一表面400S和第二半导体芯片300的第二表面300S可以彼此面对并且可以彼此接合。第一表面400S和第二表面300S之间的面积差异可以是15％或更小。换句话说，第一半导体芯片400的第一表面400S的面积可以在从第二半导体芯片300的第二表面300S的面积的85％至115％(即，0.85倍至1.15倍)的范围内。在一些实施方式中，第一半导体芯片400的第一表面400S的面积可以比第二半导体芯片300的第二表面300S的面积更小。例如，第一半导体芯片400的第一表面400S的面积可以等于或大于第二半导体芯片300的第二表面300S的面积的85％，并且可以小于第二半导体芯片300的第二表面300S的面积的100％。换句话说，第一半导体芯片400的第一表面400S的面积可以等于或大于第二半导体芯片300的第二表面300S的面积的0.85倍并且可以小于第二半导体芯片300的第二表面300S的面积的1.0倍。在一些实施方式中，第一半导体芯片400的第一表面400S的面积可以比第二半导体芯片300的第二表面300S的面积更大。例如，第一半导体芯片400的第一表面400S的面积可以等于或大于第二半导体芯片300的第二表面300S的面积的100％，并且可以小于或等于第二半导体芯片300的第二表面300S的面积的115％。换句话说，第一半导体芯片400的第一表面400S的面积可以等于或大于第二半导体芯片300的第二表面300S的面积并且可以小于或等于第二半导体芯片300的第二表面300S的面积的1.15倍。
根据本发明构思，第一半导体芯片400和第二半导体芯片300之间的尺寸差异(例如，第一表面400S和第二表面300S之间的面积差异)可以被控制为15％或更小，因此可以减少可能由于第一半导体芯片400和第二半导体芯片300之间的尺寸差异而引起的缺陷(例如，芯片破损、散热降低等)。结果，可以提供具有能够以更少的缺陷接合到另一半导体芯片的结构的半导体器件。
参照图11和图12，在一些实施方式中，第三半导体芯片500可以设置在第一半导体芯片400和第二半导体芯片300之间，并且第一至第三半导体芯片400、300和500可以彼此接合。例如，第三半导体芯片500可以包括动态随机存取存储器(DRAM)器件，但不限于此。
参照图11，在一些实施方式中，第三半导体芯片500可以包括第三互连焊盘510A，第一半导体芯片400可以包括第一互连焊盘420A。第一半导体芯片400的第一互连焊盘420A可以(例如，直接)接合到第三半导体芯片500的第三互连焊盘510A。因此，第一半导体芯片400和第三半导体芯片500可以彼此接合并且可以彼此电连接。
参照图12，在某些实施方式中，第三半导体芯片500可以进一步包括附加互连图案520和附加贯通电极510B。附加贯通电极510B可以电连接到附加互连图案520中的对应一个。附加贯通电极510B可以延伸到第一半导体芯片400中并且可以电连接到第一半导体芯片400的互连线420中的对应一个。第一半导体芯片400和第三半导体芯片500可以彼此接合并通过附加贯通电极510B彼此电连接。
根据本发明构思，(例如，电)连接到可变电阻图案VR的单元下导电线160a和单元上导电线180a可以形成为具有比外围下导电线160b、外围导电线170和外围上导电线180b的节距更大的节距。结果，可以增大第一半导体芯片400的尺寸，因此可以减小第一半导体芯片400和第三半导体芯片500之间的尺寸差异(例如，彼此面对的第一半导体芯片400的表面和第三半导体芯片500的表面之间的面积差异)。
根据本发明构思，(例如，电)连接到可变电阻图案的单元下导电线和单元上导电线可以形成为具有比与其相邻的导电线的节距更大的节距。因此，这可以增大设置在单元下导电线和单元上导电线之间的可变电阻图案之间的分隔距离。因此，可以减少彼此相邻的可变电阻图案之间的影响。结果，可以提高包括可变电阻图案的半导体器件的可靠性。
此外，与单元下导电线和单元上导电线相邻的导电线可以形成为具有相对小的节距。结果，可以减少导电线的设计规则，因此可以改善半导体器件的性能。
因此，可以提供具有改善的性能和提高的可靠性的半导体器件和制造其的方法。
虽然已经具体示出和描述了本发明构思的实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。还应注意，在一些可选的实现方式中，这里的制造方法的步骤或操作的步骤可以不按顺序发生。例如，连续描述的两个步骤实际上可以基本上同时执行，或者这些步骤有时可以按相反的顺序执行。此外，方法或操作的步骤可以被分成多个步骤和/或可以至少部分地集成。最后，在不脱离本发明的范围的情况下，可以在示出的步骤之间添加/插入其他步骤，和/或可以省略这些步骤。
这里使用的术语仅是出于描述特定实施方式的目的而不旨在限制本公开。如这里所使用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地另有说明。还将理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当在本说明书中使用时，指明所陈述的特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多个其他的特征、步骤、操作、元件、部件和/或其组的存在或添加。
将理解，当元件被称为“联接”到另一元件、“连接”到另一元件或“响应”于另一元件或“在”另一元件“上”时，它可以直接联接到另一元件、直接连接到另一元件或直接响应于另一元件或者直接在另一元件上，或者还可以存在居间的元件。相比之下，当元件被称为“直接联接”到另一元件、“直接连接”到另一元件或“直接响应”于另一元件或者“直接在”另一元件“上”时，不存在居间的元件。此外，“电连接”在概念上包括物理连接和物理断开。如这里所使用的，术语“和/或”包括一个或更多个相关所列举项目的任何和所有组合。此外，符号“/”将被理解为等同于术语“和/或”。
将理解，当元件“在”表面“上”时，该表面可以面对该元件。
将理解，尽管可以在这里使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，第一元件可以被称为第二元件而不脱离本实施方式的教导。
为了易于描述，可以在这里使用空间关系术语诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”等来描述一个元件或特征如图所示的与另外的元件或特征的关系。将理解，除了图中所绘的取向之外，空间关系术语还旨在涵盖器件在使用或操作中的不同取向。例如，如果图中的器件被翻转，则被描述为“在”其他元件或特征“下方”或“下面”的元件将取向“在”其他元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。器件可以另行取向(例如，旋转90度或处于其他取向)并且这里使用的空间关系描述语可以被相应地解释。
已经结合上面的描述和附图公开了许多不同的实施方式。将理解，从字面上描述和说明这些实施方式的每个组合和子组合将是过度重复和混乱的。因此，包括附图的本说明书应被解释为构成这里描述的实施方式的所有组合和子组合的以及制造和使用它们的方式和过程的完整书面描述，并应支持任何此类组合或子组合的权利要求。
上面公开的主题将被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入本发明的范围内的所有这样的修改、增强和其他实施方式。因此，在法律允许的最大范围内，范围将由所附权利要求及其等同物的最广泛允许的解释来确定，并且不应受前述详细描述的约束或限制。
本申请要求享有2022年9月29日在韩国知识产权局提交的第10-2022-0124616号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
基板；
在所述基板上的单元下导电线和外围下导电线；
在所述单元下导电线上的下电极接触；
在所述外围下导电线上的外围导电接触；
在所述下电极接触上并且彼此水平地间隔开的可变电阻图案，其中所述下电极接触连接到所述可变电阻图案中的相应可变电阻图案；以及
在所述外围导电接触上并且与所述可变电阻图案水平地间隔开的外围导电线，其中所述外围导电接触连接到所述外围导电线，
其中所述单元下导电线连接到所述下电极接触，
其中所述外围下导电线连接到所述外围导电接触，
其中所述单元下导电线中彼此直接相邻的单元下导电线和所述外围下导电线中彼此直接相邻的外围下导电线在距所述基板相同的距离处，以及
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的节距比所述外围下导电线中彼此直接相邻的所述外围下导电线的节距更大。
2.根据权利要求1所述的半导体器件，进一步包括：
在所述可变电阻图案上并且连接到所述可变电阻图案的单元上导电线；以及
在所述外围导电线上并且连接到所述外围导电线的外围上导电线，
其中所述单元上导电线中彼此直接相邻的单元上导电线和所述外围上导电线中彼此直接相邻的外围上导电线在距所述基板相同的距离处，以及
其中所述单元上导电线中彼此直接相邻的所述单元上导电线的节距比所述外围上导电线中彼此直接相邻的所述外围上导电线的节距更大。
3.根据权利要求2所述的半导体器件，其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距比所述外围导电线中彼此直接相邻的外围导电线的节距更大，并且比所述外围上导电线中彼此直接相邻的所述外围上导电线的所述节距更大。
4.根据权利要求2所述的半导体器件，其中所述单元上导电线中彼此直接相邻的所述单元上导电线的所述节距比所述外围导电线中彼此直接相邻的外围导电线的节距更大，并且比所述外围下导电线中彼此直接相邻的所述外围下导电线的所述节距更大。
5.根据权利要求2所述的半导体器件，进一步包括：
在所述可变电阻图案和所述单元上导电线之间的单元上通路，其中所述单元上通路将所述可变电阻图案连接到所述单元上导电线；以及
在所述外围导电线和所述外围上导电线之间的外围上通路，其中所述外围上通路将所述外围导电线连接到所述外围上导电线。
6.根据权利要求2所述的半导体器件，其中所述单元上导电线和所述外围上导电线是第一上导电线，所述半导体器件进一步包括：
在所述第一上导电线上并且连接到所述第一上导电线的第二上导电线，
其中所述第二上导电线中彼此直接相邻的第二上导电线在距所述基板相同的距离处，以及
其中所述单元上导电线中彼此直接相邻的所述单元上导电线的所述节距等于或大于所述第二上导电线中彼此直接相邻的所述第二上导电线的节距。
7.根据权利要求6所述的半导体器件，其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距等于或大于所述第二上导电线中彼此直接相邻的所述第二上导电线的所述节距。
8.根据权利要求1所述的半导体器件，进一步包括：
在所述基板上并且在平行于所述基板的底表面的第一方向上延伸的有源结构；
与所述有源结构交叉并且在所述第一方向上彼此间隔开的栅电极；以及
在所述栅电极之间并且连接到所述有源结构的源极/漏极接触，
其中所述单元下导电线和所述外围下导电线在所述有源结构上、在所述栅电极上以及在所述源极/漏极接触上，以及
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距在从所述栅电极中彼此直接相邻的栅电极的节距的80％至120％的范围内。
9.根据权利要求8所述的半导体器件，进一步包括：
第一下导电线，在所述源极/漏极接触中的第一源极/漏极接触和所述单元下导电线之间以及在所述源极/漏极接触中的第二源极/漏极接触和所述外围下导电线之间，
其中所述第一下导电线在距所述基板相同的距离处，所述第一下导电线中的至少一个连接到所述源极/漏极接触，以及
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距比所述第一下导电线中彼此直接相邻的第一下导电线的节距更大。
10.根据权利要求9所述的半导体器件，进一步包括：
第三下导电线，在所述第一下导电线中的第一第一下导电线和所述单元下导电线之间以及在所述第一下导电线中的第二第一下导电线和所述外围下导电线之间，
其中所述第三下导电线在距所述基板相同的距离处，并且连接到所述单元下导电线和/或所述外围下导电线，以及
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距比所述第三下导电线中彼此直接相邻的第三下导电线的节距更大。
11.根据权利要求10所述的半导体器件，进一步包括：
在所述第一下导电线和所述第三下导电线之间的第二下导电线，其中所述第二下导电线将所述第一下导电线和所述第三下导电线彼此连接。
12.根据权利要求1所述的半导体器件，其中在平行于所述基板的底表面的第一方向上彼此直接相邻的所述可变电阻图案之间的距离比每个所述可变电阻图案在所述第一方向上的宽度更大。
13.根据权利要求12所述的半导体器件，其中所述可变电阻图案包括磁隧道结图案。
14.一种半导体器件，包括：
第一半导体芯片；以及
堆叠在所述第一半导体芯片上的第二半导体芯片，
其中所述第一半导体芯片包括：
基板；
在所述基板上的单元下导电线和外围下导电线；
在所述单元下导电线上的下电极接触；
在所述外围下导电线上的外围导电接触；
在所述下电极接触上并且彼此水平地间隔开的可变电阻图案，其中所述下电极接触连接到所述可变电阻图案中的相应可变电阻图案；以及
在所述外围导电接触上并且与所述可变电阻图案水平地间隔开的外围导电线，其中所述外围导电接触连接到所述外围导电线，
其中所述单元下导电线连接到所述下电极接触，
其中所述外围下导电线连接到所述外围导电接触，
其中所述单元下导电线中彼此直接相邻的单元下导电线和所述外围下导电线中彼此直接相邻的外围下导电线在距所述基板相同的距离处，
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的节距比所述外围下导电线中彼此直接相邻的所述外围下导电线的节距更大，
其中所述第一半导体芯片的第一表面面对所述第二半导体芯片的第二表面，以及
其中所述第一半导体芯片的所述第一表面的面积在从所述第二半导体芯片的所述第二表面的面积的85％至115％的范围内。
15.根据权利要求14所述的半导体器件，其中所述第一半导体芯片的所述第一表面的所述面积比所述第二半导体芯片的所述第二表面的所述面积更小。
16.根据权利要求14所述的半导体器件，其中所述第二半导体芯片包括图像传感器。
17.根据权利要求14所述的半导体器件，其中所述第一半导体芯片进一步包括：
在所述可变电阻图案上并且连接到所述可变电阻图案的单元上导电线；以及
在所述外围导电线上并且连接到所述外围导电线的外围上导电线，
其中所述单元上导电线中彼此直接相邻的单元上导电线和所述外围上导电线中彼此直接相邻的外围上导电线在距所述基板相同的距离处，以及
其中所述单元上导电线中彼此直接相邻的所述单元上导电线的节距比所述外围上导电线中彼此直接相邻的所述外围上导电线的节距更大。
18.根据权利要求17所述的半导体器件，其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距比所述外围导电线中彼此直接相邻的外围导电线的节距更大，并且比所述外围上导电线中彼此直接相邻的所述外围上导电线的所述节距更大，以及
其中所述单元上导电线中彼此直接相邻的所述单元上导电线的所述节距比所述外围导电线中彼此直接相邻的所述外围导电线的所述节距更大，并且比所述外围下导电线中彼此直接相邻的所述外围下导电线的所述节距更大。
19.根据权利要求14所述的半导体器件，其中所述第一半导体芯片进一步包括：
在所述基板上并且在平行于所述基板的底表面的第一方向上延伸的有源结构；
与所述有源结构交叉并且在所述第一方向上彼此间隔开的栅电极；以及
在所述栅电极之间并且连接到所述有源结构的源极/漏极接触，
其中所述单元下导电线和所述外围下导电线在所述有源结构上、在所述栅电极上以及在所述源极/漏极接触上，以及
其中所述单元下导电线中彼此直接相邻的所述单元下导电线的所述节距在从所述栅电极中彼此直接相邻的栅电极的节距的80％至120％的范围内。
20.根据权利要求14所述的半导体器件，其中在平行于所述基板的底表面的第一方向上彼此直接相邻的所述可变电阻图案之间的距离大于每个所述可变电阻图案在所述第一方向上的宽度。
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