KR20230064702A - 반도체 소자 - Google Patents

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KR20230064702A
KR20230064702A KR1020210150036A KR20210150036A KR20230064702A KR 20230064702 A KR20230064702 A KR 20230064702A KR 1020210150036 A KR1020210150036 A KR 1020210150036A KR 20210150036 A KR20210150036 A KR 20210150036A KR 20230064702 A KR20230064702 A KR 20230064702A
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배병재
권신
박정민
엄만진
정형종
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삼성전자주식회사
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Abstract

반도체 소자는 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 기판의 상면에 수직한 제1 방향을 따라 상기 기판으로부터 이격되는 배선 라인들, 상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 배선 라인들을 덮는 하부 절연막, 및 상기 셀 영역 상의 상기 하부 절연막 상에 수평적으로 서로 이격되는 정보 저장 패턴들을 포함한다. 상기 셀 영역 상의 상기 하부 절연막의 상면은 상기 배선 라인들 중 최상층의 배선 라인들의 상면들보다 낮은 높이에 위치한다. 상기 정보 저장 패턴들은 상기 셀 영역 상의 상기 최상층의 배선 라인들의 상기 상면들에 직접 연결된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로, 보다 상세하게는 자기터널접합을 포함하는 반도체 소자 및 그 제조방법에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업의 다양한 요구에 따라, 자기터널접합 패턴이 금속 배선들 사이에 배치된 임베디드 구조의 반도체 소자에 대한 다양한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조공정이 단순화된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 및 상기 주변 영역 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향을 따라 상기 기판으로부터 이격되는 배선 라인들; 상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 배선 라인들을 덮는 하부 절연막; 및 상기 셀 영역 상의 상기 하부 절연막 상에 수평적으로 서로 이격되는 정보 저장 패턴들을 포함할 수 있다. 상기 셀 영역 상의 상기 하부 절연막의 상면은 상기 배선 라인들 중 최상층의 배선 라인들의 상면들보다 낮은 높이에 위치할 수 있다. 상기 정보 저장 패턴들은 상기 셀 영역 상의 상기 최상층의 배선 라인들의 상기 상면들에 직접 연결될 수 있다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 및 상기 주변 영역 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 상기 상면으로부터 이격되는 배선 라인들; 상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 배선 라인들을 덮는 하부 절연막; 상기 셀 영역 상의 상기 하부 절연막 상에 수평적으로 서로 이격되는 정보 저장 패턴들; 및 상기 주변 영역 상의 상기 하부 절연막 상에 차례로 적층되는 식각 정지막 및 제1 상부 절연막을 포함할 수 있다. 상기 정보 저장 패턴들은 상기 식각 정지막 및 상기 제1 상부 절연막의 측면들로부터 수평적으로 이격될 수 있다. 상기 셀 영역 상의 상기 하부 절연막의 상면은 상기 주변 영역 상의 상기 하부 절연막의 상면보다 낮은 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 셀 영역 상의 복수의 정보 저장 패턴들은 최상층의 배선 라인들의 상면들에 직접 연결될 수 있다. 즉, 상기 복수의 정보 저장 패턴들과 상기 최상층의 배선 라인들 사이의 전기적을 연결을 위한 추가적인 콘택 플러그들이 요구되지 않을 수 있고, 이에 따라, 상기 콘택 플러그들의 형성을 위한 제조공정이 요구되지 않을 수 있다. 그 결과, 반도체 소자의 제조를 위한 공정 수가 감소될 수 있다.
더하여, 상기 복수의 정보 저장 패턴과 상기 최상층의 배선 라인들 사이에 상기 콘택 플러그들이 형성되지 않음에 따라, 주변 영역 상의 주변 콘택들의 수직 길이가 감소될 수 있다. 이에 따라, 상기 주변 콘택들의 종횡비가 감소될 수 있고, 그 결과, 상기 주변 콘택들의 형성이 용이할 수 있다.
따라서, 제조공정이 단순화되고 제조가 용이한 상기 반도체 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 5 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 상기 메모리 소자(ME) 및 상기 선택 소자(SE)는 전기적으로 직렬로 서로 연결될 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. 상기 선택 소자(SE)는, 일 예로, 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터를 포함할 수 있다.
상기 메모리 소자(ME)는 서로 이격된 자성 패턴들(MP1, MP2), 및 상기 자성 패턴들(MP1, MP2) 사이의 터널 배리어 패턴(TBR)을 포함하는 자기터널접합 패턴(magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 상기 자성 패턴들(MP1, MP2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 일 방향으로 고정된 자화 방향을 갖는 기준 자성 패턴일 수 있다. 상기 자성 패턴들(MP1, MP2) 중 다른 하나는 외부 자계에 의해 자화 방향이 두 개의 안정된 자화 방향들 사이에서 변경되는 자유 자성 패턴일 수 있다. 상기 자기터널접합 패턴(MTJ)의 전기적 저항은 상기 기준 자성 패턴 및 상기 자유 자성 패턴의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 상기 자기터널접합 패턴(MTJ)의 전기적 저항은 상기 자유 자성 패턴의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 상기 메모리 소자(ME)는 상기 기준 자성 패턴 및 상기 자유 자성 패턴의 자화 방향들에 따른 전기적 저항의 차이를 이용하여 상기 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 3은 도 2의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 2 및 도 3을 참조하면, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘(Si), 절연체 상의 실리콘(SOI), 실리콘 저마늄(SiGe), 저마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 상기 셀 영역(CR)은 도 1의 메모리 셀들(MC)이 제공되는 상기 기판(100)의 일 영역일 수 있고, 상기 주변 영역(PR)은 로직(Logic) 회로들이 제공되는 상기 기판(100)의 다른 영역일 수 있다.
배선 구조체(102, 104)가 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 배치될 수 있다. 상기 배선 구조체(102, 104)는 상기 기판(100)으로부터 수직적으로 이격된 배선 라인들(104), 및 상기 배선 라인들(104)에 연결된 배선 콘택들(102)을 포함할 수 있다. 상기 배선 라인들(104)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 배치될 수 있고, 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 상기 기판(100)으로부터 이격될 수 있다. 상기 배선 콘택들(102)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 배치될 수 있고, 상기 기판(100)과 상기 배선 라인들(104) 사이에 배치될 수 있다. 상기 배선 라인들(104)의 각각은 상기 배선 콘택들(102) 중 대응하는 하나를 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선 라인들(104) 및 상기 배선 콘택들(102)은 금속(일 예로, 구리)를 포함할 수 있다.
도 1을 참조하여 설명한 선택 소자들(SE)이 상기 기판(100) 내에 배치될 수 있다. 상기 선택 소자들은 일 예로, 전계 효과 트랜지스터들일 수 있다. 상기 배선 라인들(104)의 각각은 상기 배선 콘택들(102) 중 대응하는 하나를 통해 상기 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스/드레인 단자 또는 게이트 단자)에 전기적으로 연결될 수 있다.
하부 절연막(110)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 배치되어 상기 배선 구조체(102, 104)를 덮을 수 있다. 상기 하부 절연막(110)은 상기 배선 라인들(104) 중 최상층의 배선 라인들(104)의 상면들(104U)을 노출할 수 있다. 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)은 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)과 동일한 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 상면(100U)으로부터 상기 제1 방향(D1)으로 측정된 거리일 수 있다.
상기 셀 영역(CR) 상의 상기 하부 절연막(110)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U) 및 측면들을 노출할 수 있다. 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상면(110UC)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)보다 낮은 높이에 위치할 수 있다. 상기 주변 영역(PR) 상의 상기 하부 절연막(110)은 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)을 노출할 수 있다. 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상면(110UP)은 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)과 실질적으로 공면을 이룰 수 있고, 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)과 동일한 높이에 위치할 수 있다. 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)은 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 상면(110UP)보다 낮은 높이에 위치할 수 있다. 상기 하부 절연막(110)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
정보 저장 패턴(DS)이 상기 기판(100)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 정보 저장 패턴(DS)은 복수로 제공될 수 있고, 복수의 정보 저장 패턴들(DS)은 상기 기판(100)의 상면(100U)에 평행하고 서로 교차하는 제2 방향(D2) 및 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 복수의 정보 저장 패턴들(DS)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)에 직접 연결될 수 있다. 상기 복수의 정보 저장 패턴들(DS)의 각각은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상면(104U) 상에 배치될 수 있고, 상기 대응하는 최상층의 배선 라인(104)의 상기 상면(104U)과 직접 접촉할 수 있다.
상기 정보 저장 패턴(DS)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상면(104U) 상에 차례로 적층된, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 대응하는 최상층의 배선 라인(104)의 상기 상면(104U)과 상기 자기터널접합 패턴(MTJ) 사이에 배치될 수 있고, 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 배치될 수 있다. 상기 하부 전극(BE)은 상기 대응하는 최상층의 배선 라인(104)의 상기 상면(104U)과 직접 접촉할 수 있다. 상기 자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 패턴(MP1)은 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있고, 상기 제2 자성 패턴(MP2)은 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있다. 상기 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상기 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MD1)을 갖는 기준층일 수 있고, 상기 제2 자성 패턴(MP2)은 상기 제1 자성 패턴(MP1)의 상기 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 갖는 자유층일 수 있다. 도 4a 및 도 4b는 각각 상기 제2 자성 패턴(MP2)이 자유층인 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 4a 및 도 4b에 도시된 바와 달리, 상기 제1 자성 패턴(MP1)이 자유층이고 상기 제2 자성 패턴(MP2)이 기준층일 수도 있다.
도 4a를 참조하면, 일 예로, 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)와 상기 제2 자성 패턴(MP2)의 계면에 평행할 수 있다. 이 경우, 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(MP1)은 상기 제1 자성 패턴(MP1) 내 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 4b를 참조하면, 다른 예로, 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 상기 자화방향들(MD1, MD2)은 상기 터널 배리어 패턴(TBR)와 상기 제2 자성 패턴(MP2)의 상기 계면에 수직할 수 있다. 이 경우, 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 상기 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 상기 내재적 수직 자성 물질은 i) 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), ii) L10 구조를 갖는 수직 자성 물질, iii) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 ⅳ) 수직 자성 구조체 중 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 상기 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 외인성 수직 자성 물질은, 상기 제1 자성 패턴(MP1)(또는, 상기 제2 자성 패턴(MP2))과 상기 터널 배리어 패턴(TBR)의 접합에 의해 유도되는 자기 이방성에 의해 상기 수직 자화 특성을 가질 수 있다. 상기 외인성 수직 자성 물질은, 일 예로, CoFeB를 포함할 수 있다.
상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 Co 기반의 호이슬러 합금을 포함할 수도 있다. 상기 터널 배리어 패턴(TBR)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 절연 스페이서(150)가 상기 기판(100)의 상기 셀 영역(CR) 상에, 그리고 상기 정보 저장 패턴(DS)의 측면 상에 배치될 수 있다. 평면적 관점에서, 상기 절연 스페이서(150)는 상기 정보 저장 패턴(DS)의 상기 측면을 둘러쌀 수 있다. 상기 절연 스페이서(150)는 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 상기 셀 영역(CR) 상의 상기 하부 절연막(110)은 상기 최상층의 배선 라인들(104)의 상기 측면들을 노출할 수 있다. 상기 절연 스페이서(150)는 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면 상으로 연장될 수 있다. 상기 절연 스페이서(150)는 상기 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면을 덮을 수 있고, 상기 절연 스페이서(150)의 최하부면은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 접촉할 수 있다. 상기 절연 스페이서(150)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
식각 정지막(120) 및 제1 상부 절연막(130)이 상기 기판(100)의 상기 주변 영역(PR) 상에 배치될 수 있고, 상기 주변 영역(PR) 상의 상기 하부 절연막(110) 상에 차례로 적층될 수 있다. 상기 식각 정지막(120)은 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 상면(100UP) 및 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)을 덮을 수 있다. 상기 식각 정지막(120)은 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 상면(100UP)과 상기 제1 상부 절연막(130) 사이, 및 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)과 상기 제1 상부 절연막(130) 사이에 개재될 수 있다. 상기 식각 정지막(120)은 상기 제1 상부 절연막(130)과 다른 물질을 포함할 수 있다. 상기 식각 정지막(120)은 실리콘 질화물(일 예로, SiCN), 실리콘 산화물 및 금속 질화물(일 예로, AlN) 중 적어도 하나를 포함할 수 있다. 상기 제1 상부 절연막(130)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)이 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 상면(100UP)보다 낮은 높이에 위치함에 따라, 상기 제1 상부 절연막(130)의 측면(130S) 및 상기 식각 정지막(120)의 측면(120S)이 노출될 수 있고, 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 측면(110S)이 노출될 수 있다. 상기 복수의 정보 저장 패턴들(DS)은 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S), 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)으로부터 수평적으로 이격될 수 있다.
제1 경계 스페이서(SP1)가 상기 제1 상부 절연막(130)의 상기 측면(130S) 상에 배치될 수 있고, 상기 제1 상부 절연막(130)의 상기 측면(130S)을 따라 연장될 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 제1 상부 절연막(130)의 상기 측면(130S)을 덮을 수 있다. 상기 제1 경계 스페이서(SP1)는 평면적 관점에서, 상기 제3 방향(D3)으로 길게 연장되는 라인 형태를 가질 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S) 상으로 연장될 수 있고, 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)을 덮을 수 있다. 상기 제1 경계 스페이서(SP1)의 최하부면은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 접촉할 수 있다.
상기 제1 경계 스페이서(SP1)는 상기 하부 전극(BE) 및 상기 자기터널접합 패턴(MTJ) 중 적어도 하나와 동일한 물질을 포함할 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 하부 전극(BE) 및 상기 자기터널접합 패턴(MTJ) 중 적어도 하나를 구성하는 원소와 동일한 원소를 포함할 수 있다. 상기 제1 경계 스페이서(SP1)는 도전 물질을 포함할 수 있다.
제2 경계 스페이서(SP2)가 상기 제1 경계 스페이서(SP1)의 측면 상에 배치될 수 있다. 상기 제1 경계 스페이서(SP1) 및 상기 제2 경계 스페이서(SP2)는 상기 제1 상부 절연막(130)의 상기 측면(130S) 상에 차례로 적층될 수 있고, 상기 제1 상부 절연막(130)의 상기 측면(130S)을 따라 연장될 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 제1 상부 절연막(130)의 상기 측면(130S)과 상기 제2 경계 스페이서(SP2) 사이에 개재될 수 있다. 상기 제2 경계 스페이서(SP2)는 평면적 관점에서, 상기 제3 방향(D3)으로 길게 연장되는 라인 형태를 가질 수 있다. 상기 제2 경계 스페이서(SP2)는 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S) 상으로 연장될 수 있다. 상기 제1 경계 스페이서(SP1)가 상기 식각 정지막(120)의 상기 측면(120S)과 상기 제2 경계 스페이서(SP2) 사이, 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)과 상기 제2 경계 스페이서(SP2) 사이로 연장될 수 있다. 상기 제2 경계 스페이서(SP2)의 최하부면은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 접촉할 수 있다.
상기 제2 경계 스페이서(SP2)는 절연 물질을 포함할 수 있다. 상기 제2 경계 스페이서(SP2)는 상기 절연 스페이서(150)와 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제2 경계 스페이서(SP2)는 제공되지 않을 수도 있다.
제2 상부 절연막(160)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 배치될 수 있다. 상기 제2 상부 절연막(160)은 상기 복수의 정보 저장 패턴들(DS)을 덮을 수 있고, 상기 복수의 정보 저장 패턴들(DS) 사이의 공간을 채울 수 있다. 상기 제2 상부 절연막(160)은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)을 덮을 수 있고, 일 예로, 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 직접 접촉할 수 있다. 상기 절연 스페이서(150)는 상기 복수의 정보 저장 패턴들(DS)의 각각의 측면과 상기 제2 상부 절연막(160) 사이에 개재될 수 있고, 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면과 상기 제2 상부 절연막(160) 사이에 개재될 수 있다.
상기 제2 상부 절연막(160)은 상기 제1 및 제2 경계 스페이서들(SP1, SP2)을 덮을 수 있고, 상기 제1 상부 절연막(130)의 상면 상으로 연장될 수 있다. 상기 제1 및 제2 경계 스페이서들(SP1, SP2)은 상기 제1 상부 절연막(130)의 상기 측면(130S)과 상기 제2 상부 절연막(160) 사이, 상기 식각 정지막(120)의 상기 측면(120S)과 상기 제2 상부 절연막(160) 사이, 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)과 상기 제2 상부 절연막(160) 사이에 개재될 수 있다. 상기 제2 상부 절연막(160)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
셀 도전 라인들(170C)이 상기 기판(100)의 상기 셀 영역(CR) 상에, 그리고 상기 제2 상부 절연막(160) 내에 배치될 수 있다. 상기 셀 도전 라인들(170C)은 일 예로, 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 셀 도전 라인들(170C)은 상기 복수의 정보 저장 패턴들(DS) 상에 배치될 수 있고, 상기 셀 도전 라인들(170C)의 각각은 상기 복수의 정보 저장 패턴들(DS) 중, 상기 제3 방향(D)으로 서로 이격되는 정보 저장 패턴들(DS) 상에 연결될 수 있다.
상기 정보 저장 패턴(DS)은 상기 셀 도전 라인들(170C) 중 대응하는 셀 도전 라인(170C) 아래에 배치될 수 있다. 상기 상부 전극(TE)은 상기 자기터널접합 패턴(MTJ)과 상기 대응하는 셀 도전 라인(170C) 사이에 배치될 수 있고, 상기 대응하는 셀 도전 라인(170C)에 연결될 수 있다. 상기 대응하는 셀 도전 라인(170C)은 상기 상부 전극(TE)의 상면을 덮을 수 있고, 상기 절연 스페이서(150)의 최상부면을 덮을 수 있다. 상기 제2 상부 절연막(160)은 상기 셀 도전 라인들(170C) 사이로 연장될 수 있고, 상기 셀 도전 라인들(170C)의 측면들을 덮을 수 있다. 상기 셀 도전 라인들(170C)은 도 1을 참조하여 설명한 상기 비트 라인들(BL)로 기능할 수 있다.
주변 도전 라인들(170P)이 상기 기판(100)의 상기 주변 영역(PR) 상에, 그리고 상기 제2 상부 절연막(160) 내에 배치될 수 있다. 상기 주변 도전 라인들(170P)은 일 예로, 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 제2 상부 절연막(160)은 상기 주변 도전 라인들(170P) 사이로 연장될 수 있고, 상기 주변 도전 라인들(170P)의 측면들을 덮을 수 있다. 주변 콘택들(175)이 상기 주변 도전 라인들(170P)의 각각의 아래에 배치될 수 있다. 상기 주변 콘택들(175)은 상기 주변 도전 라인들(170P)의 각각의 아래에서 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 주변 도전 라인들(170P)의 각각에 연결될 수 있다. 상기 주변 콘택들(175)의 각각은 상기 제2 상부 절연막(160), 상기 제1 상부 절연막(130) 및 상기 식각 정지막(120)을 관통할 수 있고, 상기 최상층의 배선 라인들(104) 중 대응하는 하나에 연결(즉, 전기적으로 연결)될 수 있다.
상기 주변 도전 라인들(170P) 및 상기 주변 콘택들(175)은 서로 동일한 물질을 포함할 수 있다. 상기 주변 콘택들(175)의 각각은 상기 주변 도전 라인들(170P) 중 대응하는 주변 도전 라인(170P)과 경계면 없이 접하여 일체를 이룰 수 있다. 상기 셀 도전 라인들(170C)은 상기 주변 도전 라인들(170P) 및 상기 주변 콘택들(175)과 동일한 물질을 포함할 수 있다. 상기 셀 도전 라인들(170C), 상기 주변 도전 라인들(170P) 및 상기 주변 콘택들(175)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 상기 복수의 정보 저장 패턴(DS)과 상기 최상층의 배선 라인들(104) 사이의 전기적을 연결을 위한 추가적인 콘택 플러그들이 요구되지 않을 수 있다. 이에 따라, 상기 콘택 플러그들의 형성을 위한 제조공정이 요구되지 않을 수 있고, 그 결과, 반도체 소자의 제조를 위한 공정 수가 감소될 수 있다. 따라서, 상기 반도체 소자의 제조공정이 단순화될 수 있다.
더하여, 상기 복수의 정보 저장 패턴(DS)과 상기 최상층의 배선 라인들(104) 사이에 상기 콘택 플러그들이 형성되지 않음에 따라, 상기 주변 영역(PR) 상의 상기 주변 콘택들(175)의 수직 길이(일 예로, 상기 제1 방향(D1)에 따른 길이)가 감소될 수 있다. 이에 따라, 상기 주변 콘택들(175)의 종횡비가 감소될 수 있고, 그 결과, 상기 주변 콘택들(175)의 형성이 용이할 수 있다. 따라서, 상기 반도체 소자의 제조가 용이할 수 있다.
도 5 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 및 도 4b를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 5를 참조하면, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 도 1을 참조하여 설명한 선택 소자들이 상기 기판(100) 내에 형성될 수 있다. 배선 구조체(102, 104)가 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 배선 구조체(102, 104)는 배선 라인들(104), 및 상기 배선 라인들(104)에 연결된 배선 콘택들(102)을 포함할 수 있다. 상기 배선 라인들(104)의 각각은 상기 배선 콘택들(102) 중 대응하는 하나를 통해 상기 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스/드레인 단자 또는 게이트 단자)에 전기적으로 연결될 수 있다. 하부 절연막(110)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR)) 상에 형성될 수 있고, 상기 배선 구조체(102, 104)를 덮을 수 있다. 상기 하부 절연막(110)은 상기 배선 라인들(104) 중 최상층의 배선 라인들(104)의 상면들(104U)을 노출할 수 있다.
식각 정지막(120) 및 제1 상부 절연막(130)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR)) 상에, 그리고 상기 하부 절연막(110) 상에 차례로 적층될 수 있다. 상기 식각 정지막(120)은 상기 하부 절연막(110)의 상면(110U) 및 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)을 덮을 수 있다. 상기 식각 정지막(120)은 상기 하부 절연막(110)의 상기 상면(110U)과 상기 제1 상부 절연막(130) 사이, 및 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)과 상기 제1 상부 절연막(130) 사이에 개재될 수 있다.
주변 마스크 패턴(140)이 상기 기판(100)의 상기 주변 영역(PR) 상에, 그리고 상기 제1 상부 절연막(130) 상에 형성될 수 있다. 상기 주변 마스크 패턴(140)은 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)을 덮을 수 있고, 상기 셀 영역(CR) 상의 상기 제1 상부 절연막(130)을 노출할 수 있다. 상기 주변 마스크 패턴(140)은 금속 질화물(일 예로, TiN)을 포함할 수 있다.
도 6을 참조하면, 상기 주변 마스크 패턴(140)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있고, 상기 식각 공정에 의해 상기 셀 영역(CR) 상의 상기 제1 상부 절연막(130) 및 상기 셀 영역(CR) 상의 상기 식각 정지막(120)이 제거될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U), 및 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상면(110UC)이 노출될 수 있다. 상기 식각 공정은 건식 식각 공정 및/또는 습식 식각 공정을 포함할 수 있다.
상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130) 및 상기 주변 영역(PR) 상의 상기 식각 정지막(120)은 상기 식각 공정 동안 제거되지 않고 남을 수 있다. 상기 식각 공정에 의해, 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 측면(130S) 및 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 측면(120S)이 노출될 수 있다.
도 7을 참조하면, 하부 전극막(BEL) 및 자기터널접합막(MTJL)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 차례로 적층될 수 있다. 상기 하부 전극막(BEL)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U), 및 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)을 덮을 수 있다. 상기 하부 전극막(BEL)은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)으로부터 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 상기 측면(120S), 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상기 측면(130S), 및 상기 주변 마스크 패턴(140)의 측면 상으로 연장될 수 있고, 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 상기 측면(120S), 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상기 측면(130S) 및 상기 주변 마스크 패턴(140)의 상기 측면을 덮을 수 있다. 상기 하부 전극막(BEL)은 상기 주변 마스크 패턴(140)의 상면 상으로 연장될 수 있고, 상기 주변 마스크 패턴(140)의 상기 상면을 덮을 수 있다. 상기 자기터널접합막(MTJL)은 상기 하부 전극막(BEL)의 상면을 따라 상기 셀 영역(CR) 상에서 상기 주변 영역(PR) 상으로 연장될 수 있다.
상기 자기터널접합막(MTJL)은 상기 하부 전극막(BEL) 상에 차례로 적층된, 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)을 포함할 수 있다. 상기 자기터널접합막(MTJL) 및 상기 하부 전극막(BEL)은 일 예로, 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도전성 마스크 패턴(200)이 상기 기판(100)의 상기 셀 영역(CR) 상에, 그리고 상기 자기터널접합막(MTJL) 상에 형성될 수 있다. 상기 도전성 마스크 패턴(200)은 복수 개로 제공될 수 있고, 상기 복수의 도전성 마스크 패턴들(200)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 도전성 마스크 패턴(200)은 후술될 정보 저장 패턴(DS)이 형성될 영역을 정의할 수 있다. 상기 도전성 마스크 패턴(200)은 일 예로, 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 상기 도전성 마스크 패턴(200)을 식각 마스크로 이용하여 상기 자기터널접합막(MTJL) 및 상기 하부 전극막(BEL)이 식각될 수 있다. 상기 자기터널접합막(MTJL) 및 상기 하부 전극막(BEL)을 식각하는 것은, 상기 도전성 마스크 패턴(200)을 식각 마스크로 이용하는 이온 빔 식각 공정을 수행하는 것을 포함할 수 있다. 상기 자기터널접합막(MTJL) 및 상기 하부 전극막(BEL)이 식각됨에 따라, 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 각각 형성될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(BE) 상에 차례로 적층된, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBR) 및 제2 자성 패턴(MP2)을 포함할 수 있다. 상기 제2 자성 패턴(MP2), 상기 터널 배리어 패턴(TBR) 및 상기 제1 자성 패턴(MP1)은 상기 도전성 마스크 패턴(200)을 식각 마스크로 이용하여 상기 제2 자성막(ML2), 상기 터널 배리어막(TBL), 및 상기 제1 자성막(ML1)을 순차로 식각함으로써 각각 형성될 수 있다. 상기 자기터널접합 패턴(MTJ) 및 상기 하부 전극(BE)이 형성된 후, 상기 도전성 마스크 패턴(200)의 잔부가 상기 자기터널접합 패턴(MTJ) 상에 남을 수 있다. 상기 도전성 마스크 패턴(200)의 상기 잔부는 상부 전극(TE)으로 기능할 수 있다. 상기 하부 전극(BE), 상기 자기터널접합 패턴(MTJ) 및 상기 상부 전극(TE)은 정보 저장 패턴(DS)으로 지칭될 수 있다.
상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상부가 상기 이온 빔 식각 공정에 의해 리세스될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 측면들이 노출될 수 있다. 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)은 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 상면들(104U)보다 낮은 높이에 위치할 수 있고, 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상면(110UP)보다 낮은 높이에 위치할 수 있다. 상기 이온 빔 식각 공정에 의해 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상부가 리세스됨에 따라, 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 측면(110S)이 노출될 수 있다.
상기 이온 빔 식각 공정 동안, 상기 주변 영역(PR) 상의 상기 자기터널접합막(MTJL) 및 상기 하부 전극막(BEL)이 제거될 수 있고, 상기 주변 마스크 패턴(140)이 제거될 수 있다. 상기 주변 마스크 패턴(140)은 상기 이온 빔 식각 공정 동안 식각 속도가 낮은 물질을 포함할 수 있고, 일 예로, 금속 질화물(일 예로, TiN)을 포함할 수 있다. 상기 이온 빔 식각 공정 동안 상기 주변 마스크 패턴(140)의 식각 속도가 상대적으로 낮을 수 있고, 이에 따라, 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)은 상기 이온 빔 식각 공정에 의해 제거되지 않고 남을 수 있다.
제1 경계 스페이서(SP1)가 상기 이온 빔 식각 공정 동안 형성될 수 있다. 상기 하부 전극막(BEL) 및 상기 자기터널접합막(MTJL) 중 적어도 하나의 일부가 상기 이온 빔 식각 공정에 의해 제거되지 않고 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S) 상에 남을 수 있고, 이에 따라, 상기 제1 경계 스페이서(SP1)가 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S) 상에 형성될 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 제1 방향(D1)을 따라 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S)을 덮도록 연장될 수 있다. 상기 제1 경계 스페이서(SP1)의 최하부면은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 접촉할 수 있다.
상기 제1 경계 스페이서(SP1)는 상기 하부 전극(BE) 및 상기 자기터널접합 패턴(MTJ) 중 적어도 하나와 동일한 물질을 포함할 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 하부 전극(BE) 및 상기 자기터널접합 패턴(MTJ) 중 적어도 하나를 구성하는 원소와 동일한 원소를 포함할 수 있다. 상기 제1 경계 스페이서(SP1)는 도전 물질을 포함할 수 있다.
절연 스페이서막(150L)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 절연 스페이서막(150L)은 상기 정보 저장 패턴(DS)의 상면 및 측면, 및 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104)의 상기 노출된 측면들을 컨포멀하게(일 예로, 균일한 두께로) 덮을 수 있고, 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)을 따라 연장될 수 있다. 상기 절연 스페이서막(150L)은 상기 제1 경계 스페이서(SP1)를 덮을 수 있고, 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상면 상으로 연장될 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상기 측면(130S)과 상기 절연 스페이서막(150L) 사이, 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 상기 측면(120S)과 상기 절연 스페이서막(150L) 사이, 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)과 상기 절연 스페이서막(150L) 사이에 개재될 수 있다.
도 9를 참조하면, 상기 절연 스페이서막(150L)이 이방성 식각될 수 있고, 이에 따라, 상기 정보 저장 패턴(DS)의 측면 상의 절연 스페이서(150)가 형성될 수 있다. 상기 절연 스페이서(150)는 평면적 관점에서, 상기 정보 저장 패턴(DS)의 상기 측면을 둘러쌀 수 있다. 상기 절연 스페이서(150)는 상기 셀 영역(CR) 상의 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면 상으로 연장될 수 있다. 상기 절연 스페이서(150)는 상기 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면을 덮을 수 있고, 상기 절연 스페이서(150)의 최하부면은 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)과 접촉할 수 있다.
상기 절연 스페이서막(150L)이 이방성 식각됨에 따라, 제2 경계 스페이서(SP2)가 상기 제1 경계 스페이서(SP1)의 측면 상에 형성될 수 있다. 상기 절연 스페이서막(150L)의 일부가 상기 이방석 식각에 의해 식각되지 않고 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S) 상에 남을 수 있고, 이에 따라, 상기 제2 경계 스페이서(SP2)가 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S) 상에 형성될 수 있다. 상기 제1 경계 스페이서(SP1)는 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상기 측면(130S)과 상기 제2 경계 스페이서(SP2) 사이, 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 상기 측면(120S)과 상기 제2 경계 스페이서(SP2) 사이, 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)과 상기 제2 경계 스페이서(SP2) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 절연 스페이서막(150L)이 상기 이방성 식각 동안 상기 주변 영역(PR) 상의, 상기 제1 상부 절연막(130)의 상기 측면(130S), 상기 식각 정지막(120)의 상기 측면(120S) 및 상기 하부 절연막(110)의 상기 측면(110S) 상에서 제거될 수 있고, 이 경우, 상기 제2 경계 스페이서(SP2)는 형성되지 않을 수도 있다.
제2 상부 절연막(160)이 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 제2 상부 절연막(160)은 상기 정보 저장 패턴(DS)을 덮을 수 있고, 상기 셀 영역(CR) 상의 상기 하부 절연막(110)의 상기 상면(110UC)을 덮을 수 있다. 상기 절연 스페이서(150)는 상기 정보 저장 패턴(DS)의 측면과 상기 제2 상부 절연막(160) 사이에 개재될 수 있고, 상기 최상층의 배선 라인들(104) 중 대응하는 최상층의 배선 라인(104)의 상기 노출된 측면과 상기 제2 상부 절연막(160) 사이에 개재될 수 있다. 상기 제2 상부 절연막(160)은 상기 제1 및 제2 경계 스페이서들(SP1, SP2)을 덮을 수 있고, 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상면 상으로 연장될 수 있다. 상기 제1 및 제2 경계 스페이서들(SP1, SP2)은 상기 주변 영역(PR) 상의 상기 제1 상부 절연막(130)의 상기 측면(130S)과 상기 제2 상부 절연막(160) 사이, 상기 주변 영역(PR) 상의 상기 식각 정지막(120)의 상기 측면(120S)과 상기 제2 상부 절연막(160) 사이, 및 상기 주변 영역(PR) 상의 상기 하부 절연막(110)의 상기 측면(110S)과 상기 제2 상부 절연막(160) 사이에 개재될 수 있다.
도 2 및 도 3을 다시 참조하면, 셀 도전 라인들(170C)이 상기 기판(100)의 상기 셀 영역(CR) 상에, 그리고 상기 제2 상부 절연막(160) 내에 형성될 수 있다. 상기 셀 도전 라인들(170C)은 일 예로, 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 정보 저장 패턴(DS)은 상기 셀 도전 라인들(170C) 중 대응하는 셀 도전 라인(170C)에 연결될 수 있다.
주변 도전 라인들(170P)이 상기 기판(100)의 상기 주변 영역(PR) 상에, 그리고 상기 제2 상부 절연막(160) 내에 형성될 수 있다. 상기 주변 도전 라인들(170P)은 일 예로, 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 주변 콘택들(175)이 상기 주변 도전 라인들(170P)의 각각의 아래에 형성될 수 있다. 상기 주변 콘택들(175)은 상기 주변 도전 라인들(170P)의 각각의 아래에서 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 주변 도전 라인들(170P)의 각각에 연결될 수 있다. 상기 주변 콘택들(175)의 각각은 상기 주변 영역(PR) 상의, 상기 제2 상부 절연막(160), 상기 제1 상부 절연막(130) 및 상기 식각 정지막(120)을 관통할 수 있고, 상기 주변 영역(PR) 상의 상기 최상층의 배선 라인들(104) 중 대응하는 하나에 연결(즉, 전기적으로 연결)될 수 있다.
상기 셀 도전 라인들(170C), 상기 주변 도전 라인들(170P) 및 상기 주변 콘택들(175)을 형성하는 것은, 일 예로, 상기 셀 영역(CR) 상의 상기 제2 상부 절연막(160) 내에 셀 트렌치들을 형성하는 것, 상기 주변 영역(PR) 상의 상기 제2 상부 절연막(160) 내에 주변 트렌치들을 형성하는 것, 상기 주변 트렌치들의 각각의 바닥면으로부터 상기 기판(100)을 향하여 연장되는 주변 콘택 홀들을 형성하는 것, 상기 제2 상부 절연막(160) 상에 상기 셀 트렌치들, 상기 주변 트렌치들 및 상기 주변 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 제2 상부 절연막(160)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 하부 절연막
102: 배선 콘택들 104: 배선 라인들
120: 식각 정지막 130: 제1 상부 절연막
DS: 정보 저장 패턴 MTJ: 자기터널접합 패턴
BE: 하부 전극 TE: 상부 전극
150: 절연 스페이서 160: 제2 상부 절연막
170C: 셀 도전 라인들 170P: 주변 도전 라인들
175: 주변 콘택들 SP1: 제1 경계 스페이서
SP2: 제2 경계 스페이서

Claims (10)

  1. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 셀 영역 및 상기 주변 영역 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향을 따라 상기 기판으로부터 이격되는 배선 라인들;
    상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 배선 라인들을 덮는 하부 절연막; 및
    상기 셀 영역 상의 상기 하부 절연막 상에 수평적으로 서로 이격되는 정보 저장 패턴들을 포함하되,
    상기 셀 영역 상의 상기 하부 절연막의 상면은 상기 배선 라인들 중 최상층의 배선 라인들의 상면들보다 낮은 높이에 위치하고,
    상기 정보 저장 패턴들은 상기 셀 영역 상의 상기 최상층의 배선 라인들의 상기 상면들에 직접 연결되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 셀 영역 상의 상기 하부 절연막의 상기 상면은 상기 주변 영역 상의 상기 하부 절연막의 상면보다 낮은 높이에 위치하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 정보 저장 패턴들의 각각의 측면을 덮는 절연 스페이서를 더 포함하되,
    상기 셀 영역 상의 상기 하부 절연막은 상기 셀 영역 상의 상기 최상층의 배선 라인들의 측면들을 노출하고,
    상기 절연 스페이서는 상기 셀 영역 상의 상기 최상층의 배선 라인들 중 대응하는 최상층의 배선 라인의 상기 노출된 측면 상으로 연장되는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 주변 영역 상의 상기 하부 절연막 상에 차례로 적층되는 식각 정지막 및 제1 상부 절연막; 및
    상기 제1 상부 절연막의 측면 상에 배치되는 제1 경계 스페이서를 더 포함하되,
    상기 제1 경계 스페이서는 도전 물질을 포함하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제1 경계 스페이서는 상기 식각 정지막의 측면 상으로 연장되는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 제1 경계 스페이서는 평면적 관점에서, 상기 기판의 상면에 평행한 일 방향을 따라 연장되는 라인 형태를 갖는 반도체 소자.
  7. 청구항 4에 있어서,
    상기 정보 저장 패턴들의 각각은 상기 셀 영역 상의 상기 최상층의 배선 라인들 중 대응하는 최상층의 배선 라인의 상기 상면 상에 차례로 적층된, 하부 전극, 자기터널접합 패턴 및 상부 전극을 포함하고,
    상기 제1 경계 스페이서는 상기 하부 전극 및 상기 자기터널접합 패턴 중 적어도 하나를 구성하는 원소와 동일한 원소를 포함하는 반도체 소자.
  8. 청구항 4에 있어서,
    상기 셀 영역 상의 상기 하부 절연막 상에 배치되고 상기 정보 저장 패턴들을 덮는 제2 상부 절연막을 더 포함하되,
    상기 제2 상부 절연막은 상기 제1 경계 스페이서를 덮고 상기 주변 영역 상의 상기 제1 상부 절연막 상으로 연장되는 반도체 소자.
  9. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 셀 영역 및 상기 주변 영역 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 상기 상면으로부터 이격되는 배선 라인들;
    상기 셀 영역 및 상기 주변 영역 상에 배치되고 상기 배선 라인들을 덮는 하부 절연막;
    상기 셀 영역 상의 상기 하부 절연막 상에 수평적으로 서로 이격되는 정보 저장 패턴들; 및
    상기 주변 영역 상의 상기 하부 절연막 상에 차례로 적층되는 식각 정지막 및 제1 상부 절연막을 포함하되,
    상기 정보 저장 패턴들은 상기 식각 정지막 및 상기 제1 상부 절연막의 측면들로부터 수평적으로 이격되고,
    상기 셀 영역 상의 상기 하부 절연막의 상면은 상기 주변 영역 상의 상기 하부 절연막의 상면보다 낮은 높이에 위치하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 식각 정지막 및 상기 제1 상부 절연막 중 적어도 하나의 측면 상에 배치되는 제1 경계 스페이서를 더 포함하되,
    상기 정보 저장 패턴들의 각각은 상기 제1 방향을 따라 차례로 적층된 하부 전극, 자기터널접합 패턴 및 상부 전극을 포함하고,
    상기 제1 경계 스페이서는 상기 하부 전극 및 상기 자기터널접합 패턴 중 적어도 하나와 동일한 물질을 포함하는 반도체 소자.
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