KR102679072B1 - 정보 저장 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 기판 상의 메모리 트랜지스터; 및 상기 메모리 트랜지스터와 전기적으로 연결 되는 정보 저장 구조체를 포함한다. 상기 정보 저장 구조체는, 자기터널접합 패턴 및 상기 자기터널접합 패턴 상의 상부 전극을 포함하고, 상기 상부 전극은, 제1 상부 전극 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며, 상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고, 상기 제1 상부 전극은, 상기 금속 질화물의 제1 결정립들을 포함하고, 상기 제2 상부 전극은, 상기 금속 질화물의 제2 결정립들을 포함하며, 상기 상부 전극의 단면에서, 단위 길이 내에 분포하는 상기 제1 결정립들의 개수는, 상기 단위 길이 내에 분포하는 상기 제2 결정립들의 개수보다 많다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 자기터널접합을 포함하는 정보 저장 소자 및 그 제조방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다. 전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 공정 결함이 줄어든 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 개념에 따른, 정보 저장 소자는, 기판 상의 메모리 트랜지스터; 및 상기 메모리 트랜지스터와 전기적으로 연결 되는 정보 저장 구조체를 포함할 수 있다. 상기 정보 저장 구조체는, 자기터널접합 패턴 및 상기 자기터널접합 패턴 상의 상부 전극을 포함하고, 상기 상부 전극은, 제1 상부 전극 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며, 상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고, 상기 제1 상부 전극은, 상기 금속 질화물의 제1 결정립들을 포함하고, 상기 제2 상부 전극은, 상기 금속 질화물의 제2 결정립들을 포함하며, 상기 상부 전극의 단면에서, 단위 길이 내에 분포하는 상기 제1 결정립들의 개수는, 상기 단위 길이 내에 분포하는 상기 제2 결정립들의 개수보다 많을 수 있다.
본 발명의 다른 개념에 따른, 정보 저장 소자는, 기판 상의 메모리 트랜지스터; 및 상기 메모리 트랜지스터와 전기적으로 연결 되는 정보 저장 구조체를 포함할 수 있다. 상기 정보 저장 구조체는: 상기 메모리 트랜지스터와 전기적으로 연결되는 하부 전극; 상기 하부 전극 상의 자기터널접합 패턴; 및 상기 자기터널접합 패턴 상의 상부 전극을 포함하고, 상기 상부 전극은, 제1 상부 전극 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며, 상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고, 상기 제1 상부 전극의 두께는 상기 제2 상부 전극의 두께보다 작으며, 상기 제1 상부 전극의 밀도는 상기 제2 상부 전극의 밀도보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 정보 저장 소자는, 기판 상의 메모리 트랜지스터; 상기 메모리 트랜지스터와 전기적으로 연결되는 배선 구조체; 상기 배선 구조체 상의 셀 콘택 플러그; 상기 셀 콘택 플러그 상의 도전 라인; 및 상기 셀 콘택 플러그와 상기 도전 라인 사이에 개재된 정보 저장 구조체를 포함할 수 있다. 상기 정보 저장 구조체는: 상기 셀 콘택 플러그와 전기적으로 연결되는 하부 전극; 상기 도전 라인과 전기적으로 연결되는 상부 전극; 상기 하부 전극과 상기 상부 전극 사이의 자기터널접합 패턴; 및 상기 자기터널접합 패턴과 상기 상부 전극 사이의 캐핑 패턴을 포함하고, 상기 상부 전극은, 제1 상부 전극, 상기 제1 상부 전극 상의 제2 상부 전극, 및 상기 제1 및 제2 상부 전극들 사이의 계면막을 포함하며, 상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고, 상기 상부 전극의 총 두께에 대한 상기 제1 상부 전극의 두께의 비는 0.05 내지 0.2일 수 있다.
본 발명에 따른 정보 저장 소자는, 제1 상부 전극 상에 MOKE 검사 및 CIPT 검사를 수행할 수 있고, 이로써 공정 결함을 막고 소자의 신뢰성이 향상될 수 있다. 제1 상부 전극 상에 제2 상부 전극을 형성함으로써, 자기터널접합 패턴(MTJ)의 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4a는 본 발명의 실시예들에 따른 정보 저장 구조체의 일 예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예들에 따른 정보 저장 구조체의 다른 예를 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4a는 본 발명의 실시예들에 따른 정보 저장 구조체의 일 예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예들에 따른 정보 저장 구조체의 다른 예를 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 1은 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 3은 도 2의 M 영역을 확대한 단면도이다. 도 4a는 본 발명의 실시예들에 따른 정보 저장 구조체의 일 예를 나타내는 단면도이다. 도 4b는 본 발명의 실시예들에 따른 정보 저장 구조체의 다른 예를 나타내는 단면도이다. 도 5는 본 발명의 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 메모리 셀들이 제공되는 셀 영역을 포함할 수 있다. 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다.
기판(100) 상에 메모리 트랜지스터들(TR)이 제공될 수 있다. 각각의 메모리 트랜지스터들(TR)은, 기판(100) 상의 게이트 전극(GE) 및 게이트 전극(GE) 양 측의 소스/드레인 영역들(SD)을 포함할 수 있다. 트랜지스터들(TR)을 덮는 제1 층간 절연막(102)이 제공될 수 있다. 일 예로, 제1 층간 절연막(102)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
제1 층간 절연막(102) 내에 배선 구조체들(110)이 제공될 수 있다. 배선 구조체들(110) 각각은, 제1 층간 절연막(102) 상부에 배치되는 배선(104) 및 기판(100)의 소스/드레인 영역(SD)과 배선(104) 사이의 콘택(106)을 포함할 수 있다. 콘택(106)은 배선(104)과 메모리 트랜지스터(TR)를 서로 전기적으로 연결할 수 있다.
도시되지 않았지만, 배선 구조체들(110)은 수직적으로 적층된 복수개의 배선층들을 더 포함할 수 있다. 배선 구조체들(110)은 금속 물질을 포함할 수 있으며, 일 예로, 구리(Cu)를 포함할 수 있다.
제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 제공될 수 있다. 중간막(112)은 제1 층간 절연막(102)과 제2 층간 절연막(114) 사이에 개재될 수 있다. 일 예로, 제2 층간 절연막(114)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 일 예로, 중간막(112)은 탄소를 함유하는 실리콘 질화물을 포함할 수 있다.
기판(100) 상에, 제2 층간 절연막(114) 및 중간막(112)을 관통하여 배선 구조체들(110)에 연결되는 셀 콘택 플러그들(116)이 제공될 수 있다. 셀 콘택 플러그들(116) 각각은, 배선 구조체(110)의 배선(104)과 접촉할 수 있다. 일 예로, 셀 콘택 플러그들(116)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 티타늄, 또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 층간 절연막(114) 상에 정보 저장 구조체들(DSS)이 제공될 수 있다. 평면적 관점에서, 정보 저장 구조체들(DSS)은 제1 방향(D1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 정보 저장 구조체들(DSS)은 셀 콘택 플러그들(116)에 각각 접속될 수 있다.
정보 저장 구조체들(DSS) 각각은, 자기터널접합 패턴(MTJ), 셀 콘택 플러그(116)와 자기터널접합 패턴(MTJ) 사이의 하부 전극(BE), 및 자기터널접합 패턴(MTJ)를 사이에 두고 하부 전극(BE)으로부터 이격되는 상부 전극(TE)을 포함할 수 있다. 하부 전극(BE)은 셀 콘택 플러그(116)의 상면과 직접 접촉할 수 있다. 하부 전극(BE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
자기터널접합 패턴(MTJ)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1)은 하부 전극(BE)과 터널 배리어 패턴(TBP) 사이에 배치될 수 있고, 제2 자성 패턴(MP2)은 상부 전극(TE)과 터널 배리어 패턴(TBP) 사이에 배치될 수 있다.
정보 저장 구조체들(DSS) 각각은, 자기터널접합 패턴(MTJ)와 상부 전극(TE) 사이의 캐핑 패턴(CAP)을 더 포함할 수 있다. 캐핑 패턴(CAP)은 루테늄과 같은 금속 물질을 포함할 수 있다.
상부 전극(TE)은, 제1 상부 전극(TE1) 및 제1 상부 전극(TE1) 상의 제2 상부 전극(TE2)을 포함할 수 있다. 제1 상부 전극(TE1)은 캐핑 패턴(CAP) 상에 제공될 수 있다.
제1 상부 전극(TE1) 및 제2 상부 전극(TE2) 각각은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 일 실시예로, 제1 상부 전극(TE1) 및 제2 상부 전극(TE2)은 서로 동일한 금속 질화물을 포함할 수 있다. 예를 들어, 제1 상부 전극(TE1) 및 제2 상부 전극(TE2)은 모두 티타늄 질화물을 포함할 수 있다. 다른 실시예로, 제1 상부 전극(TE1) 및 제2 상부 전극(TE2)은 서로 다른 금속 질화물을 포함할 수 있다. 예를 들어, 제1 상부 전극(TE1)은 티타늄 질화물을 포함할 수 있고, 제2 상부 전극(TE2)은 탄탈륨 질화물을 포함할 수 있다.
제1 상부 전극(TE1)의 면 저항은 제2 상부 전극(TE2)의 면 저항과 다를 수 있다. 예를 들어, 제1 상부 전극(TE1)의 면 저항은 800 Ω/sq 내지 800 Ω/sq일 수 있다. 제2 상부 전극(TE2)의 면 저항은 800 Ω/sq 내지 800 Ω/sq일 수 있다.
제1 상부 전극(TE1)의 두께(T1)는 제2 상부 전극(TE2)의 두께(T2)보다 작을 수 있다. 상부 전극(TE)의 총 두께(T3)에 대한 제1 상부 전극(TE1)의 두께(T1)의 비(T1/T3)는 0.05 내지 0.2일 수 있다. 일 예로, 제1 상부 전극(TE1)의 두께(T1)는 50Å 내지 100Å일 수 있다. 상부 전극(TE)의 총 두께(T3)는 250Å 내지 800Å일 수 있다.
상부 전극(TE)의 총 두께(T3)는, 자기터널접합 패턴(MTJ)의 두께의 1.2배 내지 1.9배일 수 있다. 상부 전극(TE)의 총 두께(T3)가 자기터널접합 패턴(MTJ)의 두께의 1.2배보다 작을 경우, 후술할 도전 라인(MI) 내 금속 원소(일 예로, Cu)가 자기터널접합 패턴(MTJ) 내 터널 배리어 패턴(TBP)으로 용이하게 확산될 수 있다. 이로 인해, 자기터널접합 패턴(MTJ)의 특성이 저하될 수 있다. 상부 전극(TE)의 총 두께(T3)가 자기터널접합 패턴(MTJ)의 두께의 1.9배보다 클 경우, 자기터널접합 패턴(MTJ)의 형성을 위한 식각 공정 동안 자기터널접합 막의 식각이 어려울 수 있다.
도 3을 다시 참조하면, 제1 상부 전극(TE1)은 제1 결정립들(crystal grain, GR1)을 포함할 수 있다. 제2 상부 전극(TE2)은 제2 결정립들(GR2)을 포함할 수 있다. 제1 및 제2 결정립들(GR1, GR2)은, 금속 질화물의 원자들이 규칙적으로 배열되어 형성된 결정(예를 들어, 다면체의 형태)일 수 있다.
제1 결정립들(GR1)의 평균 크기는 제2 결정립들(GR2)의 평균 크기보다 작을 수 있다. 제1 결정립들(GR1)의 밀도는 제2 결정립들(GR2)의 밀도보다 클 수 있다. 예를 들어, 도 3과 같은 단면에서, 단위 길이(L1) 내에 분포하는 제1 결정립들(GR1)의 개수는 단위 길이(L1) 내에 분포하는 제2 결정립들(GR2)의 개수보다 많을 수 있다.
다시 말하면, 제1 상부 전극(TE1)의 밀도는 제2 상부 전극(TE2)의 밀도보다 더 클 수 있다. 제1 상부 전극(TE1)은 제2 상부 전극(TE2)보다 더 치밀할 수 있다. 예를 들어, 제1 상부 전극(TE1)의 밀도는 50 g/cm3 내지 70 g/cm3일 수 있고, 제2 상부 전극(TE2)의 밀도는 30 g/cm3 내지 50 g/cm3일 수 있다.
제1 결정립들(GR1) 사이에 제1 보이드(VD1)가 정의될 수 있고, 제2 결정립들(GR2) 사이에 제2 보이드(VD2)가 정의될 수 있다. 제1 보이드(VD1)의 크기는 제2 보이드(VD2)의 크기보다 작을 수 있다. 제1 상부 전극(TE1) 내의 제1 보이드(VD1)의 총 부피는, 제2 상부 전극(TE2) 내의 제2 보이드(VD2)의 총 부피보다 작을 수 있다. 서로 인접하는 제1 결정립들(GR1)이 만나는 경계 및 서로 인접하는 제2 결정립들(GR2)이 만나는 경계는, 결정립계(grain boundary)로 정의될 수 있다.
제1 상부 전극(TE1)과 제2 상부 전극(TE2) 사이에 계면막(IL)이 제공될 수 있다. 계면막(IL)은 금속 산화막, 예를 들어 티타늄 산화막을 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 제2 층간 절연막(114)의 상부는 리세스 영역들(RS)을 포함할 수 있다. 각각의 리세스 영역들(RS)은 서로 인접하는 정보 저장 구조체들(DSS) 사이에 위치할 수 있다. 다시 말하면, 평면적 관점에서, 리세스 영역들(RS)은 정보 저장 구조체들(DSS)과 중첩되지 않을 수 있다.
제2 층간 절연막(114) 및 정보 저장 구조체들(DSS) 상에 이들을 덮는 보호 절연막(150)이 제공될 수 있다. 보호 절연막(150)은 제2 층간 절연막(114)의 상면 및 정보 저장 구조체들(DSS)의 측벽들을 덮을 수 있다. 일 예로, 보호 절연막(150)은 실리콘 질화물을 포함할 수 있다. 보호 절연막(150) 상에 제3 층간 절연막(118)이 제공될 수 있다. 일 예로, 제3 층간 절연막(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
제3 층간 절연막(118) 내에 도전 라인들(MI)이 제공될 수 있다. 도전 라인들(MI)은 제1 방향(D1)을 따라 배열될 수 있다. 도전 라인들(MI)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 각각의 도전 라인들(MI)은 제2 방향(D2)을 따라 배열된 정보 저장 구조체들(DSS)과 전기적으로 연결될 수 있다. 도전 라인(MI)은 정보 저장 구조체들(DSS)의 상부 전극들(140)과 접촉할 수 있다. 도전 라인들(MI)은 본 실시예의 정보 저장 소자의 비트 라인으로 기능할 수 있다.
도전 라인들(MI) 각각은 도전 패턴(160) 및 배리어 패턴(162)을 포함할 수 있다. 배리어 패턴(162)은 도전 패턴(160)의 바닥면 및 측벽들을 덮을 수 있다. 배리어 패턴(162)은 도전 패턴(160)의 상면을 덮지 못할 수 있다. 도전 패턴(160)은 금속 물질(예를 들어, Cu)을 포함할 수 있으며, 배리어 패턴(162)은 도전성 금속 질화물을 포함할 수 있다.
이하, 도 4a 및 도 4b를 참조하여 정보 저장 구조체들(DSS)을 보다 상세하게 설명한다. 먼저 도 4a를 참조하면, 정보 저장 구조체(DSS)의 자기터널접합 패턴(MTJ)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다.
제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 제2 자성 패턴(MP2)은 제1 자성 패턴(MP1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 다시 말하면, 제1 자성 패턴(MP1)은 기준층일 수 있고, 제2 자성 패턴(MP2)은 자유층일 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은, 터널 배리어(TBR)와 제2 자성 패턴(MP2) 사이의 계면에 평행할 수 있다. 일 예로, 도 4a는 제2 자성 패턴(MP2)이 터널 배리어(TBR)와 상부 전극(TE) 사이에 개재된 경우를 예시하나, 본 발명의 개념은 이에 한정되지 않는다. 다른 예로, 도 4a에 도시된 바와 달리, 제2 자성 패턴(MP2)은 터널 배리어(TBR)와 하부 전극(BE) 사이에 개재될 수도 있다.
제1 자성 패턴(MP1), 터널 배리어(TBR), 및 제2 자성 패턴(MP2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)이 상기 계면에 평행한 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 각각은 강자성 물질을 포함할 수 있다. 제1 자성 패턴(MP1)은 그 내부의 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
도 4b를 참조하면, 자기터널접합 패턴(MTJ)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 제2 자성 패턴(MP2)은 제1 자성 패턴(MP1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은 터널 배리어(TBR)와 제2 자성 패턴(MP2) 사이의 계면에 수직할 수 있다. 일 예로, 도 4b는 제2 자성 패턴(MP2)이 터널 배리어(TBR)와 상부 전극(TE) 사이에 개재된 경우를 예시하나, 본 발명의 개념은 이에 한정되지 않는다. 다른 예로, 도 4b에 도시된 바와 달리, 제2 자성 패턴(MP2)은 터널 배리어(TBR)와 하부 전극(BE) 사이에 개재될 수도 있다.
제1 자성 패턴(MP1), 터널 배리어(TBR), 및 제2 자성 패턴(MP2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)이 상기 계면에 수직한 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 및 (CoCr/Pd)n (n은 적층 횟수)에서 선택된 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 단위 메모리 셀(MC)은 자기터널접합 패턴(MTJ) 및 이에 대응하는 선택 소자(SE)를 포함할 수 있다. 자기터널접합 패턴(MTJ) 및 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다. 자기터널접합 패턴(MTJ)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있다. 선택 소자(SE)는 자기터널접합 패턴(MTJ)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. 일 예로, 선택 소자(SE)는 앞서 도 1 내지 도 3을 참조하여 설명한 메모리 트랜지스터(TR)일 수 있다.
자기터널접합 패턴(MTJ)는 서로 이격된 제1 및 제2 자성 패턴들(MP1, MP2)과, 이들 사이의 터널 배리어막(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 중 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기터널접합(MTJ)의 전기적 저항은 상기 기준층 및 상기 자유층의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 자기터널접합 패턴(MTJ)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 1 및 도 6을 참조하면, 기판(100) 상에 메모리 트랜지스터들(TR)이 형성될 수 있다. 기판(100) 상에 메모리 트랜지스터들(TR)을 덮는 제1 층간 절연막(102)이 형성될 수 있다. 배선 구조체들(110)이 기판(100) 상에 형성되어, 메모리 트랜지스터들(TR) 및 주변 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 일 예로, 배선 구조체들(110)은 구리(Cu)로 형성될 수 있다. 제1 층간 절연막(102)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 이용하여 형성될 수 있다.
제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 차례로 형성될 수 있다. 제2 층간 절연막(114)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화을 이용하여 형성될 수 있고, 중간막(112)은 탄소를 함유하는 실리콘 질화물로 형성될 수 있다.
기판(100) 상에, 제2 층간 절연막(114) 및 중간막(112)을 관통하여 배선 구조체들(110)에 연결되는 셀 콘택 플러그들(116)이 형성될 수 있다. 셀 콘택 플러그들(116)을 형성하는 것은, 제2 층간 절연막(114) 및 중간막(112)을 관통하는 셀 콘택 홀들(116H)을 형성하는 것, 및 셀 콘택 홀들(116H) 내에 셀 콘택 플러그들(116)을 각각 형성하는 것을 포함할 수 있다. 셀 콘택 플러그들(116)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 층간 절연막(114) 상에 하부 전극막(BEL), 제1 자성막(ML1), 터널 배리어막(TBL), 제2 자성막(ML2), 캐핑막(CAL), 및 제1 상부 전극막(TEL1)이 순차적으로 형성될 수 있다. 제1 자성막(ML1), 터널 배리어막(TBL), 및 제2 자성막(ML2)은 자기터널접합 막(MTJL)을 구성할 수 있다. 하부 전극막(BEL)은 금속 질화물. 예를 들어 티타늄 질화물을 포함할 수 있다.
제1 자성막(ML1), 터널 배리어막(TBL), 제2 자성막(ML2) 및 캐핑막(CAL)은, 앞서 설명한 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2) 및 캐핑 패턴(CAP)과 각각 동일한 물질을 포함할 수 있다. 하부 전극막(BEL), 제1 자성막(ML1), 터널 배리어막(TBL), 제2 자성막(ML2), 및 캐핑막(CAL)은 스퍼터링과 같은 물리적 기상 증착 공정을 이용하여 형성될 수 있다.
제1 상부 전극막(TEL1)은 캐핑막(CAL) 상에 직접 형성될 수 있다. 제1 상부 전극막(TEL1)은 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물로 형성될 수 있다.
제1 상부 전극막(TEL1)은 물리적 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 이용하여 형성될 수 있다. 일 예로, 제1 상부 전극막(TEL1)은 물리적 기상 증착을 이용하여 형성될 수 있다.
제1 상부 전극막(TEL1)은 상대적으로 낮은 파워를 이용한 물리적 기상 증착 공정으로 형성될 수 있다. 제1 상부 전극막(TEL1)의 형성 시 낮은 파워를 사용하기 때문에, 제1 상부 전극막(TEL1)은 밀도가 크고 치밀할 수 있다. 제1 상부 전극막(TEL1)은 50Å 내지 100Å의 두께(T1)를 갖도록 형성될 수 있다.
제1 상부 전극막(TEL1)을 증착한 후, 어닐 공정(AN)이 수행될 수 있다. 어닐 공정(AN)이 수행되는 동안, 제1 상부 전극막(TEL1)의 상부가 산화되어 앞서 도 3을 참조하여 설명한 계면막(IL)이 제1 상부 전극막(TEL1) 상에 형성될 수 있다.
도 1 및 도 7을 참조하면, 자기터널접합 막(MTJL)의 특성을 검사할 수 있다. 예를 들어, 제1 상부 전극막(TEL1) 상에 탐침(probe)의 팁들(TIP)이 제공되어, CIPT(Current In-Plane Tunneling) 검사를 수행할 수 있다. CIPT 검사를 통해 자기터널접합 막(MTJL)의 저항을 측정할 수 있다. 제1 상부 전극막(TEL1) 상에 MOKE(Magneto Optical Kerr Effect) 검사를 수행하여 자기터널접합 막(MTJL)의 보자력을 측정할 수 있다. 이와 같이 CIPT 및 MOKE를 통해 자기터널접합 막(MTJL)의 특성을 확인하고 이에 대한 피드백을 수행할 수 있다.
자기터널접합 막(MTJL) 상의 상부 전극의 두께가 두꺼울 경우, MOKE 검사를 수행하기 어렵다. 자기터널접합 막(MTJL) 상의 상부 전극의 표면 거칠기가 나쁠 경우, CIPT 검사를 수행하기 어렵다. 본 발명의 실시예들에 따르면, 제1 상부 전극막(TEL1)의 두께(T1)를 상대적으로 얇게 형성한 뒤 MOKE 검사를 수행하므로, MOKE 검사가 정확하고 원활하게 수행될 수 있다. 제1 상부 전극막(TEL1)의 증착 공정을 제어하여 제1 상부 전극막(TEL1)이 치밀하게 형성되므로, CIPT 검사가 정확하고 원활하게 수행될 수 있다.
도 1 및 도 8을 참조하면, 제1 상부 전극막(TEL1) 상에 제2 상부 전극막(TEL2)이 형성될 수 있다. 제2 상부 전극막(TEL2)은 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물로 형성될 수 있다.
일 실시예로, 제2 상부 전극막(TEL2)은 제1 상부 전극막(TEL1)과 동일한 금속 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 상부 전극막들(TEL1, TEL2)은 모두 티타늄 질화물을 포함할 수 있다. 다른 실시예로, 제2 상부 전극막(TEL2)은 제1 상부 전극막(TEL1)과 다른 금속 질화물을 포함할 수 있다. 예를 들어, 제1 상부 전극막(TEL1)은 티타늄 질화물을 포함할 수 있고, 제2 상부 전극막(TEL2)은 탄탈륨 질화물을 포함할 수 있다.
제2 상부 전극막(TEL2)은 물리적 기상 증착(PVD), 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 이용하여 형성될 수 있다. 일 예로, 제2 상부 전극막(TEL2)은 물리적 기상 증착을 이용하여 형성될 수 있다.
제2 상부 전극막(TEL2)은, 제1 상부 전극막(TEL1)의 증착 공정보다 높은 파워를 이용한 물리적 기상 증착 공정으로 형성될 수 있다. 제2 상부 전극막(TEL2)의 형성 시 높은 파워를 사용하기 때문에, 제2 상부 전극막(TEL2)은 밀도가 낮고 덜 치밀할 수 있다. 제2 상부 전극막(TEL2)은 200Å 내지 800Å의 두께(T4)를 갖도록 형성될 수 있다.
도 1 및 도 9를 참조하면, 마스크 패턴들(MA)이 제2 상부 전극막(TEL2) 상에 형성될 수 있다. 마스크 패턴들(MA)은, 도 1에 나타난 정보 저장 구조체들(DSS)이 형성될 영역들을 정의할 수 있다. 마스크 패턴들(MA)은 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물)을 포함할 수 있다.
마스크 패턴들(MA)을 식각 마스크로 제1 상부 전극막(TEL1) 및 제2 상부 전극막(TEL2)을 패터닝하여, 제1 상부 전극(TE1) 및 제2 상부 전극(TE2)이 각각 형성될 수 있다.
도 1 및 도 10을 참조하면, 마스크 패턴들(MA) 및 제1 및 제2 상부 전극들(TE1, TE2)을 마스크로 이용하는 식각 공정이 수행될 수 있다.
상기 식각 공정은 이온 빔(IB)을 이용한 이온 빔 식각 공정일 수 있다. 이온 빔(IB)은, 예를 들어, 아르곤 양이온(Ar+)을 포함할 수 있다.
캐핑막(CAL), 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 상기 식각 공정에 의해 차례로 식각될 수 있다. 캐핑막(CAL), 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 식각되어, 캐핑 패턴(CAP), 자기터널접합 패턴(MTJ), 및 하부 전극(BE)이 각각 형성될 수 있다.
자기터널접합 패턴(MTJ)은, 하부 전극(BE) 상에 차례로 적층된, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 마스크 패턴들(MA)은 상기 식각 공정 동안 제거될 수 있다. 제2 상부 전극(TE2)의 상부는 상기 식각 공정 동안 제거될 수 있다. 이로써, 상부 전극(TE)의 총 두께(T3)는 250Å 내지 800Å일 수 있다.
앞서 도 8을 참조하여 설명한 것과 달리 만약 제1 상부 전극막(TEL1) 상에 추가적으로 제2 상부 전극막(TEL2)을 형성하지 않을 경우, 최종적인 상부 전극(TE)의 두께는 매우 얇을 수 있다. 이 경우, 후술할 도전 라인(MI)의 형성 시 금속 원소(일 예로, Cu)가 자기터널접합 패턴(MTJ) 내 터널 배리어 패턴(TBP)으로 용이하게 확산될 수 있다. 그러나 본 발명의 실시예들에 따르면, 제1 상부 전극막(TEL1) 상에 제2 상부 전극막(TEL2)을 추가로 두껍게 형성함으로써, 상부 전극(TE)의 총 두께(T3)가 자기터널접합 패턴(MTJ)의 두께의 1.2배 내지 1.9배가 되도록 할 수 있다.
상기 식각 공정 동안, 정보 저장 구조체들(DSS) 사이로 노출된 제2 층간 절연막(114)의 상부가 과식각될 수 있다. 이로써, 정보 저장 구조체들(DSS) 사이에 리세스 영역들(RS)이 형성될 수 있다.
도 1 및 도 2를 다시 참조하면, 정보 저장 구조체들(DSS) 및 제2 층간 절연막(114) 상에 보호 절연막(150)이 콘포멀하게 형성될 수 있다. 일 예로, 보호 절연막(150)은 실리콘 질화물을 이용하여 형성될 수 있다. 보호 절연막(150) 상에 제3 층간 절연막(118)이 형성될 수 있다. 일 예로, 제3 층간 절연막(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 이용하여 형성될 수 있다.
제3 층간 절연막(118)의 상부에 도전 라인들(MI)이 형성될 수 있다. 도전 라인들(MI)을 형성하는 것은, 제3 층간 절연막(118) 및 보호 절연막(150)을 식각하여 정보 저장 구조체들(DSS)의 상부 전극들(TE)을 노출하는 배선 홀들을 형성하는 것, 및 배선 홀들 내에 배리어막 및 도전막을 순차적으로 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (20)
- 기판 상의 메모리 트랜지스터; 및
상기 메모리 트랜지스터와 전기적으로 연결 되는 정보 저장 구조체를 포함하되,
상기 정보 저장 구조체는, 자기터널접합 패턴 및 상기 자기터널접합 패턴 상의 상부 전극을 포함하고,
상기 상부 전극은, 제1 상부 전극 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며,
상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고,
상기 제1 상부 전극은, 상기 금속 질화물의 제1 결정립들을 포함하고,
상기 제2 상부 전극은, 상기 금속 질화물의 제2 결정립들을 포함하며,
상기 상부 전극의 단면에서, 단위 길이(/㎛) 내에 분포하는 상기 제1 결정립들의 개수는, 상기 단위 길이(/㎛) 내에 분포하는 상기 제2 결정립들의 개수보다 많고,
상기 제1 상부 전극의 밀도는 상기 제2 상부 전극의 밀도보다 큰 정보 저장 소자.
- 제1항에 있어서,
상기 상부 전극의 총 두께에 대한 상기 제1 상부 전극의 두께의 비는 0.05 내지 0.2인 정보 저장 소자.
- 제2항에 있어서,
상기 제1 상부 전극의 상기 두께는 50Å 내지 100Å인 정보 저장 소자.
- 제1항에 있어서,
상기 정보 저장 구조체는, 상기 자기터널접합 패턴과 상기 제1 상부 전극 사이에 개재된 캐핑 패턴을 더 포함하되,
상기 캐핑 패턴은 루테늄을 포함하는 정보 저장 소자.
- 삭제
- 제1항에 있어서,
상기 제1 결정립들 사이에 제1 보이드가 정의되고,
상기 제2 결정립들 사이에 제2 보이드가 정의되며,
상기 제1 보이드의 크기는, 상기 제2 보이드의 크기보다 작은 정보 저장 소자.
- 제6항에 있어서,
상기 제1 상부 전극 내의 상기 제1 보이드의 총 부피는, 상기 제2 상부 전극 내의 상기 제2 보이드의 총 부피보다 작은 정보 저장 소자.
- 제1항에 있어서,
상기 상부 전극은, 상기 제1 상부 전극과 상기 제2 상부 전극 사이의 계면막을 더 포함하고,
상기 계면막은 금속 산화막을 포함하는 정보 저장 소자.
- 제1항에 있어서,
상기 금속 질화물은, 티타늄 질화물, 탄탈륨 질화물 및 텅스텐 질화물로 이루어진 군에서 선택된 정보 저장 소자.
- 제1항에 있어서,
상기 자기터널접합 패턴은, 제1 자성 패턴, 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하고,
상기 제1 및 제2 자성 패턴들 중 하나는 기준층이고,
상기 제1 및 제2 자성 패턴들 중 다른 하나는 자유층인 정보 저장 소자.
- 기판 상의 메모리 트랜지스터; 및
상기 메모리 트랜지스터와 전기적으로 연결 되는 정보 저장 구조체를 포함하되,
상기 정보 저장 구조체는:
상기 메모리 트랜지스터와 전기적으로 연결되는 하부 전극;
상기 하부 전극 상의 자기터널접합 패턴; 및
상기 자기터널접합 패턴 상의 상부 전극을 포함하고,
상기 상부 전극은, 제1 상부 전극 및 상기 제1 상부 전극 상의 제2 상부 전극을 포함하며,
상기 제1 및 제2 상부 전극들은 서로 동일한 금속 질화물을 함유하고,
상기 제1 상부 전극의 두께는 상기 제2 상부 전극의 두께보다 작으며,
상기 제1 상부 전극의 밀도는 상기 제2 상부 전극의 밀도보다 크고,
상기 제1 상부 전극의 밀도는 50 g/cm3 내지 70 g/cm3이며,
상기 제2 상부 전극의 밀도는 30 g/cm3 내지 50 g/cm3인 정보 저장 소자.
- 제11항에 있어서,
상기 상부 전극의 총 두께에 대한 상기 제1 상부 전극의 두께의 비는 0.05 내지 0.2인 정보 저장 소자.
- 제11항에 있어서,
상기 정보 저장 구조체는, 상기 자기터널접합 패턴과 상기 제1 상부 전극 사이에 개재된 캐핑 패턴을 더 포함하되,
상기 캐핑 패턴은 루테늄을 포함하는 정보 저장 소자.
- 제11항에 있어서,
상기 상부 전극은, 상기 제1 상부 전극과 상기 제2 상부 전극 사이의 계면막을 더 포함하고,
상기 계면막은 금속 산화막을 포함하는 정보 저장 소자.
- 제11항에 있어서,
상기 제1 상부 전극은, 상기 금속 질화물의 제1 결정립들을 포함하고,
상기 제2 상부 전극은, 상기 금속 질화물의 제2 결정립들을 포함하며,
상기 상부 전극의 단면에서, 단위 길이(/㎛) 내에 분포하는 상기 제1 결정립들의 개수는, 상기 단위 길이(/㎛) 내에 분포하는 상기 제2 결정립들의 개수보다 많은 정보 저장 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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