KR102266035B1 - 자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법 - Google Patents

자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법 Download PDF

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Abstract

자기 저항 메모리 장치 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 제1 및 제2 하부 전극들을 각각 형성할 수 있다. 상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성할 수 있다. 상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성할 수 있다.

Description

자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법{METHOD OF MANUFACTURING A MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING A SEMICONDUCTOR CHIP INCLUDING THE SAME}
본 발명은 반도체 장치 제조 방법 및 이를 포함하는 반도체 칩 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법에 관한 것이다.
MRAM 장치가 저전력 및 빠른 동작 속도 특성을 갖기 위해서는 MTJ의 자유막의 자화 방향을 변경시킬 수 있는 스위칭 전류가 낮아야 한다. 한편, MRAM 장치가 높은 데이터 리텐션 특성을 갖기 위해서는 이와는 반대로 상기 스위칭 전류가 높아야 한다. 이에 따라, 저전력 및 빠른 동작 속도 특성과 함께 비휘발성 특성을 동시에 갖는 MRAM 장치를 개발하는 것은 매우 어렵다.
본 발명의 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 용이하게 제조하는 방법을 제공하는 것이다.
본 발명의 과제는 상기 우수한 특성을 갖는 자기 저항 메모리 장치를 포함하는 반도체 칩을 용이하게 제조하는 방법을 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 제1 및 제2 하부 전극들을 각각 형성할 수 있다. 상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성할 수 있다. 상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성할 수 있다.
상기한 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 제1 및 제2 메모리 셀 영역들을 포함하는 기판의 상기 제1 및 제2 메모리 셀 영역들 상에 제1 및 제2 하부 전극막들을 각각 형성할 수 있다. 상기 제1 및 제2 하부 전극막들 상에 제1 및 제2 자기터널접합(MTJ) 구조물 막들을 각각 형성할 수 있다. 상기 제1 및 제2 MTJ 구조물 막들 상에 제1 및 제2 상부 전극들을 각각 형성할 수 있다. 상기 제1 및 제2 상부 전극들을 식각 마스크로 사용하여 상기 제1 및 제2 MTJ 구조물 막들, 및 상기 제1 및 제2 하부 전극막들을 패터닝함으로써, 상기 기판의 제1 메모리 셀 영역 상에 순차적으로 적층된 제1 하부 전극, 제1 MTJ 구조물, 및 상기 제1 상부 전극을 형성하고, 상기 기판의 제2 메모리 셀 영역 상에 순차적으로 적층된 제2 하부 전극, 제2 MTJ 구조물, 및 상기 제2 상부 전극을 형성할 수 있다. 상기 제1 및 제2 MTJ 구조물들은 서로 다른 데이터 리텐션(data retention)을 가질 수 있다.
상기한 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 제1 메모리 셀 영역 및 제1 주변 회로 영역을 포함하는 제1 메모리 블록 영역, 제2 메모리 셀 영역 및 제2 주변 회로 영역을 포함하는 제2 메모리 블록 영역, 로직 영역, 및 입출력 영역을 포함하는 기판의 상기 제1 및 제2 메모리 셀 영역들 상에 제1 및 제2 하부 전극들을 각각 형성할 수 있다. 상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성할 수 있다. 상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성할 수 있다.
예시적인 실시예들에 따른 MRAM 장치는 서로 다른 영역에서 서로 다른 특성을 갖도록, 예를 들어, 일 영역에서는 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 용이하게 제조될 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8 및 도 9는 각각 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 10 내지 도 11은 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15 내지 도 35는 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 15는 평면도이고, 도 16 내지 도 35는 단면도들이다.
도 36은 예시적인 실시예들에 따른 반도체 칩 제조 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
[실시예]
도 1 내지 도 4는 예시적인 실시예들에 따른 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(110)을 형성하고, 층간 절연막(110)을 관통하는 제1 및 제2 콘택 플러그들(122, 124)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제2 영역들(I, II)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제1 및 제2 영역들(I, II)은 서로 구분될 수 있다. 예를 들어, 제1 및 제2 영역들(I, II)은 서로 이격되도록 배치될 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 콘택 플러그, 비아(via), 배선 등과, 이를 커버하는 층간 절연막이 더 형성될 수 있다. 예를 들어, 상기 각 제1 및 제2 콘택 플러그들(122, 124)은 이들 상부 혹은 하부에 형성된 배선 혹은 소스/드레인 층에 접촉하도록 형성될 수 있다.
층간 절연막(110)은 예를 들어, 실리콘 산화물(SiO2), 혹은 실리콘 산화물(SiO2)의 유전 상수보다 낮은 유전 상수 즉, 대략 3.9 이하의 유전 상수를 갖는 저유전 물질을 포함하도록 형성될 수 있다. 이에 따라, 층간 절연막(110)은, 예를 들어 실리콘 산화물, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그들(122, 124)은 다마신(damascene) 공정을 통해 형성될 수 있다.
구체적으로, 제1 및 제2 영역들(I, II) 상의 층간 절연막(110) 부분들을 식각함으로써 기판(100) 상면을 노출시키는 제1 및 제2 콘택 홀들(도시되지 않음)을 각각 형성할 수 있다. 이후, 상기 노출된 기판(100) 상면, 상기 제1 및 제2 콘택 홀들의 측벽, 및 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들을 채우는 콘택 플러그 막을 형성하고, 층간 절연막(110) 상면이 노출될 때까지 상기 콘택 플러그 막 상부를 평탄화함으로써, 제1 및 제2 콘택 플러그들(122, 124)을 형성할 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제2 콘택 플러그들(122, 124)은 제1 도전 패턴(도시되지 않음), 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있으며, 상기 제1 도전 패턴은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있고, 상기 제1 배리어 패턴은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
이후, 기판(100)의 제1 영역(I) 상의 층간 절연막(110) 상면 및 제1 콘택 플러그(122) 상면에 접촉하는 제1 하부 전극막(132)을 형성할 수 있다.
일 실시예에 있어서, 제1 하부 전극막(132)은 기판(100)의 제1 및 제2 영역들(I, II) 상의 층간 절연막(110) 상면, 및 제1 및 제2 콘택 플러그들(122, 124) 상면에 접촉하는 제1 예비 하부 전극막을 형성한 후, 기판(100)의 제1 영역(I)을 커버하는 제1 식각 마스크(도시되지 않음)를 사용하여 식각 공정을 수행함으로써, 기판(100)의 제2 영역(II) 상에 형성된 상기 제1 예비 하부 전극막 부분을 제거하여 형성될 수 있다.
예를 들어, 상기 제1 예비 하부 전극막은 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
도 2를 참조하면, 기판(100)의 제2 영역(II) 상의 층간 절연막(110) 상면 및 제2 콘택 플러그(124) 상면에 접촉하는 제2 하부 전극막(134)을 형성할 수 있다.
일 실시예에 있어서, 제2 하부 전극막(134)은 기판(100)의 제1 및 제2 영역들(I, II) 상의 층간 절연막(110) 상면, 제2 콘택 플러그(124) 상면, 및 제1 하부 전극막(132)의 상면 및 측벽에 접촉하는 제2 예비 하부 전극막을 형성한 후, 제1 하부 전극막(132)의 상면이 노출될 때까지 상기 제2 예비 하부 전극막 상부를 평탄화함으로써 형성할 수 있다.
이와는 달리, 제2 하부 전극막(134)은 기판(100)의 제1 및 제2 영역들(I, II) 상의 층간 절연막(110) 상면, 제2 콘택 플러그(124) 상면, 및 제1 하부 전극막(132)의 상면 및 측벽에 접촉하는 제2 예비 하부 전극막을 형성한 후, 기판(100)의 제2 영역(II)을 커버하는 제2 식각 마스크(도시되지 않음)를 사용하여 식각 공정을 수행함으로써, 기판(100)의 제1 영역(I) 상에 형성된 상기 제2 예비 하부 전극막 부분을 제거하여 형성될 수도 있다.
예를 들어, 제2 하부 전극막(134)은 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 하부 전극막(134)은 제1 하부 전극막(132)과는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 하부 전극막(132)은 티타늄 질화물을 포함할 수 있고, 제2 하부 전극막(134)은 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
도 3을 참조하면, 제1 및 제2 하부 전극막들(132, 134) 상에 제1 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 구조물 막(170)을 형성한 후, 제1 MTJ 구조물 막(170) 상에 제1 및 제2 상부 전극들(182, 184)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 MTJ 구조물 막(170)은 순차적으로 적층된 제1 고정막 구조물(140), 제1 터널 배리어막(150), 및 제1 자유막(160)을 포함할 수 있다.
일 실시예에 있어서, 제1 고정막 구조물(140)은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서 막, 및 상부 강자성막을 포함할 수 있다.
이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 각각 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 막은 귀금속(noble metal), 예를 들어, 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 오스뮴(Os) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
또한, 제1 터널 배리어막(150)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함하도록 형성할 수 있으며, 제1 자유막(160)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다.
다른 실시예들에 있어서, 제1 MTJ 구조물 막(170) 내에서 제1 고정막 구조물(140)과 제1 자유막(160)의 위치가 서로 바뀔 수도 있으며, 혹은 제1 고정막 구조물(140), 제1 터널 배리어막(150), 및 제1 자유막(160) 중 적어도 하나가 복수 개로 형성될 수도 있다.
제1 MTJ 구조물 막(170) 내의 각 제1 고정막 구조물(140) 및 제1 자유막(160)은 수직 혹은 수평 자화 방향을 가질 수 있으며, 제1 고정막 구조물(140)의 자화 방향은 고정될 수 있고, 제1 자유막(160)의 자화 방향은 180도 스위칭 될 수 있다. 이때, 제1 자유막(160)의 자화 방향을 스위칭 하는 데 필요한 전류 밀도를 스위칭 전류 밀도(switching current density)라고 하며, 일반적으로 상기 스위칭 전류 밀도가 클수록 제1 MTJ 구조물 막(170)의 데이터 리텐션(retention)이 증가할 수 있고, 반대로 상기 스위칭 전류가 작을수록 제1 MTJ 구조물 막(170)의 소모 전력이 감소하고 동작 속도가 증가할 수 있다.
예시적인 실시예들에 있어서, 제1 MTJ 구조물 막(170)이 제1 및 제2 하부 전극막들(132, 134) 상에 증착될 때, 그 하부에 이미 형성된 제1 및 제2 하부 전극막들(132, 134)의 재질, 결정성, 표면 거칠기, 스트레스 등에 의해 제1 MTJ 구조물 막(170)의 스위칭 전류 밀도 혹은 데이터 리텐션이 영향을 받을 수 있다. 이에 따라, 서로 다른 물질을 포함하는 제1 및 제2 하부 전극막들(132, 134)이 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성됨에 따라서, 이들 영역들에 각각 형성된 제1 MTJ 구조물 막(170) 부분들은 서로 다른 스위칭 전류 밀도 혹은 서로 다른 데이터 리텐션을 가질 수 있다.
예를 들어, 티타늄 질화물을 포함하는 기판(100)의 제1 영역(I) 상에 형성된 제1 MTJ 구조물 막(170) 부분은 탄탈륨 질화물 혹은 텅스텐 질화물을 포함하는 기판(100)의 제2 영역(II) 상에 형성된 제1 MTJ 구조물 막(170) 부분에 비해 높은 스위칭 전류 밀도 혹은 높은 데이터 리텐션을 가질 수 있으며, 이에 따라 높은 전력 소모 및 낮은 동작 속도를 가질 수 있다.
이와는 달리, 제1 및 제2 하부 전극막들(132, 134)이 서로 동일한 물질을 포함하도록 형성되는 경우라도, 예를 들어 제1 하부 전극막(132)은 비정질 혹은 제1 MTJ 구조물 막(170)의 결정성에 매치되는 결정성을 갖고, 제2 하부 전극막(134)은 제1 MTJ 구조물 막(170)의 결정성과 다른 결정성을 갖는 경우에는, 제1 및 제2 하부 전극막들(132, 134) 상에 각각 형성되는 제1 MTJ 구조물 막(170) 부분들이 서로 다른 특성을 가질 수 있다. 즉, 이들의 스위칭 전류 밀도, 데이터 리텐션, 소모 전력, 및 동작 속도 등은 서로 다를 수 있다.
제1 및 제2 상부 전극들(182, 184)은 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성될 수 있으며, 예를 들어, 티타늄, 탄탈륨, 텅스텐과 같은 금속, 및/또는 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물을 포함하도록 형성할 수 있다.
도 4를 참조하면, 제1 및 제2 상부 전극들(182, 184)을 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 MTJ 구조물 막(170), 및 제1 및 제2 하부 전극막들(132, 134)을 패터닝함으로써, 제1 콘택 플러그(122) 상에 순차적으로 적층된 제1 하부 전극(136), 제1 MTJ 구조물(172), 및 제1 상부 전극(182)을 형성할 수 있고, 제2 콘택 플러그(124) 상에 순차적으로 적층된 제2 하부 전극(138), 제2 MTJ 구조물(174), 및 제2 상부 전극(184)을 형성할 수 있다.
이때, 제1 MTJ 구조물(172)은 순차적으로 적층된 제1 고정 구조물(142), 제1 터널 배리어 패턴(152) 및 제1 자유막 패턴(162)을 포함할 수 있으며, 제2 MTJ 구조물(174)은 순차적으로 적층된 제2 고정 구조물(144), 제2 터널 배리어 패턴(154) 및 제2 자유막 패턴(164)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 아르곤(Ar), 크립톤(Kr) 등의 이온을 사용하는 이온 빔 식각(Ion Beam Etching: IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다.
전술한 바와 같이, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 형성되는 제1 및 제2 MTJ 구조물들(172, 174)은 각 하부에 형성되는 제1 및 제2 하부 전극들(136, 138)의 특성, 예를 들어, 재질, 결정성, 표면 거칠기, 스트레스 등에 의해 영향을 받을 수 있으며, 이들은 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 일 실시예에 있어서, 제1 및 제2 MTJ 구조물들(172, 174)의 스위칭 전류 밀도들은 서로 대략 10% 이상의 차이를 가질 수 있으며, 이들의 데이터 리텐션들은 서로 대략 100년 이상의 차이를 가질 수 있다.
이에 따라, 제1 및 제2 MTJ 구조물들(172, 174)을 포함하는 MRAM 장치는 서로 다른 영역에서 서로 다른 특성을 갖도록, 예를 들어, 일 영역에서는 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 용이하게 제조될 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 제조 방법은 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 5를 참조하면, 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 도 1에서 단일막인 제1 하부 전극막(132)을 형성하는 것과는 달리, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 복수의 막들을 포함하는 제3 하부 전극막(232)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 하부 전극막(232)은 각각이 루테늄, 탄탈륨 등과 같은 금속, 혹은 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하는 복수의 막들을 포함할 수 있다. 일 실시예에 있어서, 제3 하부 전극막(232)은 순차적으로 적층된 제1 내지 제3 막들(202, 212, 222)을 포함할 수 있으며, 이들은 각각 루테늄, 탄탈륨, 루테늄을 포함할 수 있다. 다른 실시예에 있어서, 제1 내지 제3 막들(202, 212, 222)은 각각 티타늄 질화물, 탄탈륨, 티타늄 질화물을 포함할 수 있다. 물론, 제3 하부 전극막(232)은 3개의 막들 이외의 임의의 복수의 막들로 형성될 수도 있다.
도 6을 참조하면, 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 도 2에서 단일막인 제2 하부 전극막(134)을 형성하는 것과는 달리, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 복수의 막들을 포함하는 제4 하부 전극막(234)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 하부 전극막(234)은 각각이 루테늄, 탄탈륨 등과 같은 금속, 혹은 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하는 복수의 막들을 포함할 수 있다. 일 실시예에 있어서, 제3 하부 전극막(232)은 순차적으로 적층된 제4 내지 제6 막들(204, 214, 224)을 포함할 수 있다. 이때, 제4 내지 제6 막들(204, 214, 224)은 각각 대응하는 제1 내지 제3 막들(202, 212, 222)과 실질적으로 동일한 두께를 가질 수 있으나, 이들 중 적어도 하나는 제1 내지 제3 막들(202, 212, 222) 중 대응하는 하나의 막과는 서로 다른 물질을 포함할 수 있다. 제3 하부 전극막(232)이 3개의 막들 이외의 임의의 복수의 막들로 형성될 수 있는 것에 대응하여, 제4 하부 전극막(234) 역시 3개의 막들 이외의 임의의 복수의 막들로 형성될 수도 있다.
도 7을 참조하면, 도 3 및 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 MRAM 장치를 완성할 수 있다.
이에 따라, 제1 콘택 플러그(122) 상에 순차적으로 적층된 제3 하부 전극(236), 제1 MTJ 구조물(172), 및 제1 상부 전극(182)이 형성될 수 있고, 제2 콘택 플러그(124) 상에 순차적으로 적층된 제4 하부 전극(238), 제2 MTJ 구조물(174), 및 제2 상부 전극(184)이 형성될 수 있다.
이때, 제3 하부 전극(236)은 순차적으로 적층된 제1 내지 제3 패턴들(206, 216, 226)을 포함할 수 있으며, 제4 하부 전극(238)은 순차적으로 적층된 제4 내지 제6 패턴들(208, 218, 228)을 포함할 수 있다.
전술한 바와 같이, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 형성되는 제1 및 제2 MTJ 구조물들(172, 174)은 각 하부에 형성되는 제3 및 제4 하부 전극들(236, 238)의 특성, 예를 들어, 재질, 결정성, 표면 거칠기, 스트레스 등에 의해 영향을 받을 수 있으며, 이들은 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 이에 따라, 제1 및 제2 MTJ 구조물들(172, 174)을 포함하는 MRAM 장치는 서로 다른 영역에서 서로 다른 특성을 갖도록, 예를 들어, 일 영역에서는 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 제조될 수 있다.
도 8 및 도 9는 각각 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 제조 방법들은 도 1 내지 도 4를 참조로 설명한 공정들, 혹은 도 5 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 제1 및 제2 콘택 플러그들(122, 124) 상에 각각 제3 및 제4 하부 전극들(236, 238)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 하부 전극(238)에 포함된 제4 내지 제6 패턴들(208, 218, 228)은 제3 하부 전극(236)에 포함된 제1 내지 제3 패턴들(206, 216, 226)과 각각 실질적으로 동일한 물질을 포함할 수 있다. 하지만, 제4 내지 제6 패턴들(208, 218, 228) 중 적어도 하나는 제1 내지 제3 패턴들(206, 216, 226) 중 이에 대응하는 하나와 서로 다른 두께를 가질 수 있다.
이에 따라, 제1 및 제2 MTJ 구조물들(172, 174) 하부에 각각 형성되는 제3 및 제4 하부 전극들(236, 238)이 전체적으로 서로 동일한 물질을 포함하더라도, 이들을 각각 구성하며 서로 대응하는 패턴들 중 적어도 일부가 서로 다른 두께를 가짐으로써, 제1 및 제2 MTJ 구조물들(172, 174)이 서로 다른 특성, 예를 들어, 서로 다른 스위칭 전류 밀도, 데이터 리텐션, 소모 전력, 동작 속도 등을 가질 수 있다.
일 실시예에 있어서, 제3 및 제4 하부 전극들(236, 238)은 전체적으로 서로 동일한 두께를 가질 수 있다.
도 9를 참조하면, 제1 및 제2 콘택 플러그들(122, 124) 상에 각각 제3 및 제2 하부 전극들(236, 138)을 형성할 수 있다.
즉, 제1 콘택 플러그(122) 상에는 제1 내지 제3 패턴들(206, 216, 226)을 포함하는 제3 하부 전극(236)이 형성될 수 있으며, 제2 콘택 플러그(124) 상에는 단일막으로 구성되는 제2 하부 전극(138)이 형성될 수 있다.
이때, 제3 및 제2 하부 전극들(236, 138)이 서로 다른 물질을 포함함으로써, 제1 및 제2 MTJ 구조물들(172, 174)이 서로 다른 특성, 예를 들어, 서로 다른 스위칭 전류 밀도, 데이터 리텐션, 소모 전력, 동작 속도 등을 가질 수 있다.
도 10 내지 도 11은 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 제조 방법은 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 먼저 도 1을 참조로 설명한 공정들과 유사하게, 기판(100) 상에 층간 절연막(110)을 형성하고, 층간 절연막(110)을 관통하는 제1 및 제2 콘택 플러그들(122, 124)을 형성할 수 있다.
다만, 이후 층간 절연막(110), 및 제1 및 제2 콘택 플러그들(122, 124) 상에 제5 하부 전극막(130)을 형성할 수 있다. 즉, 기판(100)의 제1 및 제2 영역들(I, II) 상에 공통적으로 제5 하부 전극막(130)을 형성할 수 있다.
이후, 도 3을 참조로 설명한 공정들과 유사하게, 제5 하부 전극막(130) 상에 제1 MTJ 구조물 막(170)을 형성할 수 있다.
다만, 이후 기판(100)의 제1 영역(I)을 커버하는 제1 마스크(300)를 제1 MTJ 구조물 막(170) 상에 형성하고, 기판(100)의 제2 영역(II) 상에 형성된 제1 MTJ 구조물 막(170) 부분 상에 화학적 혹은 물리적 처리를 수행함으로써, 기판(100)의 제2 영역(II) 상에 제2 MTJ 구조물 막(175)이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에 제1 MTJ 구조물 막(170)이 잔류할 수 있다. 이때, 제2 MTJ 구조물 막(175)은 순차적으로 적층된 제2 고정막 구조물(145), 제2 터널 배리어막(155), 및 제2 자유막(165)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화학적 처리는 수소 분위기 하에서 수행하는 어닐링 공정을 포함할 수 있다. 이에 따라, 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 MTJ 구조물 막(170) 부분들이 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 일 실시예에 있어서, 제1 영역(I) 상에 잔류하는 제1 MTJ 구조물 막(170)은 상대적으로 높은 스위칭 전류 밀도 및 높은 데이터 리텐션 특성을 가질 수 있으며, 상기 화학적 처리된 제2 영역(II) 상의 제2 MTJ 구조물 막(175)은 상대적으로 낮은 소모 전력 및 높은 동작 속도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 물리적 처리는 아르곤 이온, 크립톤 이온 등을 사용하는 충격(bombardment) 공정을 포함할 수 있다. 이에 따라, 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 MTJ 구조물 막(170) 부분들이 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 일 실시예에 있어서, 제1 영역(I) 상에 잔류하는 제1 MTJ 구조물 막(170)은 상대적으로 높은 스위칭 전류 밀도 및 높은 데이터 리텐션 특성을 가질 수 있으며, 상기 물리적 처리된 제2 영역(II) 상의 제2 MTJ 구조물 막(175)은 상대적으로 낮은 소모 전력 및 높은 동작 속도를 가질 수 있다. 이때, 상기 이온 충격 공정에 사용되는 에너지, 도즈량 등을 조절함으로써, 제2 MTJ 구조물 막(175)이 갖는 특성을 조절할 수 있다.
도 11을 참조하면, 제1 마스크(300)를 제거한 후, 제1 및 제2 MTJ 구조물 막들(170, 175) 상에 각각 제1 및 제2 상부 전극들(182, 184)을 형성할 수 있다.
이후 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 MRAM 장치를 완성할 수 있다.
이에 따라, 제1 콘택 플러그(122) 상에는 순차적으로 적층된 제5 하부 전극(139), 제1 MTJ 구조물(172), 및 제1 상부 전극(182)이 형성될 수 있으며, 제2 콘택 플러그(124) 상에는 순차적으로 적층된 제5 하부 전극(139), 제3 MTJ 구조물(176), 및 제2 상부 전극(184)이 형성될 수 있다. 이때, 제3 MTJ 구조물(176)은 순차적으로 적층된 제3 고정 구조물(146), 제3 터널 배리어 패턴(156), 및 제3 자유막 패턴(166)을 포함할 수 있다.
전술한 바와 같이, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 형성되는 제1 및 제3 MTJ 구조물들(172, 176)은 화학적 혹은 물리적 처리에 의해 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 이에 따라, 제1 및 제3 MTJ 구조물들(172, 176)을 포함하는 MRAM 장치는 서로 다른 영역에서 서로 다른 특성을 갖도록, 예를 들어, 일 영역에서는 상대적으로 높은 스위칭 전류 밀도 및 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 상대적으로 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 제조될 수 있다.
도 12 내지 도 14는 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 제조 방법은 도 1 내지 도 4, 혹은 도 10 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 도 10 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 도 10을 참조로 설명한 공정들과는 달리, 기판(100)의 제2 영역(II) 상에 형성된 제1 MTJ 구조물 막(170) 부분에 대한 화학적 혹은 물리적 처리를 수행하지 않을 수 있다.
이에 따라, 제1 콘택 플러그(122) 상에는 순차적으로 적층된 제5 하부 전극(139), 제1 MTJ 구조물(172), 및 제1 상부 전극(182)이 형성될 수 있으며, 제2 콘택 플러그(124) 상에는 순차적으로 적층된 제5 하부 전극(139), 제2 MTJ 구조물(174), 및 제2 상부 전극(184)이 형성될 수 있다.
도 13을 참조하면, 도 10을 참조로 설명한 공정들과 유사한 화학적 혹은 물리적 처리를 수행할 수 있다.
다만, 이미 패터닝되어 형성된 제1 MTJ 구조물(172) 상에 상기 화학적 혹은 물리적 처리를 수행할 수 있다. 구체적으로, 기판(100)의 제2 영역(II) 상에 형성된 제2 MTJ 구조물(174)을 커버하는 제2 마스크(310)를 층간 절연막(110) 상에 형성한 후, 기판(100)의 제1 영역(I) 상에 형성된 제1 MTJ 구조물(172)에 화학적 혹은 물리적 처리를 수행함으로써 제4 MTJ 구조물(178)을 형성할 수 있다. 이때, 제4 MTJ 구조물(178)은 순차적으로 적층된 제4 고정 구조물(148), 제4 터널 배리어 패턴(158), 및 제4 자유막 패턴(168)을 포함할 수 있다.
도 14를 참조하면, 제2 마스크(310)를 제거함으로써 상기 MRAM 장치를 완성할 수 있다.
전술한 바와 같이, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 형성되는 제4 및 제2 MTJ 구조물들(178, 174)은 화학적 혹은 물리적 처리에 의해 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 이에 따라, 제4 및 제2 MTJ 구조물들(178, 174)을 포함하는 MRAM 장치는 서로 다른 영역에서 서로 다른 특성을 갖도록, 예를 들어, 일 영역에서는 상대적으로 높은 스위칭 전류 밀도 및 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 상대적으로 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 제조될 수 있다.
도 15 내지 도 35는 예시적인 실시예들에 따른 MRAM 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 15는 평면도이고, 도 16 내지 도 35는 단면도들이다.
이때, 도 16, 17,18, 19 및 25는 도 15의 A-A'선을 절단한 단면도들이고, 도 21, 23, 26, 28, 30, 32 및 34는 도 15의 B-B'선을 절단한 단면도들이며, 도 20, 22, 24, 27, 29, 31, 33 및 35는 도 15의 C-C'선을 절단한 단면도들이다.
상기 MRAM 장치의 제조 방법은 도 1 내지 도 4 등을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 15 및 도 16을 참조하면, 기판(400) 상부를 부분적으로 식각하여 제1 리세스(407)를 형성할 수 있다.
기판(400)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 및 제2 영역들(I, II)은 각각 메모리 셀들이 형성되는 메모리 셀 영역들일 수 있고, 제3 영역(III)은 주변 회로들이 형성되는 주변 회로 영역일 수 있다.
예시적인 실시예들에 있어서, 제3 영역(III)은 제4 내지 제6 영역들(IV, V, VI)을 포함할 수 있다. 일 실시예에 있어서, 제4 영역(IV)은 로우 디코더(row decoder) 영역일 수 있고, 제5 영역(V)은 칼럼 디코더(column decoder) 영역일 수 있으며, 제6 영역(VI)은 센스 앰프(sense amplifier) 영역일 수 있다.
일 실시예에 있어서, 제1 영역(I)은 기판(400) 상면에 평행한 제1 방향을 따라 복수 개로 형성될 수 있으며, 이들은 제4 영역(IV)에 의해 서로 이격될 수 있다. 또한, 제2 영역(II) 역시 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 이들은 제4 영역(IV)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II)은 제5 및 제6 영역들(V, VI)에 의해 기판(400) 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격될 수 있다.
한편, 기판(400) 상에 제1 리세스(407)가 형성됨에 따라 액티브 영역(405) 및 필드 영역이 정의될 수 있다. 이때, 액티브 영역(405)은 액티브 핀으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 액티브 핀(405)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 17을 참조하면, 기판(400) 상에 제3 식각 마스크(410)를 형성하고, 이를 사용하여 기판(400) 일부를 제거할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(405)의 일부 및 그 하부의 기판(400) 부분이 제거될 수 있으며, 이에 따라 기판(400) 상에는 제2 리세스(415)가 형성될 수 있다.
도 18을 참조하면, 제3 식각 마스크(410)를 제거한 후, 제1 리세스(407)의 일부 및 제2 리세스(415)를 채우는 소자 분리 패턴(420)을 형성할 수 있다.
소자 분리 패턴(420)은 제1 및 제2 리세스들(407, 415)를 충분히 채우는 소자 분리막을 기판(400) 상에 형성하고, 액티브 핀(405)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(407) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다.
기판(400) 상에 소자 분리 패턴(420)이 형성됨에 따라서, 액티브 핀(405)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 하부 액티브 패턴(405b), 및 소자 분리 패턴(420) 상면으로 돌출된 상부 액티브 패턴(405a)으로 구분될 수 있다.
도 19 및 도 20을 참조하면, 기판(400) 상에 더미 게이트 구조물(460)을 형성할 수 있다.
구체적으로, 기판(400)의 액티브 핀(405) 및 소자 분리 패턴(420) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(450)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 더미 게이트 구조물(460)을 형성할 수 있다.
이에 따라, 기판(400) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(430), 더미 게이트 전극(440) 및 더미 게이트 마스크(450)를 포함하는 더미 게이트 구조물(460)이 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(460)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 21 및 도 22를 참조하면, 더미 게이트 구조물(460)의 측벽에 게이트 스페이서(470)를 형성할 수 있다.
게이트 스페이서(470)는 액티브 핀(405) 및 소자 분리 패턴(420) 상에 더미 게이트 구조물(460)을 커버하는 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이때, 게이트 스페이서(470)는 더미 게이트 구조물(460)의 측벽 상에 형성될 수 있으며, 상부 액티브 패턴(405a)의 측벽 상에는 핀 스페이서(480)가 형성될 수 있다.
도 23 및 도 24를 참조하면, 게이트 스페이서(470)에 인접한 액티브 핀(405)의 상부를 식각하여 제3 리세스(490)를 형성할 수 있다.
구체적으로, 더미 게이트 구조물(460) 및 이의 측벽에 형성된 게이트 스페이서(470)를 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀(405)의 상부를 제거함으로써 제3 리세스(490)를 형성할 수 있다. 제3 리세스(490)가 형성될 때, 액티브 핀(405)에 인접하여 형성된 핀 스페이서(480)도 대부분 제거될 수 있으나, 그 하부는 부분적으로 잔류할 수도 있다.
이후, 제3 리세스(490)를 채우는 소스/드레인 층(500)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(500)은 제3 리세스(490)에 의해 노출된 액티브 핀(405)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정을 수행함에 따라서, 소스/드레인 층(500)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 SEG 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(500)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(500)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(500)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제3 리세스(490)를 채울 수 있으며, 상부가 게이트 스페이서(470) 측벽에 접촉하도록 성장할 수도 있다.
다만, 예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(405) 사이의 거리가 작은 경우, 각 액티브 핀들(405) 상으로 성장하는 각 소스/드레인 층들(500)이 서로 연결되어 병합될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(500)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(500)을 형성할 수도 있다.
이에 따라, 소스/드레인 층(500)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 25 내지 도 27을 참조하면, 더미 게이트 구조물(460), 게이트 스페이서(470), 소스/드레인 층(500), 및 핀 스페이서(480)를 커버하는 절연막(510)을 기판(400) 상에 충분한 높이로 형성한 후, 더미 게이트 구조물(460)에 포함된 더미 게이트 전극(440)의 상면이 노출될 때까지 절연막(510)을 평탄화할 수 있다.
이때, 더미 게이트 마스크(450)도 함께 제거될 수 있으며, 게이트 스페이서(470)의 상부도 제거될 수 있다. 한편, 서로 병합된 소스/드레인 층들(500)과 소자 분리 패턴(420) 사이에는 절연막(510)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(515)이 형성될 수 있다.
이후, 노출된 더미 게이트 전극(440) 및 그 하부의 더미 게이트 절연 패턴(430)을 제거하여, 게이트 스페이서(470)의 내측벽 및 액티브 핀(405)의 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 게이트 구조물(560)을 형성할 수 있다.
게이트 구조물(560)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 상기 제1 개구에 의해 노출된 액티브 핀(405) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(520)을 형성한 후, 인터페이스 패턴(520), 소자 분리 패턴(420), 게이트 스페이서(470) 및 절연막(510) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
한편, 인터페이스 패턴(520)은 열산화 공정 대신에 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(520)은 액티브 핀(405) 상면뿐만 아니라 소자 분리 패턴(420) 상면, 및 게이트 스페이서(470)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(510)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(520) 상면, 소자 분리 패턴(420) 상면, 및 게이트 스페이서(470)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(530) 및 일함수 조절 패턴(540)을 형성하고, 일함수 조절 패턴(540) 상에 상기 제1 개구의 나머지 부분을 채우는 게이트 전극(550)을 형성할 수 있다. 이에 따라, 게이트 전극(550)의 저면 및 측벽은 일함수 조절 패턴(540)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(520), 게이트 절연 패턴(530), 일함수 조절 패턴(540) 및 게이트 전극(550)은 게이트 구조물(560)을 형성할 수 있으며, 소스/드레인 층(500)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(500)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 28 및 도 29를 참조하면, 절연막(510), 게이트 구조물(560), 및 게이트 스페이서(470) 상에 캐핑막(570) 및 제1 층간 절연막(580)을 순차적으로 형성하고, 절연막(510), 캐핑막(570) 및 제1 층간 절연막(580)을 관통하면서 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성된 소스/드레인 층들(500)의 상면에 접촉하는 소스 라인(600)을 형성할 수 있다.
소스 라인(600)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 절연막(510), 캐핑막(570) 및 제1 층간 절연막(580)을 관통하면서 기판(400)의 각 제1 및 제2 영역들(I, II) 상에 형성된 소스/드레인 층(500)의 상면을 노출시키는 제2 개구(도시되지 않음)를 형성하고, 상기 노출된 소스/드레인 층(500)의 상면, 상기 제2 개구의 측벽, 및 제1 층간 절연막(580) 상면에 제1 금속막을 형성한 후, 열처리 공정을 수행하여 소스/드레인 층(500) 상부에 제1 금속 실리사이드 패턴(590)을 형성할 수 있다.
이후, 제1 금속 실리사이드 패턴(590) 상면, 상기 제2 개구의 측벽, 및 제1 층간 절연막(580) 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 상기 제2 개구를 채우는 제2 도전막을 형성한 후, 제1 층간 절연막(580) 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어 막을 평탄화할 수 있다.
이에 따라, 제1 금속 실리사이드 패턴(590) 상에 상기 제2 개구를 채우며 순차적으로 적층된 제2 배리어 패턴 및 제2 도전 패턴을 포함하는 소스 라인(600)이 형성될 수 있다.
예시적인 실시예들에 있어서, 소스 라인(600)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
이후, 제1 층간 절연막(580) 및 소스 라인(600) 상에 제2 층간 절연막(610)을 형성한 후, 절연막(510), 캐핑막(570), 제1 층간 절연막(580), 및 제2 층간 절연막(610)을 관통하여 기판(400)의 각 제1 내지 제3 영역들(I, II, III) 상에 형성된 소스/드레인 층(500)의 상면을 노출시키는 제3 개구(도시되지 않음)형성하고, 상기 노출된 소스/드레인 층(500)의 상면, 상기 제3 개구의 측벽, 및 제2 층간 절연막(610) 상면에 제2 금속막을 형성한 후, 열처리 공정을 수행하여 소스/드레인 층(500) 상부에 제2 금속 실리사이드 패턴(620)을 형성할 수 있다.
이후, 제2 금속 실리사이드 패턴(620) 상면, 상기 제3 개구의 측벽, 및 제2 층간 절연막(610) 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 상기 제3 개구를 채우는 제3 도전막을 형성한 후, 제2 층간 절연막(610) 상면이 노출될 때까지 상기 제3 도전막 및 상기 제3 배리어 막을 평탄화할 수 있다.
이에 따라, 제2 금속 실리사이드 패턴(620) 상에 상기 제3 개구를 채우며 순차적으로 적층된 제3 배리어 패턴 및 제3 도전 패턴을 포함하는 하부 콘택 플러그(630)가 형성될 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(630)는 기판(400)의 각 제1 내지 제3 영역들(I, II, III) 상에 서로 이격되도록 복수 개로 형성될 수 있다.
도 30 및 도 31을 참조하면, 제2 층간 절연막(610) 및 하부 콘택 플러그(630) 상에 제3 층간 절연막(640)을 형성하고, 제3 층간 절연막(640)의 상부를 관통하는 제1 도전 라인(660)과, 제3 층간 절연막(640)의 하부를 관통하는 제1 비아(650)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(660) 및 제1 비아(650)은 듀얼 다마신(dual damascene) 공정에 의해 동시에 형성될 수 있다. 이에 따라, 제1 도전 라인(660) 및 제1 비아(650)는 각각 예를 들어, 제4 도전 패턴(도시되지 않음), 및 이의 저면 및 측벽을 커버하는 제4 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
이와는 달리, 제1 도전 라인(660) 및 제1 비아(650)는 싱글 다마신(single damascene) 공정에 의해 각각 독립적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(660)은 일 방향으로 연장될 수 있으며, 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 비아(650)는 제1 도전 라인(660) 하부에 형성되어 하부 콘택 플러그(630) 상면에 접촉할 수 있다.
도 32 및 도 33을 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 층간 절연막(640) 및 제1 도전 라인(660) 상에 제4 층간 절연막(710)을 형성하고, 이를 관통하여 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성된 제1 도전 라인들(660)에 각각 접촉하는 제1 및 제2 콘택 플러그들(722, 724)을 형성할 수 있다.
이후, 제1 콘택 플러그(722) 상에 순차적으로 적층된 제1 하부 전극(736), 제1 MTJ 구조물(772), 및 제1 상부 전극(782)을 형성할 수 있고, 제2 콘택 플러그(724) 상에 순차적으로 적층된 제2 하부 전극(738), 제2 MTJ 구조물(774), 및 제2 상부 전극(784)을 형성할 수 있다.
이때, 제1 MTJ 구조물(772)은 순차적으로 적층된 제1 고정 구조물(742), 제1 터널 배리어 패턴(752) 및 제1 자유막 패턴(762)을 포함할 수 있으며, 제2 MTJ 구조물(774)은 순차적으로 적층된 제2 고정 구조물(744), 제2 터널 배리어 패턴(754) 및 제2 자유막 패턴(764)을 포함할 수 있다.
전술한 바와 같이, 기판(400)의 제1 및 제2 영역들(I, II)에 각각 형성되는 제1 및 제2 MTJ 구조물들(772, 774)은 각 하부에 형성되는 제1 및 제2 하부 전극들(736, 738)의 특성에 의해 서로 다른 특성, 예를 들어 서로 다른 스위칭 전류 밀도, 데이터 리텐션 등을 가질 수 있다. 이에 따라, 제1 및 제2 MTJ 구조물들(772, 774)을 포함하는 상기 MRAM 장치는 일 영역에서는 높은 데이터 리텐션 특성을 갖되, 다른 영역에서는 낮은 소모 전력 및 높은 동작 속도 특성을 갖도록 용이하게 제조될 수 있다.
도 34 및 도 35를 참조하면, 제4 층간 절연막(710) 상에 제1 및 제2 하부 전극들(736, 738), 제1 및 제2 MTJ 구조물들(772, 774), 및 제1 및 제2 상부 전극들(782, 784)을 커버하는 보호막(790)을 형성하고, 보호막(790) 상에 제5 층간 절연막(800)을 형성할 수 있다.
이후, 제5 층간 절연막(800) 상부를 관통하면서 제1 상부 전극(782) 상면에 접촉하면서 순차적으로 적층된 제2 비아(812) 및 제2 도전 라인(822)과, 제2 상부 전극(784) 상면에 접촉하면서 순차적으로 적층된 제3 비아(814) 및 제3 도전 라인(824)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 도전 라인들(822, 824)은 상기 제2 방향으로 연장될 수 있으며, 상기 MRAM 장치의 비트 라인 역할을 수행할 수 있다.
비록 도면 상에서는 제1 MTJ 구조물(772)은 제1 도전 라인(660)과 제2 도전 라인(822) 사이에 형성되고, 제2 MTJ 구조물(774)은 제1 도전 라인(660)과 제3 도전 라인(824) 사이에 형성되는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 MRAM 장치는 수직 방향으로 배치된 복수의 도전 라인들을 포함할 수 있으며, 제1 및 제2 MTJ 구조물들(772, 774)은 이들 중 상기 수직 방향으로 인접하는 어느 도전 라인들 사이에도 형성될 수 있다.
도 36은 예시적인 실시예들에 따른 반도체 칩 제조 방법을 설명하기 위한 도면이다.
도 36을 참조하면, 반도체 칩(100)은 제1 및 제2 메모리 블록들(910, 920), 로직 소자(930), 및 입출력 소자(940)를 포함할 수 있다.
각 제1 및 제2 메모리 블록들(910, 920)은 메모리 셀 영역에 형성된 메모리 셀들, 및 주변 회로 영역에 형성된 주변 회로들을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제2 메모리 블록들(910, 920)은 MRAM 장치를 포함할 수 있다. 이때, 제1 및 제2 메모리 블록들(910, 920)은 서로 이격되거나 구분될 수 있으며, 이들은 각각 제1 및 제2 MTJ 구조물들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 MTJ 구조물들은 서로 다른 특성, 예를 들어 스위칭 전류 밀도, 데이터 리텐션, 소모 전력, 및 동작 속도 등을 가질 수 있으며, 이에 따라 이들을 포함하는 상기 MRAM 장치들은 서로 다른 특성을 가질 수 있다. 예를 들어, 제1 메모리 블록(910)에 포함된 MRAM 장치는 높은 스위칭 전류 혹은 높은 데이터 리텐션 특성을 가질 수 있으며, 제2 메모리 블록(920)에 포함된 MRAM 장치는 낮은 소모 전력 혹은 높은 동작 속도 특성을 가질 수 있다.
100, 400: 기판 110: 층간 절연막
122, 722: 제1 콘택 플러그 124, 724: 제2 콘택 플러그
130: 제5 하부 전극막
132, 134, 232, 234: 제1 내지 제4 하부 전극막
136, 736: 제1 하부 전극 138, 738: 제1 하부 전극
139: 제5 하부 전극 236, 238: 제3, 제4 하부 전극
140, 145: 제1, 제2 고정막 구조물
142, 742: 제1 고정 구조물 144, 744; 제2 고정 구조물
146, 148: 제3, 제4 고정 구조물 152, 752: 제1 터널 배리어 패턴
154, 754: 제2 터널 배리어 패턴 150, 155; 제1, 제2 터널 배리어막
156, 158: 제3, 제4 터널 배리어 패턴
160, 165: 제1, 제2 자유막
162, 762: 제1 자유막 패턴 164, 764: 제2 자유막 패턴
166, 168; 제3, 제4 자유막 패턴 170, 175: 제1, 제2 MTJ 구조물 막
172, 772: 제1 MTJ 구조물 174, 774; 제2 MTJ 구조물
176, 178: 제3, 제4 MTJ 구조물 182, 782: 제1 상부 전극
184, 784: 제2 상부 전극 300, 310; 마스크
405: 액티브 핀 407, 415, 490: 제1 내지 제3 리세스
410: 제3 식각 마스크 420: 소자 분리 패턴
430: 더미 게이트 절연막 패턴 440: 더미 게이트 전극
450: 더미 게이트 마스크 460: 더미 게이트 구조물
470: 게이트 스페이서 480: 핀 스페이서
500: 소스/드레인 층 510: 절연막
580, 610, 640, 710, 800: 제1 내지 제5 층간 절연막
590, 620: 제1, 제2 금속 실리사이드 패턴
600: 소스 라인 630: 하부 콘택 플러그
640, 812, 814: 제1 내지 제3 비아 660, 812, 814: 제1 내지 제3 도전 라인
790: 보호막

Claims (10)

  1. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 제1 및 제2 하부 전극들을 각각 형성하고;
    상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성하고; 그리고
    상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성하는 것을 포함하며,
    상기 제1 및 제2 하부 전극들은 서로 다른 물질을 포함하는 자기 저항 메모리 장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 각 제1 및 제2 하부 전극들은 금속 질화물 혹은 금속을 포함하는 자기 저항 메모리 장치 제조 방법.
  4. 제3항에 있어서, 상기 제1 하부 전극은 금속을 포함하고, 상기 제2 하부 전극은 금속 질화물을 포함하는 자기 저항 메모리 장치 제조 방법.
  5. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 제1 및 제2 하부 전극들을 각각 형성하고;
    상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성하고; 그리고
    상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성하는 것을 포함하며,
    상기 제1 및 제2 하부 전극들을 형성하는 것은,
    상기 기판의 제1 영역 상에 제1 하부 전극막을 형성하고;
    상기 기판의 제2 영역 및 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성하고;
    상기 제1 하부 전극막이 노출될 때까지 상기 제2 하부 전극막을 평탄화하고; 그리고
    상기 제1 및 제2 하부 전극막들을 패터닝하여 상기 제1 및 제2 하부 전극들을 각각 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
  6. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 제1 및 제2 하부 전극들을 각각 형성하고;
    상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성하고; 그리고
    상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성하는 것을 포함하며,
    상기 제1 및 제2 하부 전극들을 형성하는 것은,
    상기 기판의 제1 및 제2 영역들 상에 하부 전극막을 형성하고; 그리고
    상기 하부 전극막을 패터닝하는 것을 포함하며,
    상기 제1 및 제2 MTJ 구조물들을 형성하는 것은,
    상기 하부 전극막 상에 MTJ 구조물 막을 형성하고;
    상기 제1 및 제2 영역들 중 어느 하나 상에 형성된 상기 MTJ 구조물 막 부분에 화학적 혹은 물리적 처리를 수행하고; 그리고
    상기 하부 전극막을 패터닝할 때 상기 MTJ 구조물 막을 함께 패터닝하여, 상기 제1 및 제2 하부 전극들 상에 상기 제1 및 제2 MTJ 구조물들을 각각 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
  7. 제6항에 있어서, 상기 화학적 처리는 수소 분위기 하에서 수행되는 어닐링 공정을 포함하는 자기 저항 메모리 장치 제조 방법.
  8. 제6항에 있어서, 상기 물리적 처리는 아르곤 혹은 크립톤을 사용하는 충격(bombardment) 공정을 포함하는 자기 저항 메모리 장치 제조 방법.
  9. 제1 및 제2 메모리 셀 영역들을 포함하는 기판의 상기 제1 및 제2 메모리 셀 영역들 상에 제1 및 제2 하부 전극막들을 각각 형성하고;
    상기 제1 및 제2 하부 전극막들 상에 제1 및 제2 자기터널접합(MTJ) 구조물 막들을 각각 형성하고;
    상기 제1 및 제2 MTJ 구조물 막들 상에 제1 및 제2 상부 전극들을 각각 형성하고; 그리고
    상기 제1 및 제2 상부 전극들을 식각 마스크로 사용하여 상기 제1 및 제2 MTJ 구조물 막들, 및 상기 제1 및 제2 하부 전극막들을 패터닝함으로써, 상기 기판의 제1 메모리 셀 영역 상에 순차적으로 적층된 제1 하부 전극, 제1 MTJ 구조물, 및 상기 제1 상부 전극을 형성하고, 상기 기판의 제2 메모리 셀 영역 상에 순차적으로 적층된 제2 하부 전극, 제2 MTJ 구조물, 및 상기 제2 상부 전극을 형성하는 것을 포함하며,
    상기 제1 및 제2 MTJ 구조물들은 서로 다른 데이터 리텐션(data retention)을 가지고,
    상기 제1 및 제2 하부 전극들은 서로 다른 물질을 포함하는 자기 저항 메모리 장치 제조 방법.
  10. 제1 메모리 셀 영역 및 제1 주변 회로 영역을 포함하는 제1 메모리 블록 영역, 제2 메모리 셀 영역 및 제2 주변 회로 영역을 포함하는 제2 메모리 블록 영역, 로직 영역, 및 입출력 영역을 포함하는 기판의 상기 제1 및 제2 메모리 셀 영역들 상에 제1 및 제2 하부 전극들을 각각 형성하고;
    상기 제1 및 제2 하부 전극들 상에 서로 다른 스위칭 전류 밀도(switching current density)를 갖는 제1 및 제2 자기터널접합(MTJ) 구조물들을 각각 형성하고; 그리고
    상기 제1 및 제2 MTJ 구조물들 상에 제1 및 제2 상부 전극들을 각각 형성하는 것을 포함하며,
    상기 제1 및 제2 하부 전극들은 서로 다른 물질을 포함하는 반도체 칩(chip) 제조 방법.
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