KR20220059598A - 이미지 센서 및 이미지 센싱 장치 - Google Patents

이미지 센서 및 이미지 센싱 장치 Download PDF

Info

Publication number
KR20220059598A
KR20220059598A KR1020200144925A KR20200144925A KR20220059598A KR 20220059598 A KR20220059598 A KR 20220059598A KR 1020200144925 A KR1020200144925 A KR 1020200144925A KR 20200144925 A KR20200144925 A KR 20200144925A KR 20220059598 A KR20220059598 A KR 20220059598A
Authority
KR
South Korea
Prior art keywords
metal layer
disposed
layer
insulating layer
memory device
Prior art date
Application number
KR1020200144925A
Other languages
English (en)
Inventor
김대식
길민선
이상길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200144925A priority Critical patent/KR20220059598A/ko
Priority to US17/368,112 priority patent/US11984467B2/en
Publication of KR20220059598A publication Critical patent/KR20220059598A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H01L27/226—
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

서로 다른 특성을 갖는 MTJ 소자를 포함하는 이미지 센서가 제공된다. 이미지 센서는 픽셀 어레이 및 픽셀 어레이와 연결된 제1 연결 구조체를 포함하는 상부 칩 및 상부 칩의 하부에 배치되고, 제1 연결 구조체와 연결된 제2 연결 구조체, 제1 메모리 장치 및 제2 메모리 장치를 포함하는 하부 칩을 포함하고, 제1 메모리 장치는 제1 MTJ 소자를 포함하고, 제2 메모리 장치는 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하고, 제2 연결 구조체는, 제1 메탈층, 제1 메탈층 상에 배치되고, 제1 메탈층의 두께와 같은 두께를 갖는 제2 메탈층, 제2 메탈층 상에 배치되고, 제2 메탈층의 두께보다 큰 두께를 갖는 제3 메탈층, 제3 메탈층 상에 배치되고, 제3 메탈층의 두께보다 큰 두께를 갖는 제4 메탈층, 제1 메탈층 및 제2 메탈층 사이에 배치되는 제1 절연층, 제2 메탈층 및 제3 메탈층 사이에 배치되는 제2 절연층, 및 제3 메탈층 및 제4 메탈층 사이에 배치되는 제3 절연층을 포함하고, 제1 MTJ 소자는 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고, 제2 MTJ 소자는 제1 내지 제3 절연층 중 적어도 하나 안에 배치된다.

Description

이미지 센서 및 이미지 센싱 장치{IMAGE SENSOR AND IMAGE SENSING DEVICE}
본 발명은 이미지 센서 및 이미지 센싱 장치에 대한 것이다.
이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 전하 결합형(CCD; Charge Coupled Device) 이미지 센싱 장치와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.
CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 예를 들어, 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 서로 다른 특성을 갖는 MTJ 소자를 포함하는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 서로 다른 특성을 갖는 MTJ 소자를 포함하는 이미지 센싱 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 픽셀 어레이 및 픽셀 어레이와 연결된 제1 연결 구조체를 포함하는 상부 칩 및 상부 칩의 하부에 배치되고, 제1 연결 구조체와 연결된 제2 연결 구조체, 제1 메모리 장치 및 제2 메모리 장치를 포함하는 하부 칩을 포함하고, 제1 메모리 장치는 제1 MTJ 소자를 포함하고, 제2 메모리 장치는 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하고, 제2 연결 구조체는, 제1 메탈층, 제1 메탈층 상에 배치되고, 제1 메탈층의 두께와 같은 두께를 갖는 제2 메탈층, 제2 메탈층 상에 배치되고, 제2 메탈층의 두께보다 큰 두께를 갖는 제3 메탈층, 제3 메탈층 상에 배치되고, 제3 메탈층의 두께보다 큰 두께를 갖는 제4 메탈층, 제1 메탈층 및 제2 메탈층 사이에 배치되는 제1 절연층, 제2 메탈층 및 제3 메탈층 사이에 배치되는 제2 절연층, 및 제3 메탈층 및 제4 메탈층 사이에 배치되는 제3 절연층을 포함하고, 제1 MTJ 소자는 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고, 제2 MTJ 소자는 제1 내지 제3 절연층 중 적어도 하나 안에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 픽셀 어레이 및 픽셀 어레이와 연결된 제1 연결 구조체를 포함하는 상부 칩, 상부 칩의 하부에 배치되고, 제1 연결 구조체와 연결된 제2 연결 구조체, 제1 메모리 장치 및 제2 메모리 장치를 포함하는 중간 칩, 및 중간 칩의 하부에 배치되고, 제2 연결 구조체와 연결된 제3 연결 구조체를 포함하는 하부 칩을 포함하고, 제1 메모리 장치는 제1 MTJ 소자를 포함하고, 제2 메모리 장치는 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하고, 제2 연결 구조체는, 제1 메탈층, 제1 메탈층 상에 배치되고, 제1 메탈층의 두께와 같은 두께를 갖는 제2 메탈층, 제2 메탈층 상에 배치되고, 제2 메탈층의 두께보다 큰 두께를 갖는 제3 메탈층, 제1 메탈층 및 제2 메탈층 사이에 배치되는 제1 절연층, 및 제2 메탈층 및 제3 메탈층 사이에 배치되는 제2 절연층을 포함하고, 제1 MTJ 소자는 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고, 제2 MTJ 소자는 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센싱 장치는 이미지 센서, 및 이미지 센서로부터 제공된 이미지 신호를 처리하는 이미지 신호 프로세서를 포함하고, 이미지 센서는, 픽셀 어레이, 픽셀 어레이로부터 생성된 신호를 제공받는 연결 구조체, 제1 MTJ 소자를 포함하는 제1 메모리 장치, 및 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하는 제2 메모리 장치를 포함하고, 연결 구조체는, 제1 메탈층, 제1 메탈층 상에 배치되는 제2 메탈층, 제2 메탈층 상에 배치되는 제3 메탈층, 제3 메탈층 상에 배치되는 제4 메탈층, 제1 메탈층 및 제2 메탈층 사이에 배치되는 제1 절연층, 제2 메탈층 및 제3 메탈층 사이에 배치되는 제2 절연층, 및 제3 메탈층 및 제4 메탈층 사이에 배치되는 제3 절연층을 포함하고, 제1 MTJ 소자는 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고, 제2 MTJ 소자는 제1 내지 제3 절연층 중 적어도 하나 안에 배치되고, 제1 메모리 장치는 픽셀 어레이로부터 생성된 신호를 제1 MTJ 소자에 저장하고, 저장된 신호를 이미지 신호 프로세서에 제공하고, 제2 메모리 장치는 제2 MTJ 소자로부터 독출된 데이터를 이미지 신호 프로세서에 제공할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 2는 도 1의 이미지 센서의 블록도이다.
도 3 및 도 4는 픽셀 어레이의 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 5는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 6은 도 5의 이미지 센서의 상면도이다.
도 7은 도 6의 A-A를 따라 절단한 이미지 센서의 단면도이다.
도 8은 도 7의 R1 영역에 대한 확대도이다.
도 9는 몇몇 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 10 및 도 11은 도 9의 메모리 셀 어레이의 메모리 셀을 도시하는 예시적인 도면이다.
도 12는 몇몇 실시예에 따른 가변 저항 소자를 도시하는 예시적인 도면이다.
도 13은 도 7의 R2 영역에 대한 확대도이다.
도 14는 도 7의 R1 영역에 대한 확대도이다.
도 15는 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 16 내지 도 19는 몇몇 실시예에 따른 가변 저항 소자의 제조방법에 대한 도면이다.
도 20 내지 도 22는 몇몇 실시예에 따른 이미지 센서의 비휘발성 메모리 장치와 버퍼부의 위치를 나타낸 상면도이다.
도 23 및 도 24는 몇몇 실시예에 따른 하부 칩의 단면도이다.
도 25는 몇몇 실시예에 따른 하부 칩의 단면도이다.
도 26은 도 25의 R3 영역 및 R4 영역에 대한 확대도이다.
도 27은 몇몇 실시예에 따른 하부 칩의 단면도이다.
도 28은 몇몇 실시예에 따른 이미지 센서의 비휘발성 메모리 장치와 버퍼부의 위치를 나타낸 상면도이다.
도 29는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 30은 도 29의 이미지 센서의 상면도이다.
도 31 내지 도 33은 도 30의 B-B를 따라 절단한 이미지 센서의 단면도이다.
도 34 및 도 35는 도 33의 R5 영역에 대한 확대도이다.
도 36은 몇몇 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이다.
도 37은 도 36의 카메라 모듈의 상세 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다. 도 2는 도 1의 이미지 센서의 블록도이다.
도 1 및 도 2를 참조하면, 이미지 센싱 장치(1)는 이미지 센서(100)와 어플리케이션 프로세서(10)를 포함할 수 있다. 어플리케이션 프로세서(10)는 이미지 센서(100)를 제어할 수 있고, 이미지 센서(100)로부터 이미지 신호를 제공받을 수 있다.
이미지 센서(100)는 빛을 이용하여 센싱 대상의 이미지를 센싱하여, 이미지 신호를 생성할 수 있다. 몇몇 실시예에서, 생성된 이미지 신호는 예를 들어, 디지털 신호일 수 있으나, 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니다.
이미지 신호는 어플리케이션 프로세서(10)에 제공되어 처리될 수 있다. 어플리케이션 프로세서(10)는 이미지 센서(100)로부터 출력된 이미지 신호를 수신하고 수신된 이미지 신호를 디스플레이에 용이하도록 가공하거나 처리할 수 있다.
몇몇 실시예에서, 어플리케이션 프로세서(10)는 이미지 센서(100)에서 출력된 이미지 신호에 대해 디지털 비닝을 수행할 수 있다. 이 때, 이미지 센서(100)로부터 출력된 이미지 신호는 아날로그 비닝 없이 픽셀 어레이(PA)로부터의 로우(raw) 이미지 신호일 수도 있고, 아날로그 비닝이 이미 수행된 이미지 신호(IMS)일 수도 있다.
몇몇 실시예에서, 이미지 센서(100)와 어플리케이션 프로세서(10)는 도시된 것과 같이 서로 분리되어 배치될 수 있다. 예를 들어, 이미지 센서(100)가 제1 칩에 탑재되고, 어플리케이션 프로세서(10)가 제2 칩에 탑재되어 소정의 인터페이스를 통해 서로 통신할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 이미지 센서(100)와 어플리케이션 프로세서(10)는 하나의 패키지, 예컨대 MCP(multi-chip package)로 구현될 수 있다.
도 2를 참조하면, 이미지 센서(100)는 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 픽셀 어레이(PA), 리드 아웃 회로(1150), 램프신호 생성기(1160), 버퍼부(1170), 이미지 신호 프로세서(900) 및 비휘발성 메모리 장치(800)를 포함할 수 있다.
컨트롤 레지스터 블록(1110)은 이미지 센서(100)의 동작을 전체적으로 제어할 수 있다. 특히, 컨트롤 레지스터 블록(1110)은 타이밍 제네레이터(1120), 램프신호 생성기(1160) 및 버퍼부(1170)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(1120)는 이미지 센서(100)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(1130), 리드 아웃 회로(1150), 램프신호 생성기(1160) 등에 전달될 수 있다.
램프신호 생성기(1160)는 리드 아웃 회로(1150)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 리드 아웃 회로(1150)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프신호 생성기(1160)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(1170)는 예를 들어, 래치부를 포함할 수 있다. 버퍼부(1170)는 외부로 제공할 이미지 신호(IMS)를 임시적으로 저장할 수 있으며, 이미지 신호(IMS)를 외부 메모리 또는 외부 장치로 전송할 수 있다. 버퍼부(1170)는 예를 들어 eMRAM(embedded MRAM) 등을 포함할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 버퍼부(1170)는 DRAM 또는 SRAM과 같은 메모리를 포함할 수도 있다.
픽셀 어레이(PA)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(PA)는 복수의 픽셀(또는 단위 픽셀)을 포함할 수 있다. 로우 드라이버(1130)는 픽셀 어레이(PA)의 로우(row)를 선택적으로 활성화시킬 수 있다.
리드 아웃 회로(1150)는 픽셀 어레이(PA)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 신호(데이터)를 디지털 이미지 신호(데이터)로 변환할 수 있다.
도 3 및 도 4는 픽셀 어레이의 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 3 및 도 4를 참조하면, 본 실시예의 이미지 센서(100)에서, 픽셀 어레이(PA)에 4-공유(4- shared) 픽셀(110)들이 2차원 어레이 구조로 배치될 수 있다. 도 4에서, 제1 방향으로 인접하는 2개의 4-공유 픽셀들(SP1, SP2)만이 도시되지만, 픽셀 어레이(PA)에는 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 다수의 4-공유 픽셀(110)들이 2차원 어레이 구조로 배치될 수 있다.
구체적으로, 본 실시예의 이미지 센서(100)에서, 픽셀 영역(PXA)에 4개의 픽셀들이 배치되고, 트랜지스터 영역(TA)에는 전송 트랜지스터들(112)을 제외한 트랜지스터들(114, 116, 118)이 배치될 수 있다. 4개의 픽셀들이 하나의 4-공유 픽셀을 구성할 수 있다. 예컨대, 제1 4-공유 픽셀(SP1)에서, 4개의 포토다이오드들(PD1 내지 PD4)이 하나의 플로팅 디퓨젼(Floating Diffusion: FD) 영역(115)을 둘러싸면서 공유하는 구조를 가질 수 있다. 또한, 제2 4-공유 픽셀(SP2) 역시 4개의 포토다이오드들(PD1 내지 PD4)이 플로팅 디퓨젼 영역(115)을 공유하는 구조를 가질 수 있다. 본 실시예의 이미지 센서(100)에서, 하나의 포토다이오드가 하나의 픽셀을 구성할 수 있다.
4-공유 픽셀(110)에서, 4개의 포토다이오드들(PD1 ~ PD4)에 의한 하나의 플로팅 디퓨젼 영역(115)의 공유는, 포토다이오드들(PD1 내지 PD4) 각각에 대응하는 전송 트랜지스터들(112)을 통해 구현될 수 있다. 구체적으로, 제1 포토다이오드(PD1)에 대응하는 제1 전송 트랜지스터(112-1), 제2 포토다이오드(PD2)에 대응하는 제2 전송 트랜지스터(112-2), 제3 포토다이오드(PD3)에 대응하는 제3 전송 트랜지스터(112-3), 및 제4 포토다이오드(PD4)에 대응하는 제4 전송 트랜지스터(112-4)는 플로팅 디퓨젼 영역(115)을 공통 드레인 영역으로 공유할 수 있다.
한편, 4-공유 픽셀(110)에서, 4개의 포토다이오드들(PD1 내지 PD4)은 전송 트랜지스터들(112)을 제외한 트랜지스터들(114, 116, 118)을 공유할 수 있다. 4-공유 픽셀(110)을 구성하는 4개의 포토다이오드들(PD1 내지 PD4)은 리셋 트랜지스터(114), 소스 팔로워 트랜지스터(116) 및 선택 트랜지스터(118)를 공유할 수 있다. 리셋 트랜지스터(114), 소스 팔로워 트랜지스터(116) 및 선택 트랜지스터(118)는 트랜지스터 영역(TA)에서 제2 방향을 따라 배치될 수 있다.
도 3을 참조하면, 4개의 포토다이오드들(PD1 내지 PD4)은 각각 대응하는 4개의 전송 트랜지스터들(112)의 소스 영역에 연결될 수 있다. 전송 트랜지스터들(112) 각각의 드레인 영역은 리셋 트랜지스터(114)의 소스 영역에 연결될 수 있다. 전송 트랜지스터들(112)의 공통 드레인 영역이 플로팅 디퓨젼 영역(115)에 해당할 수 있다. 플로팅 디퓨젼 영역(115)은 배선(119)을 통해 소스 팔로워 트랜지스터(116)의 게이트 전극, 즉, 소스 팔로워 게이트 전극(FG)과 리셋 트랜지스터(114)의 소스 영역에 연결될 수 있다. 리셋 트랜지스터(114)의 드레인 영역과 소스 팔로워 트랜지스터(116)의 드레인 영역의 공유점은 전원 전압(VDD)으로 연결될 수 있다. 소스 팔로워 트랜지스터(116)의 소스 영역과 선택 트랜지스터(118)의 드레인 영역이 서로 공유되고, 선택 트랜지스터(118)의 소스 영역에는 컬럼 신호선(120)이 연결될 수 있다. 선택 트랜지스터(118)의 소스 영역의 전압은 출력 신호로서 컬럼 신호선(120)으로 출력될 수 있다.
본 실시예의 이미지 센서(100)에서, 픽셀 어레이(PA)의 픽셀(110)들을 구성하는 단위 픽셀은 공유되는 4개의 픽셀과 그에 대응한 트랜지스터 영역(TA)의 트랜지스터들(114, 116, 118)을 포함할 수 있다. 또한, 단위 픽셀은 공유된 포토다이오드 개수에 대응하는 전송 트랜지스터들(112)을 포함할 수 있다.
하지만 픽셀 어레이(PA)의 단위 픽셀의 구조가 4-공유 픽셀 구조에 한정되는 것은 아니다. 예를 들어, 픽셀 어레이(PA)의 단위 픽셀은 2 개의 픽셀과 그에 대응되는 픽셀 트랜지스터를 포함하는 2-공유 픽셀 구조 또는 8 개의 픽셀과 그에 대응되는 픽셀 트랜지스터를 포함하는 8-공유 픽셀 구조 등일 수도 있다.
도 5는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 5를 참조하면, 본 실시예의 이미지 센서(100a)는 적층된 상부 칩(200)과 하부 칩(300)을 포함할 수 있다. 상부 칩(200)에는 복수의 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 즉 상부 칩(200)은 픽셀 어레이(PA)를 포함할 수 있다. 하부 칩(300)은 로직 영역(LC)과 메모리 영역을 포함할 수 있다. 하부 칩(300)은 상부 칩(200)의 하부에 배치되고, 상부 칩(200)에 전기적으로 연결될 수 있다. 하부 칩(300)은 상부 칩(200)으로부터 전달된 픽셀 신호가 하부 칩(300)의 로직 영역(LC)으로 전달되도록 할 수 있다.
하부 칩(300)의 로직 영역(LC)에는 로직 소자들이 배치될 수 있다. 로직 소자들은 픽셀들로부터의 픽셀 신호를 처리하기 위한 회로들을 포함할 수 있다. 예를 들어 로직 소자들은 도 2의 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 리드 아웃 회로(1150), 램프신호 생성기(1160) 등을 포함할 수 있다.
하부 칩(300)의 메모리 영역에는 MRAM(magnetic random access memory)이 배치될 수 있다. 예를 들어, 메모리 영역에는 다수의 MRAM 셀들이 2차원 어레이 구조로 배치될 수 있다. MRAM 셀의 단위 셀은 셀 트랜지스터와 MTJ(magnetic tunnel junction) 구조를 포함할 수 있다.
하부 칩(300)의 메모리 영역에는 eMRAM이 배치될 수 있다. 예를 들어 버퍼부(1170)는 eMRAM을 포함할 수 있다. 메모리 영역의 MRAM은 임베디드 형태로 형성될 수 있다. 예를 들어, CMOS 공정을 통해 로직 영역의 로직 소자들과 메모리 영역의 MRAM이 함께 형성될 수 있다.
하부 칩(300)의 MRAM은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리(image buffer memory)로 이용될 수 있다. 따라서, 이미지 센서(100a)는 MRAM을 이용하여 프레임 이미지를 임시 저장하고 신호 처리를 수행함으로써, 젤로 효과(zello effect)를 최소화하여 이미지 센서(100)의 동작 특성을 향상시킬 수 있다. 또한 이미지 센서(100)의 MRAM은 임베디드 형태로 로직 소자들과 함께 형성됨으로써, 제조 공정이 단순화되고, 제품의 사이즈가 축소될 수 있다. 즉, 이미지 센서(100)는 eMRAM을 통해 수율이 증가되고 제조 비용이 감소될 수 있다.
도 6은 도 5의 이미지 센서의 상면도이다. 도 7은 도 6의 A-A를 따라 절단한 이미지 센서의 단면도이다.
도 6을 참조하면, 이미지 센서(100a)의 상면에는 픽셀 어레이(PA)가 배치될 수 있다. 상세히, 이미지 센서(100a)의 상부 칩(200)의 상면에 픽셀 어레이(PA)가 배치될 수 있다. 여기서, 상부 칩(200)과 하부 칩(300)을 연결하는 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)는 픽셀 어레이(PA)가 배치되는 영역의 외부 영역에 배치될 수 있다. 마이크로 렌즈(ML)는 픽셀 어레이(PA)가 배치되는 영역에 배치될 수 있다.
도 7을 참조하면, 이미지 센서(100a)는 상부 칩(200) 및 하부 칩(300)을 포함할 수 있다. 상부 칩(200)과 하부 칩(300)은 순차적으로 적층될 수 있다. 예를 들어, 상부 칩(200)은 하부 칩(300) 상에 적층될 수 있다.
상부 칩(200)은 반도체 기판(220), 광전 변환층(221), 제1 트랜지스터(TR1), 픽셀 분리 패턴(225) 등을 포함할 수 있다.
반도체 기판(220)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 반도체 기판(220)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 반도체 기판(220)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 반도체 기판(220)은 서로 반대되는 전면 및 후면을 포함할 수 있다. 몇몇 실시예에서, 반도체 기판(220)의 후면은 광이 입사되는 수광면일 수 있다.
몇몇 실시예에서, 제1 트랜지스터(TR1)는 반도체 기판(220)의 전면에 배치될 수 있다. 제1 트랜지스터(TR1)는 예를 들어, 이미지 센서의 단위 픽셀을 구성하는 다양한 트랜지스터들(예를 들어, 전송 트랜지스터, 리셋 트랜지스터, 소오스 팔로워 트랜지스터 및 선택 트랜지스터 등) 중 적어도 일부를 포함할 수 있다.
제1 트랜지스터(TR1)는 게이트 절연막(222), 게이트 전극(223) 및 불순물 주입 영역(224)을 포함할 수 있다. 게이트 절연막(222)은 반도체 기판(220) 내에 형성된 트렌치를 따라 형성될 수 있다. 게이트 전극(223)은 게이트 절연막(222)에 의해 정의된 영역을 채울 수 있다. 불순물 주입 영역(224)은 반도체 기판(220) 내에 불순물이 도핑됨으로써 형성될 수 있다. 여기서, 게이트 전극(223)은 제1 트랜지스터(TR1)의 게이트 역할을 할 수 있고, 불순물 주입 영역(224)은 제1 트랜지스터(TR1)의 소오스/드레인 역할을 할 수 있다.
픽셀 분리 패턴(225)은 반도체 기판(220) 내에 배치될 수 있다. 픽셀 분리 패턴(225)는 복수의 단위 픽셀들을 정의할 수 있다. 단위 픽셀들은 평면적 관점에서 2차원적으로 배열될 수 있다. 예를 들어 픽셀 분리 패턴(225)은 평면적 관점에서 격자형으로 형성되어 단위 픽셀들을 서로 분리할 수 있다. 픽셀 분리 패턴(225)은 반도체 기판(220)이 패터닝되어 형성된 깊은 트렌치 내에 절연 물질이 매립되어 형성될 수 있다.
몇몇 실시예에서, 픽셀 분리 패턴(225)은 절연 스페이서막(226) 및 도전 필링 패턴(227)을 포함할 수 있다. 절연 스페이서막(226)은 반도체 기판(220) 내의 트렌치의 측면을 따라 컨포멀하게 연장될 수 있다. 도전 필링 패턴(227)은 절연 스페이서막(226) 상에 형성되어 반도체 기판(220) 내의 트렌치의 일부를 채울 수 있다.
단위 픽셀은 광전 변환층(221)을 포함할 수 있다. 광전 변환층(221)은 반도체 기판(220) 내에 형성될 수 있다. 광전 변환층(221)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(221)은 반도체 기판(220) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 반도체 기판(220)이 p형 불순물로 도핑된 경우, 광전 변환층(221)은 n형 불순물로 도핑될 수 있다.
상부 칩(200)은 표면 절연층(210), 패시베이션 층(240), 그리드 패턴(250), 제1 라이너(253), 컬러 필터(CF), 마이크로 렌즈(ML) 및 제2 라이너(254) 등을 포함할 수 있다.
표면 절연층(210)은 반도체 기판(220)의 후면 상에 적층될 수 있다. 패시베이션 층(240)은 표면 절연층(210) 상에 적층될 수 있다. 그리드 패턴(250), 제1 라이너(253), 컬러 필터(CF), 마이크로 렌즈(ML) 및 제2 라이너(254)는 표면 절연층(210)에 의해 정의되는 영역에 배치될 수 있다.
컬러 필터(CF)는 표면 절연층(210) 상에 형성될 수 있다. 컬러 필터(CF)는 각 단위 픽셀에 대응되도록 배열될 수 있다. 각 컬러 필터(CF)는 평면적 관점에서 2차원적으로 배열될 수 있다. 마이크로 렌즈(ML)는 컬러 필터(CF) 상에 형성될 수 있다. 마이크로 렌즈(ML)는 각 단위 픽셀에 대응되도록 배열될 수 있다. 마이크로 렌즈(ML)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(ML)는 광전 변환층(PD)에 입사되는 빛을 집광시킬 수 있다. 마이크로 렌즈(ML)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
그리드 패턴(250)은 컬러 필터(CF)들 사이에 형성될 수 있다. 그리드 패턴(250)은 표면 절연층(210) 상에 형성될 수 있다. 그리드 패턴(250)은 예를 들어, 금속 패턴(251) 및 저굴절률 패턴(252)을 포함할 수 있다. 금속 패턴(251) 및 저굴절률 패턴(252)은 표면 절연층(210) 상에 차례로 적층될 수 있다.
제1 라이너(253)는 표면 절연층(210) 및 그리드 패턴(250) 상에 형성될 수 있다. 제1 라이너(253)는 표면 절연층(210) 및 그리드 패턴(250)의 표면을 따라 연장될 수 있다. 제1 라이너(253)는 예를 들어, 알루미늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 라이너(254)는 마이크로 렌즈(ML)의 표면을 따라 연장될 수 있다. 제2 라이너(254)는 예를 들어, 무기물 산화막(예를 들어, 실리콘 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 및 이들의 조합)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부 칩(200)은 배선간 절연층(230) 및 제1 연결 구조체(CS1)를 포함할 수 있다. 제1 연결 구조체(CS1)는 배선간 절연층(230) 내에 형성될 수 있다. 여기서 연결 구조체는 복수의 메탈층 및 복수의 메탈층을 연결하는 복수의 컨택 등을 포함할 수 있다.
제1 연결 구조체(CS1)는 제1 트랜지스터(TR1)과 연결될 수 있다. 제1 연결 구조체(CS1)는 제1 트랜지스터(TR1)로부터 전달되는 전기 신호를 전달할 수 있다. 제1 연결 구조체(CS1)는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 연결 구조체(CS1)는 구리, 납 등의 금속 물질을 포함할 수 있다.
하부 칩(300)은 상부 칩(200)의 하부에 배치될 수 있다. 즉 하부 칩(300)과 상부 칩(200)은 제1 본딩 면(BS1)에서 접촉할 수 있다. 상부 칩(200)과 하부 칩(300)은 후술될 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)에 의해 연결될 수 있다.
하부 칩(300)은 반도체 기판(320), 제2 트랜지스터(TR2), 제2 트랜지스터(TR2'), 배선간 절연층(330), 제1 가변 저항 소자(VR1), 제2 가변 저항 소자(VR2), 제2 연결 구조체 (CS2) 및 제3 연결 구조체(CS3) 등을 포함할 수 있다. 제2 연결 구조체 (CS2) 및 제3 연결 구조체(CS3)는 배선간 절연층(330) 내에 형성될 수 있다.
반도체 기판(320)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 반도체 기판(320)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2')는 반도체 기판(320)의 전면에 배치될 수 있다. 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2')는 예를 들어, 이미지 센서(100)의 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 리드 아웃 회로(1150), 램프신호 생성기(1160)와 같은 로직 소자들로 구현될 수 있다. 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2')는 게이트 절연막(322, 322'), 게이트 전극(323, 323') 및 불순물 주입 영역(324, 324')을 포함할 수 있다.
제2 트랜지스터(TR2, TR2')와 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)는 하부 칩(300)의 제2 및 제3 연결 구조체(CS2, CS3)에 의해 연결될 수 있다.
도 13은 도 7의 R2 영역에 대한 확대도이다.
도 13을 참조하면, 제1 메탈층(ML1_1 내지 ML1_5)은 배선간 절연층(330) 내에 형성될 수 있다. 제1 메탈층(ML1_1 내지 ML1_5)은 제2 트랜지스터(TR2)가 위치하는 면으로부터 순차적으로 배치될 수 있다.
제1 메탈층(ML1_1 내지 ML1_5)의 각각의 두께는 동일할 수 있다. 또한, 제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2) 및 제4 메탈층(ML4_1, ML4_2)의 두께는 서로 다를 수 있다. 제2 메탈층(ML2)의 두께는 제1 메탈층(ML1_1 내지 ML1_5)의 두께보다 클 수 있다. 제4 메탈층(ML4_1, ML4_2)의 두께는 제2 메탈층(ML2)의 두께보다 클 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2) 및 제4 메탈층(ML4_1, ML4_2)은 복수의 컨택(C1 내지 C7)들에 의해 연결될 수 있다. 예를 들어, 복수의 컨택(C1 내지 C5)은 제1 메탈층(ML1_1 내지 ML1_5)들을 연결할 수 있다. 예를 들어, 복수의 컨택(C6 및 C7)은 제2 메탈층(ML2) 및 제4 메탈층(ML4_1, ML4_2)들을 연결할 수 있다.
여기서, 제1 메탈층(ML1_5)과 제2 메탈층(ML2)은 제1 컨택(BEC1) 및 제1 가변 저항 소자(VR1)에 의하여 연결될 수 있다. 또한, 제1 메탈층(ML1_5)과 제2 메탈층(ML2)은 제2 컨택(BEC2) 및 제2 가변 저항 소자(VR2)에 의하여 연결될 수 있다. 제1 컨택(BEC1) 및 제1 가변 저항 소자(VR1)은 제2 컨택(BEC2) 및 제2 가변 저항 소자(VR2)와 제1 방향(X)으로 이격될 수 있다. 즉, 다른 메탈층들이 복수의 컨택(C1 내지 C7)들에 의해 연결되는 반면에, 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에는 제1 컨택(BEC1), 제1 가변 저항 소자(VR1), 제2 컨택(BEC2) 및 제2 가변 저항 소자(VR2)가 배치될 수 있다.
도 8은 도 7의 R1 영역에 대한 확대도이다.
도 8을 참조하면, 제1 컨택(BEC1) 및 제1 가변 저항 소자(VR1)는 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에 배치될 수 있다. 즉, 제1 컨택(BEC1) 및 제1 가변 저항 소자(VR1)는 제1 메탈층(ML1_5)과 제2 메탈층(ML2)을 직접 연결할 수 있다.
제1 컨택(BEC1)은 제1 메탈층(ML1_5) 상에 배치되고, 제1 메탈층(ML1_5)에 연결될 수 있다. 제1 컨택(BEC1)은 하부의 폭이 상부의 폭보다 좁은 형상일 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다. 제1 가변 저항 소자(VR1)는 제1 컨택(BEC1) 상에 형성될 수 있다. 제1 가변 저항 소자(VR1)는 제1 컨택(BEC1)과 제2 메탈층(ML2)을 연결할 수 있다.
배선간 절연층(330)은 복수개의 층을 포함할 수 있다. 예를 들어, 배선간 절연층(330)은 제1 절연층(331), 캡핑막(332) 및 제2 절연층(333)을 포함할 수 있다. 제1 절연층(331)은 제1 메탈층(ML1_5) 상에 형성될 수 있다. 제1 절연층(331)은 제1 컨택(BEC1)을 둘러싸도록 형성될 수 있다. 즉, 제1 절연층(331)은 제1 컨택(BEC1)의 측벽과 제1 메탈층(ML1_5)의 상면을 따라서 형성될 수 있다. 제1 절연층(331)의 제1 절연층 상면(331S)은 하부로 리세스된 형상일 수 있다.
캡핑막(332)은 제1 절연층 상면(331S) 및 제1 가변 저항 소자(VR1)의 측벽을 따라서 형성될 수 있다. 즉, 캡핑막(332)은 제1 가변 저항 소자(VR1)를 둘러싸도록 형성될 수 있다. 캡핑막(332)은 제1 가변 저항 소자(VR1)를 외부로부터 보호할 수 있다. 캡핑막(332)은 제1 절연층 상면(331S)을 따라 형성되어, 하부로 리세스된 형상일 수 있다.
제2 절연층(333)은 캡핑막(332) 상에 형성될 수 있다. 즉, 제2 절연층(333)은 캡핑막(332)과 제2 메탈층(ML2) 사이에 형성될 수 있다.
제1 가변 저항 소자(VR1)는 MTJ(magnetic tunnel junction) 소자일 수 있다. 이 경우 제1 가변 저항 소자(VR1)는 비휘발성 메모리 소자일 수 있다. 제1 가변 저항 소자(VR1)에는 일시적으로 데이터가 저장될 수 있고, 제1 가변 저항 소자(VR1)에 저장된 데이터가 독출될 수도 있다.
제1 가변 저항 소자(VR1)는 제1 층(L1), 고정층(PL), 터널층(TL), 자유층(FL) 및 제2 층(L2)을 포함할 수 있다. 제1 층(L1), 고정층(PL), 터널층(TL), 자유층(FL) 및 제2 층(L2)은 순차적으로 적층될 수 있다.
제1 층(L1)은 제1 컨택(BEC1) 상에 형성될 수 있다. 제1 층(L1)은 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
고정층(PL)은 제1 층(L1) 상에 형성될 수 있다. 고정층(PL)은 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있다.
터널층(TL)은 고정층(PL) 상에 형성될 수 있다. 터널층(TL)은 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.
자유층(FL)은 터널층(TL) 상에 형성될 수 있다. 자유층(FL)은 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다.
제2 층(L2)은 자유층(FL) 상에 형성될 수 있다. 제2 층(L2)은 탄탈륨, 티타늄, 텅스텐과 같은 금속, 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다.
도 9는 몇몇 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다. 도 10 및 도 11은 도 9의 메모리 셀 어레이의 메모리 셀을 도시하는 예시적인 도면이다. 도 12는 몇몇 실시예에 따른 가변 저항 소자를 도시하는 예시적인 도면이다.
도 9 및 도 10을 참조하면, 메모리 셀 어레이는 복수의 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 행 방향 및 열 방향을 따라 배치될 수 있다. 메모리 셀(MC)은 예를 들어 가변 저항 소자(VR) 및 셀 트랜지스터(CT)를 포함할 수 있다. 가변 저항 소자(VR)는 제1 가변 저항 소자(VR1) 또는 제2 가변 저항 소자(VR2)일 수 있다.
셀 트랜지스터(CT)의 게이트는 워드 라인(WL1 내지 WLn)과 연결될 수 있다. 행 방향으로 배치된 셀 트랜지스터(CT)의 게이트들은 하나의 워드 라인(예를 들어, 제1 워드 라인(WL1))에 공통적으로 연결될 수 있다. 다른 행의 셀 트랜지스터(CT)의 게이트들은 다른 워드 라인들에 연결될 수 있다.
셀 트랜지스터(CT)의 일단은 가변 저항 소자(VR)의 일단과 연결될 수 있다. 셀 트랜지스터(CT)의 타단은 소스 라인(예를 들어, 소스 라인(SL1) 및 소스 라인(SL2))과 연결될 수 있다. 이웃하는 한 쌍의 셀 트랜지스터(CT)들의 타단은 하나의 소스 라인(예를 들어, 소스 라인(SL1))과 공통적으로 연결될 수 있다.
가변 저항 소자(VR)의 일단과 다른 타단은 비트 라인(BL1 내지 BLm)과 연결될 수 있다. 열 방향으로 배열된 가변 저항 소자(VR)들의 타단들은 하나의 비트 라인(예를 들어, 제1 비트 라인(BL1))과 공통적으로 연결될 수 있다.
가변 저항 소자(VR)는 바이어스 조건에 따라 저저항 상태 및 고저항 상태 중 하나의 상태를 가질 수 있다. 가변 저항 소자(VR)의 상태를 저저항 상태 및 고저항 상태 중 하나의 상태로 조절함으로써, 가변 저항 소자(VR)에 데이터가 저장될 수 있다. 도 10의 메모리 셀 어레이는 STT MRAM일 수 있다.
도 11을 참조하면, 셀 트랜지스터(CT)의 일단은 라이트 라인(WRL1)과 연결될 수 있다. 가변 저항 소자(VR)의 일단은 라이트 라인(WRL1)과 연결될 수 있다. 또한, 가변 저항 소자(VR)의 타단은 리드 라인(RL1)과 연결될 수 있다. 도 11의 메모리 셀 어레이는 SOT MRAM일 수 있다.
다시 도 10을 참조하면, 가변 저항 소자(VR)는 자유층(FL), 고정층(PL) 및 터널층(TL)을 포함할 수 있다. 예를 들어, 자유층(FL), 고정층(PL) 및 터널층(TL)은 제1 비트 라인(BL1)과 셀 트랜지스터(CT) 사이에 배치될 수 있다. 터널층(TL)은 자유층(FL)과 고정층(PL)의 사이에 배치될 수 있다.
여기서 제1 비트 라인(BL1)은 제2 메탈층(ML2)에 대응될 수 있고, 제1 워드 라인(WL1)은 제1 메탈층(ML1_1)에 대응될 수 있고, 소스 라인(SL1)은 다른 제1 메탈층(ML1_1)에 대응될 수 있다.
도 12를 참조하면, 고정층(PL)의 자화 방향은 고정될 수 있다. 자유층(FL)의 자화 방향은 바이어스 조건에 따라 고정층(PL)의 자화 방향과 같은 방향 또는 역방향이 될 수 있다.
자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행하면(동일한 방향이면), 가변 저항 소자(VR)의 저항 값이 작아질 수 있다. 자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 반 평행(anti-parallel)하면, 가변 저항 소자(VR)의 저항 값이 커질 수 있다.
예를 들어, 자유층(FL)으로부터 고정층(PL)으로 전류가 흐르는 경우, 전자는 고정층(PL)으로부터 자유층(FL)으로 이동할 수 있다. 고정층(PL)을 흐르는 전자들은 고정층(PL)의 자화 방향에 따라 회전할 수 있다. 고정층(PL)의 자화 방향에 따라 회전하는 전자들에 의해, 자유층(FL)이 자화될 수 있다. 예를 들어, 자유층(FL)은 고정층(PL)의 자화 방향과 동일한 방향으로 자화될 수 있다.
예를 들어, 고정층(PL)으로부터 자유층(FL)으로 전류가 흐르는 경우, 전자는 자유층(FL)으로부터 고정층(PL)으로 이동할 수 있다. 고정층(PL)에 주입된 전자들 중 일부는 고정층(PL)에서 자유층(FL)으로 반사될 수 있다. 반사된 전자들은 고정층(PL)의 자화 방향에 의해 회전할 수 있다. 반사된 전자들의 회전 방향은 고정층(PL)의 자화 방향과 반대일 수 있다. 회전을 갖는 전자들에 의해, 자유층(FL)이 자화될 수 있다. 즉, 자유층(FL)은 고정층(PL)의 자화 방향과 반대 방향으로 자화될 수 있다.
가변 저항 소자(VR')는 고정층(PL'), 자유층(FL') 및 터널층(TL')을 포함할 수 있다. 가변 저항 소자(VR)와 달리 가변 저항 소자(VR')의 고정층(PL') 및 자유층(FL')은 수직 방향의 자화 방향을 가질 수 있다.
다시 도 7을 참조하면, 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)는 상부 칩(200) 및 하부 칩(300)을 연결할 수 있다.
제1 컨택 플러그(CP1)는 반도체 기판(220)의 상면으로부터 연장될 수 있다. 제1 컨택 플러그(CP1)는 하부 칩(300)의 제2 연결 구조체(CS2)까지 연장될 수 있다. 또한, 제1 컨택 플러그(CP1)는 상부 칩(200)의 제1 연결 구조체(CS1)에 연결될 수 있다. 즉, 제1 컨택 플러그(CP1)는 상부 칩(200) 및 하부 칩(300)의 외곽 영역에 형성된 트렌치에 도전성 물질이 채워짐으로써 형성될 수 있고, 제1 컨택 플러그(CP1)는 상부 칩(200)과 하부 칩(300)을 연결할 수 있다. 또한 제1 컨택 플러그(CP1)는 상부 칩(200)과 하부 칩(300)이 고정되도록 할 수 있다.
패드(241)는 제1 컨택 플러그(CP1) 상에 형성될 수 있다. 패드(241)는 제1 컨택 플러그(CP1)와 연결되어 신호를 송수신할 수 있다.
제2 컨택 플러그(CP2)는 반도체 기판(220)의 상면으로부터 연장될 수 있다. 제2 컨택 플러그(CP2)는 하부 칩(300)의 제2 연결 구조체(CS2)까지 연장될 수 있다. 제2 컨택 플러그(CP2)는 제1 컨택 플러그(CP1)와 이격될 수 있다. 제2 컨택 플러그(CP2)는 상부 칩(200) 및 하부 칩(300)의 외곽 영역에 형성된 트렌치에 도전성 물질이 채워짐으로써 형성될 수 있고, 제2 컨택 플러그(CP2)는 상부 칩(200)과 하부 칩(300)을 연결할 수 있다. 또한 제2 컨택 플러그(CP2)는 상부 칩(200)과 하부 칩(300)이 고정되도록 할 수 있다.
패드(241)는 제2 컨택 플러그(CP2) 상에 형성될 수 있다. 패드(241)는 제2 컨택 플러그(CP2)와 연결되어 신호를 송수신할 수 있다.
도 6을 참조하면, 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)는 이미지 센서(100a)의 외곽 영역에 배치될 수 있다. 즉, 제1 컨택 플러그(CP1) 및 제2 컨택 플러그(CP2)는 픽셀 어레이(PA)가 배치되는 영역의 바깥 영역에 배치될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 13을 참조하면, 배선간 절연층(330)은 제1 서브 절연층(330_1) 내지 제8 서브 절연층(330_8) 등을 포함할 수 있다. 제1 서브 절연층(330_1) 내지 제8 서브 절연층(330_8)은 순차적으로 적층될 수 있다.
제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2) 및 제4 메탈층(ML4_1 및 ML4_2)은 순차적으로 적층될 수 있다. 제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2) 및 제4 메탈층(ML4_1 및 ML4_2)은 제1 서브 절연층(330_1) 내지 제8 서브 절연층(330_8) 내에 배치될 수 있다. 예를 들어, 제1 메탈층(ML1_1 내지 ML1_5)은 제1 서브 절연층(330_1) 내지 제5 서브 절연층(330_5) 내에 배치될 수 있고, 제2 메탈층(ML2)은 제6 서브 절연층(330_6) 내에 배치될 수 있고, 제4 메탈층(ML4_1 및 ML4_2)은 제7 및 제8 서브 절연층(330_7 및 330_8) 내에 배치될 수 있다.
제1 메탈층(ML1_1 내지 ML1_5)의 두께는 제1 두께(MW1)일 수 있다. 제2 메탈층(ML2)의 두께는 제2 두께(MW2)일 수 있다. 제4 메탈층(ML4_1, ML4_2)의 두께는 제4 두께(MW4)일 수 있다. 제2 두께(MW2)는 제1 두께(MW1)보다 클 수 있고, 제3 두께(MW3)는 제2 두께(MW2)보다 클 수 있다.
컨택(C1 내지 C7)들은 배선간 절연층(330) 내에 배치될 수 있다. 예를 들어, 컨택(C1 내지 C5)들은 제1 서브 절연층(330_1) 내지 제5 서브 절연층(330_5) 내에 배치될 수 있고, 컥택(C6 및 C7)들은 제7 서브 절연층(330_7) 및 제8 서브 절연층(330_8) 내에 배치될 수 있다. 컨택(C1 내지 C7)들은 제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2) 및 제4 메탈층(ML4_1 및 ML4_2)을 연결시킬 수 있다.
제1 서브 절연층(330_1) 내지 제8 서브 절연층(330_8)은 제1 내지 제8 메탈 레벨(LV1 내지 LV8)에 대응될 수 있다. 예를 들어, 제1 메탈 레벨(LV1)은 제1 서브 절연층(330_1), 제1 메탈층(ML1_1) 및 컨택(C1)을 포함할 수 있다. 또한, 예를 들어, 제8 메탈 레벨(LV8)은 제8 서브 절연층(330_8), 제4 메탈층(ML4_2) 및 컨택(C7)을 포함할 수 있다. 제1 내지 제8 메탈 레벨(LV1 내지 LV8)은 순차적으로 적층될 수 있다.
제2 연결 구조체(CS2)는 제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2), 제4 메탈층(ML4_1 및 ML4_2) 및 컨택(C1 내지 C7)들을 포함할 수 있다. 또한, 제3 연결 구조체(CS3)도 제1 메탈층(ML1_1 내지 ML1_5), 제2 메탈층(ML2), 제4 메탈층(ML4_1 및 ML4_2) 및 컨택(C1 내지 C7)들을 포함할 수 있다. 제2 연결 구조체(CS2)와 제3 연결 구조체(CS3)는 제1 방향(X)으로 이격될 수 있다.
제1 가변 저항 소자(VR1)는 제2 연결 구조체(CS2)에 연결될 수 있고, 제2 가변 저항 소자(VR2)는 제3 연결 구조체(CS3)에 연결될 수 있다. 예를 들어, 제1 가변 저항 소자(VR1)는 제2 연결 구조체(CS2)의 제1 메탈층(ML1_5) 및 제2 메탈층(ML2) 사이에 배치될 수 있다. 또한, 제2 가변 저항 소자(VR2)는 제3 연결 구조체(CS3)의 제1 메탈층(ML1_5) 및 제2 메탈층(ML2) 사이에 배치될 수 있다.
도 14는 도 7의 R1 영역에 대한 확대도이다.
도 14를 참조하면, 제1 가변 저항 소자(VR1)는 제1 컨택(BEC1) 상에 배치되고, 제2 가변 저항 소자(VR2)는 제2 컨택(BEC2) 상에 배치될 수 있다. 제1 가변 저항 소자(VR1)의 폭은 제1 폭(W1)일 수 있고, 제2 가변 저항 소자(VR2)의 폭은 제2 폭(W2)일 수 있다. 여기서의 폭은 제1 방향(X)으로의 폭일 수 있다. 제1 가변 저항 소자(VR1)의 제1 폭(W1)이 제2 가변 저항 소자(VR2)의 제2 폭(W2)보다 크기 때문에, 제1 가변 저항 소자(VR1)의 데이터 처리 속도는 제2 가변 저항 소자(VR2)의 데이터 처리 속도보다 클 수 있다.
도 15는 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 15를 참조하면, 버퍼부(1170)은 제1 가변 저항 소자(VR1)를 포함하고, 비휘발성 메모리 장치(800)은 제2 가변 저항 소자(VR2)를 포함할 수 있다. 즉 제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)는 픽셀 어레이(PA)로부터 전달되는 신호를 일시적으로 저장하고, 저장된 신호를 이미지 신호 프로세서(900)에 제공할 수 있다. 또한, 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)는 기존에 저장된 보정 데이터, 캘리브레이션 데이터 등을 이미지 신호 프로세서(900)에 저장할 수 있다. 여기서, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)의 특성이 서로 다르기 때문에, 버퍼부(1170)의 특성은 비휘발성 메모리 장치(800)의 특성과 다를 수 있다.
예를 들어, 제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)의 동작 속도는 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)의 동작 속도보다 클 수 있다. 또한, 예를 들어 제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)의 저장 용량은 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)의 저장 용량보다 클 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
즉, 이미지 센서(100)는 서로 다른 특성을 갖는 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)를 eMRAM으로 배치하여, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)가 버퍼부(1170) 및 비휘발성 메모리 장치(800)로 동시에 동작되도록 할 수 있다.
이미지 신호 프로세서(900)는 비휘발성 메모리 장치(800)로부터 전달된 데이터를 이용하여 버퍼부(1170)로부터 전달된 이미지 신호(IMS)에 대한 이미지 처리를 수행할 수 있다. 즉 이미지 신호 프로세서(900)는 비휘발성 메모리 장치(800)로부터 전달된 데이터와 버퍼부(1170)로부터 전달된 이미지 신호(IMS)에 기초하여 보정된 이미지 신호를 생성할 수 있다.
도 16 내지 도 19는 몇몇 실시예에 따른 가변 저항 소자의 제조방법에 대한 도면이다.
도 16을 참조하면,
도 16을 참조하면, 제1 절연층(331) 내에 제1 메탈층(ML1_5), 제1 컨택(BEC1) 및 제2 컨택(BEC2)이 형성될 수 있다. 제1 컨택(BEC1) 및 제2 컨택(BEC2)은 제1 절연층(331)이 엣칭되어 트렌치가 형성되고, 트렌치에 도전성 물질이 채워짐으로써 형성될 수 있다.
제1 절연층(331)의 상면은 제1 절연층 상면(331S)일 수 있다. 제1 절연층 상면(331S)은 평탄할 수 있다. 즉, 제1 절연층 상면(331S)은 제1 컨택(BEC1) 및 제2 컨택(BEC2)의 노출된 상면과 동일한 평면에 위치할 수 있다.
도 17을 참조하면, 제1 층(L1), 고정층(PL), 터널층(TL), 자유층(FL) 및 제2 층(L2)은 제1 절연층(331) 상에 순차적으로 적층될 수 있다. 즉, 제1 층(L1), 고정층(PL), 터널층(TL), 자유층(FL) 및 제2 층(L2)은 제1 절연층 상면(331S) 상에 순차적으로 형성될 수 있다.
도 18을 참조하면, 제2 층(L2)을 식각 마스크로 사용하는 식각 공정을 이용하여 제1 층(L1), 고정층(PL), 터널층(TL)과 자유층(FL)을 패터닝함으로써 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)가 형성될 수 있다. 식각 공정은 아르곤(Ar), 크립톤(Kr) 등의 이온을 이용하는 이온 빔 식각(Ion beam etching, IBE)와 같은 식각 공정을 포함할 수 있다.
이온 빔 식각 공정에 의하여 제1 층(L1), 고정층(PL), 터널층(TL), 자유층(FL) 및 제2 층(L2)은 식각될 수 있다. 즉, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)로 정의되는 영역을 제외한 부분을 식각함으로써, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)가 형성될 수 있다.
여기서 제1 가변 저항 소자(VR1)의 폭은 제2 가변 저항 소자(VR2)의 폭보다 작을 수 있다. 또한, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)의 하부의 폭은 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)의 상부의 폭보다 클 수 있다.
제1 절연층(331)은 이온 빔 식각 공정에 의하여 리세스된 형상이 될 수 있다. 예를 들어 제1 절연층 상면(331S)은 하부로 리세스된 형상이 될 수 있다. 즉, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2) 사이의 제1 절연층 상면(331S)은 하부로 리세스될 수 있다.
도 19를 참조하면, 캡핑막(332)은 제1 절연층(331) 상에 형성될 수 있다. 캡핑막(332)은 제1 절연층 상면(331S), 제1 가변 저항 소자(VR1)의 측벽과 상면 및 제2 가변 저항 소자(VR2)의 측벽과 상면을 따라 형성될 수 있다. 캡핑막 상면(332S)은 하부로 리세스된 형상이 될 수 있다. 즉, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2) 사이의 캡핑막 상면(332S)은 하부로 리세스될 수 있다.
제2 절연층(333)은 캡핑막(332) 상에 형성될 수 있다. 제2 절연층(333)은 캡핑막 살면(332S)을 덮을 수 있다.
이어서, 제2 절연층 상면(333S)은 식각될 수 있다. 제2 절연층 상면(333S)이 식각됨에 따라서, 캡핑막(332), 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 제2 절연층 상면(333S)에 노출될 수 있다. 예를 들어, 캡핑막 상면(332S)은 제2 절연층 상면(333S)에 노출될 수 있다. 또한, 제1 가변 저항 소자(VR1)의 상면 및 제2 가변 저항 소자(VR2)의 상면은 제2 절연층 상면(333S)에 노출될 수 있다.
이후에, 제2 메탈층(ML2)이 제2 절연층 상면(333S) 상에 형성될 수 있다. 이를 통해 제2 메탈층(ML2)은 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 직접 연결될 수 있다. 또한, 제1 메탈층(ML1_5)은 제1 컨택(BEC1), 제2 컨택(BEC2), 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)를 통해서 제2 메탈층(ML2)과 전기적으로 연결될 수 있다. 이를 통해, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에 배치될 수 있고, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)에 데이터가 저장될 수 있다.
도 20 내지 도 22는 몇몇 실시예에 따른 이미지 센서의 비휘발성 메모리 장치와 버퍼부의 위치를 나타낸 상면도이다.
도 20을 참조하면 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 서로 이격되어 배치될 수 있다. 즉, 이미지 센서(100a)를 상면에서 바라보았을 때, 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 모두 외곽부에 배치될 수 있다. 여기서 버퍼부(1170)는 제1 가변 저항 소자(VR1)를 포함하고, 비휘발성 메모리 장치(800)는 제2 가변 저항 소자를 포함할 수 있다. 도 13을 참조하면 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)가 모두 제6 메탈 레벨(LV6)에 위치하기 때문에, 상면에서 바라보았을 때 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 서로 이격될 수 있다.
도 21을 참조하면, 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 이미지 센서(100a)의 중앙부에 배치될 수 있다. 즉, 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 픽셀 어레이(PA)가 배치되는 이미지 센서(100a)의 중앙부에 모두 배치될 수 있다. 또한, 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 서로 이격되어 배치될 수 있다.
도 22를 참조하면, 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 이미지 센서(100a)의 중앙부에 배치될 수 있다. 비휘발성 메모리 장치(800) 및 버퍼부(1170)는 픽셀 어레이(PA)가 배치되는 이미지 센서(100a)의 중앙부에 모두 배치될 수 있다. 여기서 버퍼부(1170)는 비휘발성 메모리 장치(800)의 리세드된 부분에 위치할 수 있다. 즉, 버퍼부(1170)은 비휘발성 메모리 장치(800)에 인접하게 배치될 수 있으나, 버퍼부(1170)와 비휘발성 메모리 장치(800)는 서로 접촉 또는 연결되지 않을 수 있다.
도 23 및 도 24는 몇몇 실시예에 따른 하부 칩의 단면도이다.
도 23을 참조하면, 배선간 절연층(330)은 제9 절연층(330_9)을 더 포함할 수 있다. 또한, 하부 칩(300)은 제9 절연층(330_9) 내에 배치되는 제4 메탈층(ML4_3) 및 컨택(C8)을 포함할 수 있다. 제4 메탈층(ML4_3) 및 컨택(C8)은 제9 메탈 레벨(LV9)에 위치할 수 있다. 즉, 도 13에 나타난 하부 칩(300)과 달리, 도 23의 하부 칩(300)은 제4 메탈층(ML4_3)을 더 포함할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 24를 참조하면, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 모두 제2 메탈 레벨(LV2)에 위치할 수 있다. 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 제1 메탈층(ML1_1) 및 제1 메탈층(ML1_2) 사이에 배치될 수 있다. 또한 하부 칩(300)은 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에 형성되는 컨택(C8)을 더 포함할 수 있다.
제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)가 제2 메탈 레벨(LV2)에 배치되는 경우, 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)는 제2 트랜지스터(TR2) 또는 제2 트랜지스터(TR2')와 가장 인접하게 배치될 수 있다. 따라서, 제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)와 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)의 성능은 보다 향상될 수 있다.
도 25는 몇몇 실시예에 따른 하부 칩의 단면도이다. 도 26은 도 25의 R3 영역 및 R4 영역에 대한 확대도이다.
도 25를 참조하면, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)는 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 가변 저항 소자(VR1)는 제2 메탈 레벨(LV2)에 위치할 수 있고, 제2 가변 저항 소자(VR2)는 제6 메탈 레벨(LV6)에 위치할 수 있다. 즉, 제1 가변 저항 소자(VR1)는 제2 연결 구조체(CS2)의 제1 메탈층(ML1_1)과 제1 메탈층(ML1_2) 사이에 배치될 수 있고, 제2 가변 저항 소자(VR2)는 제3 연결 구조체(CS3)의 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에 배치될 수 있다.
제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)는 제2 트랜지스터(TR2)에 인접하게 배치되어 신속하게 액세스될 수 있다. 하지만, 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)는 제2 트랜지스터(TR2')에 인접하게 배치되지 않을 수 있다.
도 26을 참조하면, 제1 가변 저항 소자(VR1)의 제1 층(L1)과 제2 가변 저항 소자(VR2)의 제1 층(L1')은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 가변 저항 소자(VR1)의 제1 층(L1)과 제2 가변 저항 소자(VR2)의 제1 층(L1')은 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
예를 들어, 제1 가변 저항 소자(VR1)의 제1 층(L1)이 티타늄 질화물을 포함하는 경우, 제2 가변 저항 소자(VR2)의 제1 층(L1')은 탄탈륨 질화물 또는 텅스텐 질화물을 포함할 수 있다. 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)가 다른 층에 위치함으로써 제1 층(L1)과 제1 층(L1')의 구성요소는 서로 다를 수 있다.
제1 가변 저항 소자(VR1)의 제1 층(L1)과 제2 가변 저항 소자(VR2)의 제1 층(L1')이 서로 다른 물질을 포함함에 따라서, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)의 특성은 달라질 수 있다. 예를 들어, 제1 가변 저항 소자(VR1)의 동작 속도는 제2 가변 저항 소자(VR2)의 동작 속도보다 빠를 수 있다.
도 27은 몇몇 실시예에 따른 하부 칩의 단면도이다.
도 27을 참조하면, 제1 가변 저항 소자(VR1)는 제6 메탈 레벨(LV6)에 위치할 수 있고, 제2 가변 저항 소자(VR2)는 제7 메탈 레벨(LV7)에 위치할 수 있다. 제1 가변 저항 소자(VR1)는 제1 메탈층(ML1_5)과 제2 메탈층(ML2) 사이에 배치될 수 있고, 제2 가변 저항 소자(VR2)는 제2 메탈층(ML2)과 제4 메탈층(ML4_1) 사이에 배치될 수 있다. 즉, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)는 서로 다른 층에 배치될 수 있다.
도 28은 몇몇 실시예에 따른 이미지 센서의 비휘발성 메모리 장치와 버퍼부의 위치를 나타낸 상면도이다.
도 28을 참조하면, 비휘발성 메모리 장치(800)는 버퍼부(1170)를 오버랩하거나, 버퍼부(1170)가 비휘발성 메모리 장치(800)를 오버랩할 수 있다. 이 경우는, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)가 서로 다른 메탈 레벨에 위치할 경우에 해당된다. 예를 들어, 도 25 및 도 27을 이용하여 설명한 제1 가변 저항 소자(VR1)를 포함하는 버퍼부(1170)와 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)는 도 28과 같이 서로 오버랩될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 도 20 및 도 22와 같이 비휘발성 메모리 장치(800)와 버퍼부(1170)는 서로 오버랩되지 않을 수도 있다.
이하, 도 29 내지 도 35를 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100c)를 설명한다.
도 29는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다. 도 30은 도 29의 이미지 센서의 상면도이다.도 31 내지 도 33은 도 30의 B-B를 따라 절단한 이미지 센서의 단면도이다. 도 34 및 도 35는 도 33의 R5 영역에 대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 28을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 29를 참조하면, 이미지 센서(100c)는 상부 칩(200), 중간 칩(400) 및 하부 칩(300)을 포함할 수 있다. 중간 칩(400)은 하부 칩(300) 상에 적층될 수 있고, 상부 칩(200)은 중간 칩(400) 상에 적층될 수 있다. 여기서 상부 칩(200)과 하부 칩(300)은 도 1 내지 도 28을 이용하여 설명한 상부 칩(200) 및 하부 칩(300)과 동일한 구조를 가질 수 있다. 즉, 중간 칩(400)은 상부 칩(200) 및 하부 칩(300) 사이에 배치될 수 있다. 중간 칩(400)은 이미지 센서(100c)의 로직 소자를 포함할 수 있다.
도 30 내지 도 33을 참조하면, 상부 칩(200), 중간 칩(400) 및 하부 칩(300')은 순차적으로 적층될 수 있다.
하부 칩(300')은 몰딩막(EMC)을 포함할 수 있다. 여기서 몰딩막(EMC)은 반도체 기판(320) 및 배선간 절연층(330)의 측벽을 따라 연장될 수 있다. 즉, 몰딩막(EMC)은 반도체 기판(320) 및 배선간 절연층(330)을 둘러쌀 수 있다. 하지만 몰딩막(EMC)은 배선간 절연층(330)의 상면을 덮지 않을 수 있다. 몰딩막(EMC)은 하부 칩(300')을 외부의 간섭 및 충격으로부터 보호할 수 있다.
하부 칩(300')은 패드(P1) 및 패드(P2)를 포함할 수 있다. 패드(P1)는 배선간 절연층(330) 내에 배치될 수 있다. 패드(P1)는 컨택에 의해 제2 연결 구조체(CS2) 및 제3 연결 구조체(CS3)에 연결될 수 있다. 패드(P1)의 상면은 배선간 절연층(330)의 상면에 노출될 수 있다. 패드(P2)는 패드(P1)의 상면에 형성될 수 있다. 패드(P1 및 P2)는 메탈층들과 연결되어 전기적 신호를 송수신할 수 있다.
중간 칩(400)과 하부 칩(300') 사이에 필러(FIL)가 형성될 수 있다. 즉, 필러(FIL)는 중간 칩(400)과 하부 칩(300') 사이의 공간을 채울 수 있다. 또한, 필러(FIL)는 패드(P2)를 외부로부터 보호할 수 있고, 중간 칩(400)과 하부 칩(300')의 접착력을 높일 수 있다.
중간 칩(400)은 반도체 기판(420), 제3 트랜지스터(TR3), 제3 트랜지스터(TR3'), 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6) 등을 포함할 수 있다.
제3 트랜지스터(TR3)는 반도체 기판(420) 상에 형성될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 제3 트랜지스터(TR3)의 일부만이 반도체 기판(420) 상에 형성되고, 다른 일부는 반도체 기판(420) 내에 리세스되어 형성될 수도 있다. 제3 트랜지스터(TR3)는 게이트 절연막(422), 게이트 전극(423) 및 불순물 주입 영역(424)을 포함할 수 있다. 또한, 제3 트랜지스터(TR3')는 반도체 기판(420) 상에 형성될 수 있다.
제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 반도체 기판(420) 내에 형성될 수 있다. 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 반도체 기판(420)을 관통할 수 있다. 즉, 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 반도체 기판(420)의 상면 및 하면에 노출될 수 있다. 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 제3 트랜지스터(TR3)가 형성되는 공정과 함께 형성될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 하부 칩(300')의 패드(P2)에 본딩될 수 있다. 또한, 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 패드(P2)와 전기적으로 연결될 수 있다. 제5 컨택 플러그(CP5) 및 제6 컨택 플러그(CP6)는 전기적 신호를 송수신할 수 있다.
중간 칩(400)은 배선간 절연층(430), 제4 연결 구조체(CS4) 및 제5 연결 구조체(CS5)를 포함할 수 있다. 배선간 절연층(430)은 반도체 기판(420) 상에 형성될 수 있다. 제4 연결 구조체(CS4) 및 제5 연결 구조체(CS5)는 배선간 절연층(430) 내에 형성될 수 있다.
제3 컨택 플러그(CP3) 및 제4 컨택 플러그(CP4)는 상부 칩(200)의 상면으로부터 연장되어 제4 연결 구조체(CS4)에 연결될 수 있다. 제3 컨택 플러그(CP3) 및 제4 컨택 플러그(CP4)는 전기적 신호를 송수신할 수 있다.
도 34를 참조하면, 배선간 절연층(430)은 제1 서브 절연층 내지 제7 서브 절연층(430_1 내지 430_7)을 포함할 수 있다. 각각의 제1 서브 절연층 내지 제7 서브 절연층(430_1 내지 430_7)은 제1 내지 제7 메탈 레벨(LV1' 내지 LV7')에 위치할 수 있다. 제1 메탈층(ML1_6 내지 ML1_10) 및 제4 메탈층(ML4_3 및 ML4_4)은 제1 서브 절연층 내지 제7 서브 절연층(430_1 내지 430_7) 내에 배치될 수 있다. 제1 메탈층(ML1_6 내지 ML1_10) 및 제4 메탈층(ML4_3 및 ML4_4)은 컨택(C1' 내지 C6')에 의해 연결될 수 있다.
제1 메탈층(ML1_6 내지 ML1_10)의 두께는 제1 두께(MW1)이고, 제4 메탈층(ML4_3 및 ML4_4)의 두께는 제4 두께(MW4)일 수 있다. 여기서 제4 두께(MW4)는 제1 두께(MW1)보다 클 수 있다.
제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4)는 모두 제6 메탈 레벨(LV6')에 위치할 수 있다. 제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4)는 모두 제1 메탈층(ML1_10)과 제4 메탈층(ML4_3) 사이에 배치될 수 있다. 제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4) 중 하나는 버퍼부(1170)로 작동할 수 있고, 제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4) 중 다른 하나는 비휘발성 메모리 장치(800)로 작동할 수 있다. 즉, 하부 칩(300)의 제1 가변 저항 소자(VR1) 및 제2 가변 저항 소자(VR2)와 마찬가지로 제3 가변 저항 소자(VR3)의 특성은 제4 가변 저항 소자(VR4)의 특성과 다를 수 있다.
도 35를 참조하면, 제3 가변 저항 소자(VR3)는 제2 메탈 레벨(LV2')에 위치하고, 제4 가변 저항 소자(VR4)는 제6 메탈 레벨(LV6')에 위치할 수 있다. 제3 가변 저항 소자(VR3)는 제1 메탈층(ML1_6)과 제1 메탈층(ML1_7) 사이에 배치될 수 있다. 도 34의 제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4)와 달리, 도 35의 제3 가변 저항 소자(VR3)와 제4 가변 저항 소자(VR4)는 서로 다른 메탈 레벨에 위치할 수 있다.
이하, 도 36 및 도 37를 참조하여 다른 몇몇 실시예에 따른 전자 장치(2000)를 설명한다.
도 36은 몇몇 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이다. 도 37은 도 36의 카메라 모듈의 상세 블록도이다. 설명의 편의를 위해, 도 1 내지 도 35를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 36을 참조하면, 전자 장치(2000)는 카메라 모듈 그룹(2100), 어플리케이션 프로세서(2200), PMIC(2300), 외부 메모리(2400) 및 디스플레이(2500)를 포함할 수 있다.
카메라 모듈 그룹(2100)은 복수의 카메라 모듈(2100a, 2100b, 2100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(2100a, 2100b, 2100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
여기서 3개의 카메라 모듈(2100a, 2100b, 2100c) 중 하나는 도 1 내지 도 35를 이용하여 설명한 이미지 센서(100, 100a, 100c)를 포함하는 카메라 모듈일 수 있다.
이하, 도 37을 참조하여, 카메라 모듈(2100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(2100a, 2100c)에 대해서도 동일하게 적용될 수 있다.
도 37을 참조하면, 카메라 모듈(2100b)은 프리즘(2105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(2110), 액츄에이터(2130), 이미지 센싱 장치(2140) 및 저장부(2150)를 포함할 수 있다.
프리즘(2105)은 광 반사 물질의 반사면(2107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(2105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(2105)은 광 반사 물질의 반사면(2107)을 중심축(2106)을 중심으로 A방향으로 회전시키거나, 중심축(2106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(2110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(2105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(2105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(2105)은 광 반사 물질의 반사면(2106)을 중심축(2106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(2110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(2100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(2100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(2110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(2100b)의 광학 줌 배율은 3Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(2130)는 OPFE(2110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(2130)는 정확한 센싱을 위해 이미지 센서(2142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(2140)는 이미지 센서(2142), 제어 로직(2144) 및 메모리(2146)를 포함할 수 있다. 이미지 센서(2142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 몇몇 실시예에서, 이미지 센서(2142)는 앞서 설명한 이미지 센서(100)를 포함할 수 있다.
제어 로직(2144)은 카메라 모듈(2100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(2144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(2100b)의 동작을 제어할 수 있다.
메모리(2146)는 캘리브레이션 데이터(2147)와 같은 카메라 모듈(2100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(2147)는 카메라 모듈(2100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(2147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(2100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(2147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다. 여기서 메모리(2146)는 앞서 설명한 비휘발성 메모리 장치(800)를 포함할 수 있다. 즉, 메모리(2146)는 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)일 수 있다.
저장부(2150)는 이미지 센서(2142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(2150)는 이미지 센싱 장치(2140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(2140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(2150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다. 저장부(2150)는 하부 칩(300)에 의해 구현될 수 있다. 저장부(2150)는 앞서 설명한 비휘발성 메모리 장치(800)를 포함할 수 있다. 즉, 저장부(2150)는 제2 가변 저항 소자(VR2)를 포함하는 비휘발성 메모리 장치(800)일 수 있다.
도 36과 도 37을 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 액추에이터(2130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 그 내부에 포함된 액추에이터(2130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(2147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100b)은 앞서 설명한 프리즘(2105)과 OPFE(2110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 2100a, 2100c)은 프리즘(2105)과 OPFE(2110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 어플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 2100a 또는 2100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100c)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100c)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(2142)의 센싱 영역을 복수의 카메라 모듈(2100a, 2100b, 2100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 내부에 독립적인 이미지 센서(2142)가 배치될 수 있다.
다시 도 36을 참조하면, 어플리케이션 프로세서(2200)는 이미지 처리 장치(2210), 메모리 컨트롤러(2220), 내부 메모리(2230)를 포함할 수 있다. 어플리케이션 프로세서(2200)는 복수의 카메라 모듈(2100a, 2100b, 2100c)과 분리되어 구현될 수 있다. 예를 들어, 어플리케이션 프로세서(2200)와 복수의 카메라 모듈(2100a, 2100b, 2100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(2210)는 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c), 이미지 생성기(2214) 및 카메라 모듈 컨트롤러(2216)를 포함할 수 있다.
이미지 처리 장치(2210)는 복수의 카메라 모듈(2100a, 2100b, 2100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c)를 포함할 수 있다.
각각의 카메라 모듈(2100a, 2100b, 2100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(2212a, 2212b, 2212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(2100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(2212a)에 제공되고, 카메라 모듈(2100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(2212b)에 제공되고, 카메라 모듈(2100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(2212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(2212a)와 서브 이미지 프로세서(2212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(2100a)과 카메라 모듈(2100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(2212a, 2212b 및 2212c)에 제공된 이미지 데이터는 이미지 생성기(2214)에 제공될 수 있다. 이미지 생성기(2214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(2212a, 2212b 및 2212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b 및 2100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b 및 2100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(2100a, 2100b 및 2100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(2214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(2100a)로부터 출력된 이미지 데이터와 카메라 모듈(2100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(2100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(2214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(2100a, 2100b 및 2100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(2214)는 복수의 서브 이미지 프로세서(2212a, 2212b 및 2212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(2216)는 각각의 카메라 모듈(2100a, 2100b 및 2100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(2216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb 및 CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b 및 2100c)에 제공될 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 2100a)로 지정되고, 나머지 카메라 모듈들(예를 들어, 2100b 및 2100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb 및 CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b 및 2100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(2100a)의 시야각이 카메라 모듈(2100c)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(2100c)이 마스터로서 동작하고, 카메라 모듈(2100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(2100a)이 마스터로서 동작하고, 카메라 모듈(2100c)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 각각의 카메라 모듈(2100a, 2100b 및 2100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(2100b)이 마스터 카메라이고, 카메라 모듈들(2100a, 2100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(2216)는 카메라 모듈(2100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(2100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(2100a 및 2100c)에 제공할 수 있다. 카메라 모듈(2100b)과 카메라 모듈들(2100a 및 2100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 어플리케이션 프로세서(2200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 복수의 카메라 모듈(2100a, 2100b 및 2100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(2100a, 2100b 및 2100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 어플리케이션 프로세서(2200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
어플리케이션 프로세서(2200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(2230) 또는 어플리케이션 프로세서(2200) 외부의 스토리지(2400)에 저장하고, 이후, 메모리(2230) 또는 스토리지(2400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(2210)의 복수의 서브 프로세서(2212a, 2212b, 2212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다. 예를 들어 디스플레이(2500)에 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터가 디스플레이될 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 어플리케이션 프로세서(2200)에 전송할 수 있다. 어플리케이션 프로세서(2200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 어플리케이션 프로세서(2200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(2230) 또는 스토리지(2400)에 저장할 수 있다.
PMIC(2300)는 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(2300)는 어플리케이션 프로세서(2200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(2100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(2100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(2100c)에 제3 전력을 공급할 수 있다.
PMIC(2300)는 어플리케이션 프로세서(2200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(2100a, 2100b 및 2100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 이미지 센싱 장치 100: 이미지 센서
200: 상부 칩 300: 하부 칩
400: 중간 칩 VR1: 제1 가변 저항 소자
BEC1: 제1 컨택 800: 비휘발성 메모리 장치
900: 이미지 신호 프로세서 1170: 버퍼부
CS1: 제1 연결 구조체 CS2: 제2 연결 구조체
CS3: 제3 연결 구조체

Claims (10)

  1. 픽셀 어레이 및 상기 픽셀 어레이와 연결된 제1 연결 구조체를 포함하는 상부 칩; 및
    상기 상부 칩의 하부에 배치되고, 상기 제1 연결 구조체와 연결된 제2 연결 구조체, 제1 메모리 장치 및 제2 메모리 장치를 포함하는 하부 칩을 포함하고,
    상기 제1 메모리 장치는 제1 MTJ 소자를 포함하고,
    상기 제2 메모리 장치는 상기 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하고,
    상기 제2 연결 구조체는,
    제1 메탈층;
    상기 제1 메탈층 상에 배치되고, 상기 제1 메탈층의 두께와 같은 두께를 갖는 제2 메탈층;
    상기 제2 메탈층 상에 배치되고, 상기 제2 메탈층의 두께보다 큰 두께를 갖는 제3 메탈층;
    상기 제3 메탈층 상에 배치되고, 상기 제3 메탈층의 두께보다 큰 두께를 갖는 제4 메탈층;
    상기 제1 메탈층 및 상기 제2 메탈층 사이에 배치되는 제1 절연층;
    상기 제2 메탈층 및 상기 제3 메탈층 사이에 배치되는 제2 절연층; 및
    상기 제3 메탈층 및 상기 제4 메탈층 사이에 배치되는 제3 절연층을 포함하고,
    상기 제1 MTJ 소자는 상기 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고,
    상기 제2 MTJ 소자는 상기 제1 내지 제3 절연층 중 적어도 하나 안에 배치되는 이미지 센서.
  2. 제 1항에 있어서,
    상기 제1 MTJ 소자는 상기 제1 절연층 안에 배치되고, 상기 제1 및 제2 메탈층을 연결하는 이미지 센서.
  3. 제 2항에 있어서,
    상기 제2 MTJ 소자는 상기 제1 절연층 안에 배치되고, 상기 제1 MTJ 소자와 이격되어 상기 제1 및 제2 메탈층을 연결하는 이미지 센서.
  4. 제 2항에 있어서,
    상기 제2 MTJ 소자는 상기 제2 절연층 안에 배치되고, 상기 제2 및 제3 메탈층을 연결하는 이미지 센서.
  5. 제 1항에 있어서,
    상기 제1 메모리 장치는 상기 픽셀 어레이로부터 전달되는 신호를 저장하는 프레임 버퍼인 이미지 센서.
  6. 제 1항에 있어서,
    상기 제1 메모리 장치의 저장 용량은 상기 제2 메모리 장치의 저장 용량보다 큰 이미지 센서.
  7. 제 1항에 있어서,
    상기 제1 메모리 장치의 동작 속도는 상기 제2 메모리 장치의 동작 속도보다 큰 이미지 센서.
  8. 픽셀 어레이 및 상기 픽셀 어레이와 연결된 제1 연결 구조체를 포함하는 상부 칩;
    상기 상부 칩의 하부에 배치되고, 상기 제1 연결 구조체와 연결된 제2 연결 구조체, 제1 메모리 장치 및 제2 메모리 장치를 포함하는 중간 칩; 및
    상기 중간 칩의 하부에 배치되고, 상기 제2 연결 구조체와 연결된 제3 연결 구조체를 포함하는 하부 칩을 포함하고,
    상기 제1 메모리 장치는 제1 MTJ 소자를 포함하고,
    상기 제2 메모리 장치는 상기 제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하고,
    상기 제2 연결 구조체는,
    제1 메탈층;
    상기 제1 메탈층 상에 배치되고, 상기 제1 메탈층의 두께와 같은 두께를 갖는 제2 메탈층;
    상기 제2 메탈층 상에 배치되고, 상기 제2 메탈층의 두께보다 큰 두께를 갖는 제3 메탈층;
    상기 제1 메탈층 및 상기 제2 메탈층 사이에 배치되는 제1 절연층; 및
    상기 제2 메탈층 및 상기 제3 메탈층 사이에 배치되는 제2 절연층을 포함하고,
    상기 제1 MTJ 소자는 상기 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고,
    상기 제2 MTJ 소자는 상기 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되는 이미지 센서.
  9. 이미지 센서; 및
    상기 이미지 센서로부터 제공된 이미지 신호를 처리하는 이미지 신호 프로세서를 포함하고,
    상기 이미지 센서는,
    픽셀 어레이;
    상기 픽셀 어레이로부터 생성된 신호를 제공받는 연결 구조체;
    제1 MTJ 소자를 포함하는 제1 메모리 장치; 및
    제1 MTJ 소자와 다른 제2 MTJ 소자를 포함하는 제2 메모리 장치를 포함하고,
    상기 연결 구조체는,
    제1 메탈층;
    상기 제1 메탈층 상에 배치되는 제2 메탈층;
    상기 제2 메탈층 상에 배치되는 제3 메탈층;
    상기 제3 메탈층 상에 배치되는 제4 메탈층;
    상기 제1 메탈층 및 상기 제2 메탈층 사이에 배치되는 제1 절연층;
    상기 제2 메탈층 및 상기 제3 메탈층 사이에 배치되는 제2 절연층; 및
    상기 제3 메탈층 및 상기 제4 메탈층 사이에 배치되는 제3 절연층을 포함하고,
    상기 제1 MTJ 소자는 상기 제1 절연층 및 제2 절연층 중 적어도 하나 안에 배치되고,
    상기 제2 MTJ 소자는 상기 제1 내지 제3 절연층 중 적어도 하나 안에 배치되고,
    상기 제1 메모리 장치는 상기 픽셀 어레이로부터 생성된 신호를 상기 제1 MTJ 소자에 저장하고, 상기 저장된 신호를 상기 이미지 신호 프로세서에 제공하고,
    상기 제2 메모리 장치는 상기 제2 MTJ 소자로부터 독출된 데이터를 상기 이미지 신호 프로세서에 제공하는 이미지 센싱 장치.
  10. 제 9항에 있어서,
    상기 이미지 신호 프로세서는 상기 제2 메모리 장치로부터 제공받은 데이터를 이용하여 상기 제1 메모리 장치로부터 제공받은 신호에 대한 이미지 처리를 수행하는 이미지 센싱 장치.
KR1020200144925A 2020-11-03 2020-11-03 이미지 센서 및 이미지 센싱 장치 KR20220059598A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200144925A KR20220059598A (ko) 2020-11-03 2020-11-03 이미지 센서 및 이미지 센싱 장치
US17/368,112 US11984467B2 (en) 2020-11-03 2021-07-06 Image sensor and image sensing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200144925A KR20220059598A (ko) 2020-11-03 2020-11-03 이미지 센서 및 이미지 센싱 장치

Publications (1)

Publication Number Publication Date
KR20220059598A true KR20220059598A (ko) 2022-05-10

Family

ID=81379225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200144925A KR20220059598A (ko) 2020-11-03 2020-11-03 이미지 센서 및 이미지 센싱 장치

Country Status (2)

Country Link
US (1) US11984467B2 (ko)
KR (1) KR20220059598A (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120949B2 (en) 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
KR100979351B1 (ko) 2008-07-25 2010-08-31 주식회사 하이닉스반도체 멀티 스택 ｓｔｔ－ｍｒａｍ 장치 및 그 제조 방법
US20120134200A1 (en) 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
US9047964B2 (en) 2012-08-20 2015-06-02 Qualcomm Incorporated Multi-level memory cell using multiple magnetic tunnel junctions with varying MGO thickness
JP2015082564A (ja) 2013-10-22 2015-04-27 ソニー株式会社 メモリセル構造、メモリ製造方法、メモリ装置
KR102544782B1 (ko) * 2016-08-04 2023-06-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102621752B1 (ko) * 2017-01-13 2024-01-05 삼성전자주식회사 Mram을 포함한 씨모스 이미지 센서
KR102641744B1 (ko) * 2017-01-20 2024-03-04 삼성전자주식회사 가변 저항 메모리 소자
KR102266035B1 (ko) 2017-05-26 2021-06-17 삼성전자주식회사 자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법
US11329099B2 (en) 2017-12-30 2022-05-10 Integrated Silicon Solution, (Cayman) Inc. Magnetic memory chip having nvm class and SRAM class MRAM elements on the same chip

Also Published As

Publication number Publication date
US20220139991A1 (en) 2022-05-05
US11984467B2 (en) 2024-05-14

Similar Documents

Publication Publication Date Title
US20210225906A1 (en) Image sensor
US11942499B2 (en) Image sensor
US11631711B2 (en) Image sensor and image sensing device
US20220130884A1 (en) Image sensor
US12009374B2 (en) Image sensor including color filter grid including portion overlapping super phase detection (PD) pixel
KR20220059598A (ko) 이미지 센서 및 이미지 센싱 장치
KR20220087678A (ko) 이미지 센서 및 이미지 센싱 회로
CN115224060A (zh) 图像传感器
US12022212B2 (en) Image sensor and image sensing system
US20230073145A1 (en) Image sensor and method of manufacturing image sensor
US11711624B2 (en) Image sensor and image sensing system including the same
US20240186349A1 (en) Image sensing device and method of image signal processing
US20240234467A1 (en) Image sensors
US20220285415A1 (en) Image sensor with pixels having uniform sensitivity
US20220336513A1 (en) Image sensor
US20220328554A1 (en) Image sensor and image sensing system including the image sensor
US20220406836A1 (en) Image sensor
US20230197754A1 (en) Image sensor
US20230005980A1 (en) Image sensor
US20230071106A1 (en) Image sensor, camera device including the image sensor, electronic device including the camera device, and method of manufacturing the image sensor
JP2023024352A (ja) イメージセンサ
CN115084173A (zh) 图像传感器和包括图像传感器的相机模块
KR20220161110A (ko) 이미지 센서 및 이미지 신호 처리 방법

Legal Events

Date Code Title Description
A201 Request for examination