KR20100010410A - 원칩 퓨전 메모리소자 - Google Patents

Abstract

본 발명의 원칩(one-chip) 퓨전 메모리소자는, 플래시 메모리소자의 단위셀 및 램 소자의 단위셀이 동일한 기판에 셀 단위 또는 컬럼 단위로 집적되어, 전원공급시 플래시 메모리소자의 단위셀로부터 램 소자의 단위셀로 데이터가 전달되고, 전원중단시 램 소자의 단위셀로부터 플래시 메모리소자의 단위셀로 데이터가 전달되는 구조를 갖는다.

원칩 퓨전 메모리소자, 셀 단위, 컬럼 단위, 램, 플래시 메모리소자

Description

원칩 퓨전 메모리소자{One-chip fusion memory device}

본 발명은 반도체 메모리소자에 관한 것으로서, 특히 휘발성 메모리소자와 불휘발성 메모리소자가 동일한 기판에 셀 단위 또는 컬럼 단위로 집적된 원칩 퓨전 메모리소자에 관한 것이다.

일반적으로 메모리소자는 휘발성 메모리소자와 불휘발성 메모리소자로 구분된다. 디램(DRAM)이나 에스램(SRAM)과 같은 휘발성 메모리소자의 경우 상대적으로 높은 성능을 나타내지만, 데이터를 유지하기 위해서는 전원이 지속적으로 공급되어야 한다는 제한을 갖는다. 반면에 플래시(flash) 메모리소자와 같은 불휘발성 메모리소자는 전원공급이 중단되더라도 저장하고 있던 데이터를 그대로 유지할 수 있다.

도 1는 일반적인 플래시 메모리소자의 단위셀을 나타내 보인 등가회로도이다. 도 1에 나타낸 바와 같이, 플래시 메모리소자의 단위셀은 플로팅게이트 구조의 플래시 메모리셀(101)로 이루어진다. 비록 도면에 나타내지는 않았지만, 플래시 메모리셀(101)은, 소스영역 및 드레인영역을 갖는 기판 위에 터널절연막, 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막이 순차적으로 적층되는 단면 구 조를 갖는다. 여기서 컨트롤게이트전극막은 워드라인(WL)에 연결되고, 소스영역은 소스라인(SL)에 연결되며, 그리고 드레인영역은 비트라인(BL)에 연결된다. 이와 같은 플래시 메모리소자의 단위셀의 동작을 설명하면, 먼저 프로그램 동작을 수행하기 위하여, 소스라인(SL)은 플로팅시킨 상태에서 워드라인(WL)에 일정 크기 이상의 바이어스를 인가시킨다. 그러면 비트라인(BL)의 상태에 따라 터널링이 발생하거나 또는 발생하지 않는다. 터널링이 발생하는 경우 기판의 채널영역 내의 캐리어(carrier)들이 플로팅게이트전극으로 터널링되어 셀의 문턱전압은 높아진다. 반면에 터널링이 발생하지 않는 경우 셀의 문턱전압은 이전 상태로 유지된다. 다음에 이레이즈 동작을 수행하기 위해서는, 기판에 이레이즈를 위한 바이어스를 인가하여 플로팅게이트전극 내의 캐리어들이 모두 기판 내로 빠지도록 한다. 이에 따라 셀의 문턱전압은 낮아진다. 리드 동작은 셀의 문턱전압을 검출하여, 기준값 이상인 경우에는 프로그램 상태인 것으로 판별하고, 기준값 이하인 경우에는 이레이즈 상태인 것으로 판별한다.

이와 같은 플래시 메모리소자는 단독으로 사용될 수도 있지만, 최근에는 다른 메모리소자와 함께 집적되어 사용되기도 한다. 일 예로서, 최근 제안되고 있는 퓨전 메모리소자는, 플래시 메모리소자를 예컨대 디램이나 에스램과 같은 휘발성 메모리소자와 함께 집적함으로써 휘발성 메모리소자의 장점과 불휘발성 메모리소자의 장점을 모두 이용하고자 하는 소자이다. 그런데 현재 상용화되어 있는 퓨전 메모리소자는 개별 소자들이 모두 칩(chip) 단위로 집적되는 멀티-칩 패키지(MCP; Multi-Chip Package) 형태이다. 예를 들면, 플래시 메모리소자와 에스램을 칩 단위 로 개별적으로 생산하고, 이 칩들을 데이터 전송을 제어하는 로직 칩과 함께 후공정에서 멀티칩 패키지 공정을 수행하여 제조하여야 한다. 그러나 후공정을 적용함으로써 멀티칩 패키지 제조를 위한 설비투자가 요구되며, 후공정으로 인하여 수율감소를 감수해야 하는 한계를 나타내고 있다.

본 발명이 해결하고자 하는 과제는, 휘발성 메모리소자로서의 램(RAM)과 불휘발성 메모리소자로서의 플래시 메모리소자가 동일한 기판에 셀 단위 또는 컬럼 단위로 집적되는 원칩 퓨전메모리를 제공하는 것이다.

본 발명의 일 실시예에 따른 원칩 퓨전 메모리소자는, 플래시 메모리소자의 단위셀 및 램 소자의 단위셀이 동일한 기판에 셀 단위로 집적되어, 전원공급시 플래시 메모리소자의 단위셀로부터 램 소자의 단위셀로 데이터가 전달되고, 전원중단시 램 소자의 단위셀로부터 플래시 메모리소자의 단위셀로 데이터가 전달되는 구조를 갖는다.

플래시 메모리소자의 단위셀은, 기판 내에서 채널영역에 의해 이격되도록 배치되는 소스영역 및 드레인영역과, 채널영역 위의 터널절연막과, 터널절연막 위의 플로팅게이트전극막과, 플로팅게이트전극막 위의 게이트간 절연막과, 그리고 게이트간 절연막 위의 컨트롤게이트전극막을 포함할 수 있다.

이 경우 드레인영역은 램 소자의 단위셀과 전기적으로 연결된다.

플래시 메모리소자의 단위 셀은 플로팅게이트 구조의 단위셀 또는 전하트랩층 구조일 수 있다.

램 소자의 단위셀은, 디램의 단위셀, 2트랜지스터 N채널형 모스 에스램의 단위셀, 2트랜지스터 P채널형 모스 에스램의 단위셀, 또는 3트랜지스터 씨모스 에스 램의 단위셀을 포함할 수 있다.

본 발명의 다른 실시예에 따른 원칩 퓨전 메모리소자는, 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판과, 제1 영역의 기판 상부에 배치되는 웰영역과, 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자와, 제2 영역의 기판 상부에서 삼중으로 배치되는 삼중 웰영역과, 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 터널절연막, 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막을 포함하는 플래시 메모리소자와, 그리고 플래시 메모리소자의 불순물영역과 커패시터를 전기적으로 연결시키는 배선막을 포함한다.

본 발명의 또 다른 실시예에 따른 원칩 퓨전 메모리소자는, 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판과, 제1 영역의 기판 상부에 배치되는 웰영역과, 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자와, 제2 영역의 기판 상부에서 상호 분리되어 배치되는 단일 웰영역 및 삼중 웰영역과, 단일 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 제1 터널절연막, 제1 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막과, 그리고 삼중 웰영역 위에서 순차적으로 배치되는 제2 터널절연막 및 제2 플로팅게이트전극막을 포함하되, 제1 플로팅게이트전극막과 제2 플로팅게이트전극막은 상호 전기적으로 연결되도록 배치되는 플래시 메모리소자와, 그리고 플래시 메모리소자의 불순물영역과 커패시터를 전기적으로 연결시키는 배선막을 포함한다.

본 발명의 또 다른 실시예에 따른 원칩 퓨전 메모리소자는, 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판과, 제1 영역의 기판 상부에 배치되는 제1 삼중 웰영역과, 제1 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자와, 제2 영역의 기판 상부에서 삼중으로 배치되는 제2 삼중 웰영역과, 제2 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 채널영역 위에서 순차적으로 배치되는 터널절연막, 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막을 포함하는 플래시 메모리소자와, 그리고 플래시 메모리소자의 불순물영역과 커패시터를 전기적으로 연결시키는 배선막을 포함한다.

본 발명의 또 다른 실시예에 따른 원칩 퓨전 메모리소자는, 비트라인에 연결되는 제1 선택트랜지스터와, 공통소스라인에 연결되는 제2 선택트랜지스터와, 그리고 제1 선택트랜지스터 및 제2 선택트랜지스터 사이에서 직렬로 배치되는 복수개의 플래시 메모리셀들을 포함하는 낸드 스트링과, 그리고 복수개의 플래시 메모리셀들에 대응되며, 각각 비트라인에 연결되는 복수개의 램 소자들이 독립적으로 배치되 는 램 스트링을 포함한다.

본 실시예에 있어서, 비트라인에 연결되어 낸드 스트링과 램 스트링 사이의 데이터 버퍼 및 드라이빙을 위한 버퍼/드라이버를 더 포함할 수 있다.

또한 제1 선택트랜지스터 및 비트라인 사이에 배치되는 극성변경을 위한 인버터를 더 포함할 수도 있다.

램 소자는, 디램, 2트랜지스터 N채널형 모스 에스램, 2트랜지스터 P채널형 모스 에스램, 3트랜지스터 씨모스 에스램, 또는 통상의 6트랜지스터 에스램을 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 원칩 퓨전 메모리소자는, 비트라인에 연결되는 제1 선택트랜지스터와, 제1 선택트랜지스터의 불순물영역과 연결되는 불순물영역을 각각 갖는 복수개의 노아 플래시 메모리셀들과, 그리고 복수개의 노아 플래시 메모리셀들에 대응되며, 각각 비트라인에 연결되면서 독립적으로 배치되는 복수개의 램 소자들을 포함한다.

본 실시예에 있어서, 비트라인에 연결되어 노아 플래시 메모리셀 스트링과 램 소자 스트링의 데이터 버퍼 및 드라이빙을 위한 버퍼/드라이버를 더 포함할 수 있다.

또한 제1 선택트랜지스터 및 비트라인 사이에 배치되는 극성변경을 위한 인버터를 더 포함할 수도 있다.

램 소자는, 디램, 2트랜지스터 N채널형 모스 에스램, 2트랜지스터 P채널형 모스 에스램, 3트랜지스터 씨모스 에스램, 또는 통상의 6트랜지스터 에스램을 포함 할 수 있다.

본 발명에 따르면, 셀단위 원칩 퓨전 메모리소자의 경우 데이터 전송이 셀 상태나 비트에 관계없이 모든 셀에서 동시에 동일한 제어신호로 수행됨에 따라 별도의 제어로직이 불필요하며, 컬럼단위 원칩 퓨전 메모리소자의 경우 데이터 전송이 비트라인에 연결된 낸드(또는 노어) 플래시 스트링과 램 스트링간에 순차적으로 수행되어 별도의 제어로직이 불필요하다. 그리고 전공정에서 하나의 칩 안에 셀 단위 또는 컬럼 단위로 램과 플래시 메모리소자를 집적하므로 후공정을 위한 설비 투자를 필요로 하지 않는다.

또한 플래시와 램이 서로 1:1로 매칭(matching)되어 있으며, 각 매칭되는 플래시와 램 사이에 데이터가 전송되므로 추가적인 제어로직 없이도 데이터 전송을 용이하게 제어할 수 있다. 더욱이 제어로직을 사용하여 페이지나 블록 단위로 데이터에 접근하는 플래시와 랜덤하게 접근하는 램 간의 데이터 전송을 제어하는 방식의 통상의 MCP 퓨전메모리보다 데이터 전송속도가 더 빠르며, 이로 인해 생산단가를 낮추며 후공정 설비투자 및 MCP 공정으로 인한 수율저하를 억제할 수 있다.

도 2는 본 발명의 일 실시예에 따른 퓨전 메모리소자를 나타내 보인 등가회로도이다. 도 2를 참조하면, 본 발명에 따른 퓨전 메모리소자(200)는 램(RAM)과 플래시 메모리소자가 단위 셀 단위로 함께 집적되는 구조를 갖는다. 도면에서 참조부호 "210"으로 나타낸 요소는 플래시 메모리소자의 단위셀을 나타내고, 참조부호 "220"으로 나타낸 블록은 램의 단위셀을 나타낸다. 플래시 메모리소자의 단위셀(210)은 통상의 플로팅 게이트 구조일 수도 있으며, 경우에 따라서는 전하트랩층을 갖는 구조일 수도 있다. 램의 단위셀(220)은 디램(DRAM)일 수도 있고, 또는 에스램(SRAM)일 수도 있다. 에스램인 경우, 2트랜지스터 N채널형 모스 구조이거나, 2트랜지스터 P채널형 모스 구조이거나, 또는 3트랜지스터 씨모스 구조일 수 있다.

이와 같은 퓨전 메모리소자의 동작을 설명하면, 퓨전 메모리소자(200)에 전원이 공급되면 플래시 메모리 소자의 단위셀(210)로부터 램의 단위셀(220)로 데이터가 전송되며, 결과적으로 램의 단위셀(220)이 사용된다. 반면에 퓨전 메모리소자(200)에 전원공급이 중단되면, 램의 단위셀(220)로부터 플래시 메모리소자의 단위셀(210)로 데이터가 전송되며, 결과적으로 플래시 메모리소자의 단위셀(210)이 사용된다.

램의 단위셀(220)로부터 플래시 메모리소자의 단위셀(210)로 데이터가 전송되는 프로그램 동작을 위해, 소스라인(SL)은 플로팅시킨 상태에서 워드라인(WL)에 프로그램 전압을 인가한다. 그러면 램의 단위셀(220)의 상태에 따라 터널링이 발생될지의 여부가 결정된다. 예컨대 램의 단위셀(220)의 상태가 하이(high)인 경우 터널링이 발생하지 않는다. 반면에 램의 단위셀(220)의 상태가 로우(low)인 경우 터널링이 발생한다. 램의 단위셀(220)의 상태는 도 1의 비트라인(BL)에 인가되는 신호처럼 플래시 메모리에서의 프로그램 동작을 제어하는 기능을 수행한다. 플래시 메모리소자의 단위셀(210)로부터 램의 단위셀(220)로 데이터가 전송되는 리드 아웃(read out) 동작의 경우, 소스라인(SL)에 리드 전압을 인가하고, 이 경우 플래시 메모리소자의 단위셀(210)의 문턱전압 크기에 따라, 도면에서 화살표(230)로 나타낸 바와 같이 전류가 흐를 수도 있고 흐르지 않을 수도 있다. 예컨대 플래시 메모리소자의 단위셀(210)의 문턱전압 크기가 높은 경우 전류는 흐르지 않으며, 반면에 플래시 메모리소자의 단위셀(210)의 문턱전압 크기가 낮은 경우 전류는 흐르게 된다. 플래시 메모리소자 단위셀(210)의 리드아웃 전류를, 도 1의 플래시 메모리소자에서는 비트라인(BL)을 통해 센싱앰프로 플래시 메모리소자의 상태를 읽는데 반하여, 본 실시예에서는 램 단위셀(220)을 충전하여 램 단위셀(220)의 상태를 변경시킨다. 이와 같이 전류가 흐르는지의 여부에 따라 램의 단위셀(220)의 상태가 결정된다. 그리고 플래시 메모리소자의 단위셀(210)을 리셋시키는 이레이즈 동작의 경우, 통상의 플래시 메모리소자의 이레이즈와 동일하게, 기판에 이레이즈 전압을 인가하여 플래시 메모리소자의 단위셀(210)의 채널 문턱전압을 일정크기, 예컨대 0V 이하가 되도록 한다.

도 3은 도 2의 퓨전 메모리소자(200) 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조를 예시적으로 나타내 보인 단면도이다. 도 3을 참조하면, 소자분리막(304)에 의해 전기적으로 구분되는 제1 영역 및 제2 영역을 갖는 p-형 기판(301)의 제1 영역에는 디램의 단위셀(220)이 배치되고, 기판(301)의 제2 영역에는 플래시 메모리소자의 단위셀(210)이 배치된다. 잘 알려진 바와 같이 디램의 단위셀(220)은 트랜지스터와 커패시터를 포함한다.

디램의 단위셀(220)의 구조를 설명하면, p-형 기판(301)의 제1 영역 상부에 p형 웰영역(320)이 배치된다. p형 웰영역(320)의 상부에는 상호 이격되도록 배치되는 n+형 드레인영역(321) 및 소스영역(322)이 배치된다. n+형 드레인영역(321) 및 소스영역(322) 사이는 채널영역이며, 이 채널영역 위에는 게이트절연막(323)이 배치된다. 게이트절연막(323) 위에는 게이트전극막(324)이 배치된다. n+형 소스영역(322)은 커패시터(329)에 컨택(325)을 통해 전기적으로 연결된다. 커패시터(329)는 컨택(325)에 연결되는 하부전극막(326)과, 하부전극막(326) 위에 배치되는 유전체막(327)과, 그리고 유전체막(327) 위에 배치되는 상부전극막(328)을 포함한다. 일 예에서, 하부전극막(326) 및 상부전극막(328) 중 적어도 어느 하나는 폴리실리콘막으로 이루어질 수 있다. 다른 예에서, 하부전극막(326) 및 상부전극막(328)은 모두 금속막으로 이루어질 수 있다.

플래시 메모리소자의 단위셀(210)의 구조를 설명하면, 기판(301)의 제2 영역 상부에 p형 웰영역(310)이 배치된다. p형 웰영역(310)의 상부에는 n형 웰영역(311)이 배치된다. 그리고 n형 웰영역(311)의 상부에는 다시 p형 웰영역(312)이 배치된다. p형 웰영역(312)의 상부에는 상호 이격되도록 배치되는 n+형 제1 불순물영역(313) 및 제2 불순물영역(314)이 배치된다. n+형 제1 불순물영역(313)은, 도면에서 화살표(330)으로 나타낸 바와 같이, 커패시터(329)의 하부전극(326)에 전기적으로 연결된다. n+형 제1 불순물영역(313) 및 제2 불순물영역(314) 사이는 채널영역이며, 이 채널영역 위에는 터널절연막(315)이 배치된다. 터널절연막(315) 위에는 플로팅게이트전극막(316)이 배치된다. 플로팅게이트전극막(316) 위에는 게이트간절연막(317)이 배치된다. 그리고 게이트간절연막(317) 위에는 컨트롤게이트전극 막(318)이 배치된다.

도 4는 도 2의 퓨전 메모리소자(200) 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조의 다른 예를 예시적으로 나타내 보인 단면도이다. 도 4를 참조하면, 본 실시예에 따른 퓨전 메모리소자는 도 3을 참조하여 설명한 퓨전 메모리소자와 대부분 동일한 구조이지만, 플래시 메모리소자의 단위셀(210)이 전기적으로 분리된 제1 웰 및 제2 웰을 갖는다는 점에서는 상이하다. 도 4에서 도 3과 동일한 참조부호는 동일한 요소를 나타내므로, 이하에서 중복되는 설명은 생략하기로 한다. 구체적으로 플래시 메모리소자의 단위셀(210)은 소자분리막(410)에 의해 전기적으로 분리되는 단일웰(single well)영역(SW) 및 삼중웰(triple well)영역(TW)을 포함한다. 단일웰영역(SW)에서는 p-형 기판(301)의 상부에 p형 웰영역(401)만 배치되는 반면에, 삼중웰영역(TW)에서는 p-형 기판(301)의 상부에 p형 웰영역(402)이 배치되고, 그 내부에 n형 웰영역(403)이 배치되며, 다시 그 내부에 p형 웰영역(404)이 배치되는 삼중의 웰 구조가 배치된다. 단일웰영역(SW) 내의 p형 웰영역(401) 상부에는 채널영역으로 상호 이격된 제1 불순물영역(313) 및 제2 불순물영역(314)이 배치되고, 채널영역 위에는 제1 터널절연막(315), 제1 플로팅게이트전극막(316), 게이트간절연막(317) 및 컨트롤게이트전극막(318)이 순차적으로 배치된다. 삼중웰영역(TW) 내의 p형 웰영역(404) 상부에는 제2 터널절연막(415) 및 제2 플로팅게이트전극막(416)이 순차적으로 배치된다. 도면에서 화살표(430)로 나타낸 바와 같이, 제1 플로팅게이트전극막(316)과 제2 플로팅게이트전극막(416)은 상호 전기적으로 연결된다.

도 3에 나타낸 퓨전 메모리소자의 구조와 도 4에 나타낸 퓨전 메모리소자의 구조 사이에는 이레이즈 동작시 차이점이 있다. 구체적으로 도 3에 나타낸 퓨전 메모리소자의 경우, 이레이즈 동작을 수행하기 위하여 n형 웰영역(311) 및 p형 웰영역(312)에 동시에 이레이즈 전압을 인가한다. 그런데 제1 불순물영역(313)은 램의 단위셀(220)의 트랜지스터와 전기적으로 연결되어 있으므로, 커패시터(329)의 상태에 따라 플래시 메모리소자의 단위셀(210)의 p형 웰영역(312)에서 n+형 제1 불순물영역(313)을 통해 램의 단위셀(220)의 p-형 기판(301) 방향으로 pnp 바이폴라 트랜지스터나 또는 pn 다이오드와 같은 기생 성분이 생기게 되며, 이에 따라 원하지 않은 과전류가 흘러 브레이크다운이 발생할 수 있다. 이에 반하여, 도 4에 나타낸 퓨전 메모리소자의 경우에는, 이레이즈 동작을 수행하기 위해 이레이즈 전압을 p형 웰영역(404) 및 n형 웰영역(403)에 인가한다. 이 경우 램의 단위셀(220)의 트랜지스터와 전기적으로 연결되어 있는 n+형 제1 불순물영역(313)과, 이레이즈 전압이 인가되는 p형 웰영역(404) 및 n형 웰영역(403)이 소자분리막(410)에 의해 전기적으로 상호 분리되어 있으므로, 이레이즈 전압 인가로 기생 바이폴라 트랜지스터나 기생 다이오드와 같은 기생 성분이 발생하지 않게 된다. 프로그램 동작이나 리드 동작의 경우에는 동일하다.

도 5는 도 2의 퓨전 메모리소자(200) 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조의 또 다른 예를 예시적으로 나타내 보인 단면도이다. 도 5를 참조하면, 본 실시예에 따른 퓨전 메모리소자는 도 3을 참조하여 설명한 퓨전 메모리소자와 대부분 동일한 구조이지만, 디 램의 단위셀(220)이 삼중웰 구조(451/452/453)를 갖는다는 점에서는 상이하다. 도 5에서 도 3과 동일한 참조부호는 동일한 요소를 나타내므로, 이하에서 중복되는 설명은 생략하기로 한다. 구체적으로 디램의 단위셀(220)은 기판(301)의 상부영역에 배치되는 제1 p형 웰영역(451)과, 그 상부에 배치되는 n형 웰영역(452)이 배치되며, 그리고 그 상부에는 제2 p형 웰영역(452)이 배치된다.

도 3에 나타낸 퓨전 메모리소자의 구조와 도 5에 나타낸 퓨전 메모리소자의 구조 사이에도 이레이즈 동작시 차이점이 있다. 구체적으로 도 3에 나타낸 퓨전 메모리소자의 경우, 이레이즈 동작을 수행하기 위하여 n형 웰영역(311) 및 p형 웰영역(312)에 동시에 이레이즈 전압을 인가한다. 그런데 제1 불순물영역(313)은 램의 단위셀(220)의 트랜지스터와 전기적으로 연결되어 있으므로, 커패시터(329)의 상태에 따라 플래시 메모리소자의 단위셀(210)의 p형 웰영역(312)에서 n+형 제1 불순물영역(313)을 통해 램의 단위셀(220)의 p-형 기판(301) 방향으로 pnp 바이폴라 트랜지스터나 또는 pn 다이오드와 같은 기생 성분이 생기게 되며, 이에 따라 원하지 않은 과전류가 흘러 브레이크다운이 발생할 수 있다. 이에 반하여, 도 5에 나타낸 퓨전 메모리소자의 경우에는, 이레이즈 동작을 수행하기 위해 이레이즈 전압을 n형 웰영역(311) 및 p형 웰영역(312)에 동시에 인가하더라도 램의 단위셀(220)의 바디영역을 하는 제2 p형 웰영역(453)이 플로팅된 상태가 되므로 기생 바이폴라 트랜지스터나 기생 다이오드와 같은 기생 성분이 발생하지 않게 된다. 프로그램 동작이나 리드 동작의 경우에는 동일하다.

도 6은 본 발명의 일 예에 따라 디램(510)과 플래시 메모리소자(520)가 셀 단위로 집적된 퓨전 메모리소자(500)의 등가회로도이다. 도 6을 참조하면, 디램(510)의 단위 셀은 하나의 패스 트랜지스터(501)와 커패시터(502)로 구성된다. 패스 트랜지스터(501)의 게이트단자(G)는 워드라인(WL)에 연결되고, 드레인단자(D1)는 비트라인(BL)에 연결되며, 그리고 소스단자(S1)는 커패시터(502)에 연결된다. 또한 소스단자(S1)은 플래시 메모리소자(520)의 제1 불순물영역, 예컨대 드레인단자(D2)에 연결된다. 플래시 메모리소자(520)는, 도 4를 참조하여 설명한 바와 같이, 단일웰(SW) 구조와 삼중웰(TW) 구조를 가지며, 단일웰(SW) 구조가 있는 영역과 삼중웰(TW) 구조가 있는 영역에서 플로팅게이트전극막(FG)은 공통으로 배치된다. 플래시 메모리소자(520)의 소스단자(S2)은 소스라인(SL)에 연결되며, 이 소스라인(SL)은 외부의 글로벌 액세스(Global Access)(530) 내의 회로에 연결된다. 이 외에 삼중웰(TW)도 외부의 글로벌 액세스(530) 내의 회로에 연결되며, 또한 컨트롤게이트전극단자(CG)도 외부의 글로벌 액세스(530) 내의 회로에 연결된다. 글로벌 액세스(530) 내에는 제1 모스 트랜지스터(531), 제2 모스 트랜지스터(532) 및 제3 모스 트랜지스터(533)가 배치된다. 제1 모스 트랜지스터(531)는 소스라인(SL)에 연결되고, 게이트단자(G1)로는 리드 신호가 입력된다. 제2 모스 트랜지스터(532)는 삼중웰(TW)에 연결되고, 게이트단자(G2)로는 리셋 신호가 입력된다. 그리고 제3 모스 트랜지스터(533)는 컨트롤게이트전극단자(CG)에 연결되고, 게이트단자(G3)로는 프로그램 신호가 입력된다.

이와 같이 셀 단위로 집적된, 즉 셀-레벨의 퓨전 메모리소자를 프로그램하고 리드하는 동작은 단일웰(SW) 구조상에서 이루어지고, 이레이즈하는 동작은 삼중 웰(TW) 구조상에서 이루어진다. 구체적으로 디램(510)에서 플래시 메모리소자(520)로 데이터가 전송되는 프로그램하는 동작을 설명하면, 디램(510)의 커패시터(502)가 플래시 메모리소자(520)의 드레인단자(D2)에 연결되어 있으므로, 디램(510)의 커패시터(502) 상태에 의해 터널링 여부가 결정된다. 즉 플래시 메모리소자(520)의 컨트롤게이트전극단자(CG)에 프로그램 신호가 인가되면, 디램(510)의 커패시터(502) 상태가 하이(high)인 경우와 로우(high)인 경우 다른 현상이 발생한다. 커패시터(502) 상태가 하이인 경우, 플래시 메모리소자(520)의 불순물영역들과 채널영역에는 모두 하이 바이어스가 인가되고, 그 결과 플래시 메모리소자(520)의 p형 웰로부터 유입되는 전자가 차단되어 터널링이 발생하지 않는다. 반면에 커패시터(502) 상태가 로우인 경우, p형 웰로부터 채널영역을 거쳐 플로팅게이트전극막(FG)으로 전자가 터널링된다. 이와 같이 전자가 터널링되는 경우, 플래시 메모리소자(520)의 불순물영역들은 플로팅상태가 되며, 따라서 p형 웰영역으로부터만 전자가 공급되어 터널링이 이루어진다.

플래시 메모리소자(520)로부터 디램(510)으로 데이터가 전송되는 리드 동작을 설명하면, 전원이 오프된 상태에서 디램(510)에 저장되어 있던 신호는 모두 방전되는데, 이 상태에서 전원이 온 되고 플래시 메모리소자(520)에 리드신호가 입력되면, 플래시 메모리소자(520)의 불순물영역들 중 소스라인(SL)에 연결된 소스영역으로 바이어스가 인가된다. 그러면 플로팅게이트전극막(FG) 내에 전자가 트랩되어 있는지의 여부에 따라 채널영역의 문턱전압이 변경된다. 일 예로 플로팅게이트전극막(FG) 내에 전자가 트랩되어 있는 경우 채널영역의 문턱전압이 증가하여 전류가 흐르지 않게 되며, 따라서 디램(510)은 플로팅 상태를 유지한다. 반면에 플로팅게이트전극막(FG) 내에 전자가 트랩되어 있지 않은 경우 채널영역을 통해 전류가 흐르며, 따라서 디램(510)의 커패시터(502)는 충전된다. 결과적으로 플래시 메모리소자(520)에서 디램(510)으로 데이터가 전송되게 된다. 한편, 이레이즈 동작은, 삼중웰(TW) 구조에 리셋 바이어스를 인가함으로써 이루어지며, 그 결과 플로팅게이트전극막(FG) 내에 트랩되어 있던 전자는 제거된다.

도 7은 본 발명의 다른 예에 따라 2트랜지스터 NMOS 에스램(610)과 플래시 메모리소자(620)가 셀 단위로 집적된 퓨전 메모리소자(600)의 등가회로도이다. 도 7을 참조하면, 패스모드(pass mode) 2트랜지스터 NMOS 에스램(610)은 패스 트랜지스터 역할을 하는 제1 트랜지스터(611) 및 제2 트랜지스터(612)로 이루어진다. 제1 트랜지스터(611)의 게이트단자(G1)는 워드라인(WL)에 연결되고, 드레인단자(D1)는 비트라인(BL)에 연결된다. 제1 트랜지스터(611)의 소스단자(S1)은 제2 트랜지스터(612)의 게이트단자(G2)와 소스단자(S2)에 연결된다. 제2 트랜지스터(612)의 드레인단자(D2)에는 전압 VDD가 인가된다. 제2 트랜지스터(612)의 소스단자(S2)는 플래시 메모리소자(620)의 드레인단자(D3)에 연결된다. 플래시 메모리소자(620)의 소스단자(S3)은 소스라인(SL)에 연결되며, 이 소스라인(SL)은 외부의 글로벌 액세스(630) 내의 회로에 연결된다. 글로벌 액세스(630) 내의 회로 구조는 도 6의 글로벌 액세스(530) 내의 회로구조와 동일하므로 중복되는 설명은 생략하기로 한다. 본 실시예에서도 플래시 메모리소자(620)은 단일웰(SW) 구조 및 삼중웰(TW) 구조를 모두 포함한다. 삼중웰(TW) 구조도 외부의 글로벌 액세스(630) 내의 회로에 연결되 며, 또한 컨트롤게이트전극단자(CG)도 외부의 글로벌 액세스(630) 내의 회로에 연결된다.

이와 같은 퓨전 메모리소자(600)의 에스램(610)과 플래시 메모리소자(620) 사이의 동작은 도 6을 참조하여 설명한 디램(510)과 플래시 메모리소자(520) 사이의 동작과 동일하다. 즉 에스램(610)에서 플래시 메모리소자(620)로 데이터가 전송되는 프로그램 동작은, 에스램(610)의 제2 트랜지스터(612) 상태에 의해 플래시 메모리소자(620)에서의 터널링 여부가 결정되는 방식으로 이루어진다. 플래시 메모리소자(620)로부터 에스램(610)으로 데이터가 전송되는 리드 동작은, 플로팅게이트전극막(FG) 내에 전자가 트랩되어 있는지의 여부에 따라 에스램(610)의 상태가 결정되는 방식으로 이루어진다. 이레이즈 동작은, 삼중웰(TW) 구조에 리셋 바이어스를 인가함으로써 이루어지며, 그 결과 플로팅게이트전극막(FG) 내에 트랩되어 있던 전자는 제거된다.

도 8은 본 발명의 또 다른 실시예에 따라 3트랜지스터 씨모스(CMOS) 에스램(810)과 PMOS 트랜지스터를 포함하는 플래시 메모리소자(820)가 셀 단위로 집적된 퓨전 메모리소자(800)의 등가회로도이다. 도 8을 참조하면, 본 실시예에 따른 퓨전 메모리소자(800)는 패스트랜지스터(811)와 씨모스를 구성하는 PMOS 트랜지스터(812) 및 NMOS 트랜지스터(813)로 이루어지는 에스램(810)과, 단일웰(SW) 및 삼중웰(TW) 구조를 갖는 플로팅게이트 구조의 플래시 메모리소자(821)를 포함하며, 특히 리드 아웃(read out)을 위한 리드 아웃 PMOS 트랜지스터(822)를 포함한다. 구체적으로 패스트랜지스터(811)의 게이트단자(G1)은 워드라인(WL)에 연결되고, 드레 인단자(D1)는 비트라인(BL)에 연결된다. 그리고 소스단자(S1)는 씨모스를 구성하는 PMOS 트랜지스터(812) 및 NMOS 트랜지스터(813)의 각 게이트단자(G2, G3)에 연결된다. PMOS 트랜지스터(812)의 드레인단자(D2)와 NMOS 트랜지스터(813)의 소스단자(S3)는 상호 연결된다. PMOS 트랜지스터(812)의 소스단자(S2)에는 전압 Vss가 인가되고, NMOS 트랜지스터(813)의 드레인단자(D3)에는 전압 VDD가 인가된다. 한편 패스 트랜지스터(811)의 소스단자(S1)와, PMOS 트랜지스터(812)의 게이트단자(G2) 및 드레인단자(D2)와, 그리고 NMOS 트랜지스터(813)의 게이트단자(G3) 및 소스단자(S3)는 상호 연결된다.

플래시 메모리소자(821)의 컨트롤게이트단자(CG)는 외부의 글로벌 액세스(830) 내의 회로와 연결된다. 플래시 메모리소자(821)의 소스단자(S4)는 소스라인(SL)을 통해 외부의 글로벌 액세스(830) 내의 회로와 연결된다. 그리고 드레인단자(D4)는 PMOS 트랜지스터(812)의 드레인단자(D2)와 NMOS 트랜지스터(813)의 소스단자(S3)에 공통으로 연결된다. 리드 아웃 PMOS 트랜지스터(822)의 게이트는 플래시 메모리소자(821)의 플로팅게이트(FG)와 연결되고, 소스단자(S5)는 플래시 메모리소자(821)의 드레인단자(D4)에 연결되며, 그리고 드레인단자(D5)는 외부의 글로벌 액세스(830) 내의 회로에 연결된다.

글로벌 액세스(830) 내에는 제1 모스 트랜지스터(831), 제2 모스 트랜지스터(832), 제3 모스 트랜지스터(833) 및 제4 모스 트랜지스터(834)가 배치된다. 제1 모스 트랜지스터(831)는 소스라인(SL)에 연결되고, 게이트단자(G11)로는 리드 신호가 입력된다. 제2 모스 트랜지스터(832)는 삼중웰(TW)에 연결되고, 게이트단 자(G12)로는 리셋 신호가 입력된다. 제3 모스 트랜지스터(833)는 리드 아웃 PMOS 트랜지스터의 드레인단자(D5)에 연결되고, 게이트단자(G13)로는 리드 신호가 입력된다. 그리고 제4 모스 트랜지스터(834)는 컨트롤게이트전극단자(CG)에 연결되고, 게이트단자(G14)로는 프로그램 신호가 입력된다.

이와 같은 퓨전 메모리소자(800)의 프로그램 동작 및 이레이즈 동작은, 도 6을 참조하여 설명한 2트랜지스터 NMOS 에스램(610)과 플래시 메모리소자(620)가 셀 단위로 집적된 퓨전 메모리소자(600)의 프로그램 동작 및 이레이즈 동작과 각각 동일하며, 따라서 중복된 설명은 생략하기로 한다. 리드 아웃 동작을 설명하면, 플래시 메모리소자(821)의 플로팅게이트(FG)에 전자가 트랩된 경우, 플래시 메모리소자(821)의 채널은 턴 오프되며, 따라서 제1 모스 트랜지스터(831)를 통해 전달되는 리드아웃 전압 VDD는 에스램(810)으로 인가되지 않는다. 그러나 플로팅 게이트를 공유하는 리드 아웃 PMOS 트랜지스터(822)에서의 절대 문턱전압은 감소되어 리드 아웃 PMOS 트랜지스터(822)가 턴 온 되고, 결과적으로 에스램(810)에는 제3 모스 트랜지스터(833)를 통해 전달되는 리드아웃 전압 VSS가 인가된다. 이로 인하여 씨모스 트랜지스터(812, 813)의 P형 모스(812)는 턴 온되고 N형 모스(813)는 턴 오프된다.

반면에 플래시 메모리소자(821)의 플로팅게이트(FG)에 전자가 트랩되지 않은 경우, 플래시 메모리소자(821)의 채널은 턴 온되며, 따라서 제1 모스 트랜지스터(831)를 통해 전달되는 리드아웃 전압 VDD는 에스램(810)으로 인가된다. 그리고 플로팅 게이트를 공유하는 리드 아웃 PMOS 트랜지스터(822)에서의 절대 문턱전압은 증가되어 리드 아웃 PMOS 트랜지스터(822)가 턴 오프 되고, 그 결과 에스램(810)에는 제3 모스 트랜지스터(833)를 통해 전달되는 리드아웃 전압 VSS가 인가되지 않는다.

도 9는 본 발명의 일 예에 따른 셀-레벨 퓨전 메모리소자의 블록도이다. 도 9를 참조하면, 셀-레벨 퓨전 메모리소자(900)는, 셀 단위로 플래시 메모리소자(901) 및 램(902)이 집적된 퓨전 메모리소자(910)가 어레이(array) 형태로 나란하게 배치되는 구조를 의미한다. 글로벌 액세스(미도시)와 퓨전 메모리소자(910) 사이에 배치되는 버스라인(930)을 통해 글로벌 액세스로부터 플래시 메모리소자(901)로 프로그램 신호, 리드 신호 및 이레이즈 신호가 입력된다. 이 신호들은 퓨전 메모리소자(910)의 각 어레이에 동시에 입력되고, 따라서 각 퓨전 메모리소자(910)의 각 어레이는 입력된 신호에 따라 동시에 동작한다. 퓨전 메모리소자(910) 내의 플래시 메모리소자(901)와 램(902) 사이에는, 도면에서 화살표(920)로 나타낸 바와 같이, 상호 데이터 전송이 이루어진다. 램(902)은 비트라인(BL)과 연결된다.

도 10은 본 발명의 다른 예에 따른 컬럼-레벨(column-level) 퓨전 메모리소자의 블록도이다. 도 10을 참조하면, 컬럼-레벨 퓨전 메모리소자(1000)는, 낸드(NAND) 스트링(1010)과 램 스트링(1020)이 비트라인(BL)을 공유하면서 배치되는 구조로 이루어진다. 낸드 스트링(1010)은 비트라인(BL)에 연결되는 제1 선택 트랜지스터(1011)와 공통소스라인(CSL)에 연결되는 제2 선택 트랜지스터(1012)를 포함하며, 제1 선택 트랜지스터(1011)와 제2 선택 트랜지스터(1012) 사이에는 복수개의 단위셀이 직렬로 연결되는 플래시 메모리셀(1013)이 배치된다. 램 스트링(1020)은 비트라인(BL)에 각각 연결되도록 배치되는 복수개의 램 소자(1021)를 포함한다. 램 소자(1021)로는 디램을 사용하거나, 패스 모드의 에스램, 예컨대 싱글 형태의 2트랜지스터 패스 모드 에스램 또는 씨모스 3트랜지스터 패스모드 에스램을 사용하거나, 또는 통상의 6 트랜지스터 토글 모드 에스램을 사용할 수 있다.

플래시 메모리셀(1013)의 개수와 램 소자(1021)의 개수는 동일하다. 낸드 스트링(1010)은 하나의 페이지(page)를 구성할 수 있으며, 이 경우 램 스트링(1020) 또한 하나의 페이지를 구성한다. 경우에 따라서 낸드 스트링(1010)은 하나의 블록(block)을 구성할 수도 있다. 플래시 메모리셀(1013)의 개수와 램 소자(1021)의 개수가 동일한 경우는 플래시 메모리셀(1013)로서 싱글레벨셀(SLC) 구조의 플래시 메모리셀을 적용한 경우로서, 플래시 메모리셀(1013)로서 멀티레벨셀(MLC) 구조의 플래시 메모리셀을 적용하는 경우에는 동일하지 않을 수 있다. 각 비트라인(BL)에 연결된 플래시 메모리셀(1013)은 제1 선택 트랜지스터(1011)에 의해 단절되어 있으며, 따라서 낸드 스트링(1010)을 사용하지 않는 경우 램 스트링(1020)은 통상의 램과 같이 사용될 수도 있다. 플래시 메모리소자와 램 사이의 데이터 전송은 비트라인(BL)을 공유하는 낸드 스트링(1010)과 램 스트링(1020)에서 순차적인 전송을 통해 이루어질 수 있다.

도 11 및 도 12는 도 10의 컬럼-레벨 퓨전 메모리소자(1000)의 데이터 전송동작을 설명하기 위하여 나타내 보인 블록도들이다. 컬럼-레벨 퓨전 메모리소자(1000)의 데이터 전송 동작은 램의 형태에 따라 다르다. 먼저 도 11에 나타낸 바 와 같이, 디램(DRAM) 또는 싱글 형태의 패스 모드 에스램(SRAM)과 같이 싱글 극성(single porlarity)를 갖는 램의 경우, 화살표(1030)로 나타낸 바와 같이 낸드 스트링(1010)과 램 스트링(1020) 사이에 순차적으로 데이터를 전송하는 것이 가능하다. 반면에 도 12에 나타낸 바와 같이, 씨모스 에스램(CMOS SRAM)과 같이 이중 극성(dual polarity)을 갖는 램의 경우, 비트라인(BL)을 통해 낸드 스트링(1010)에 있는 정보를 버퍼 및 드라이버(1050)로 전송하여 버퍼링한다(도면에서 1041로 나타낸 화살표 참조). 그리고 버퍼 및 드라이버(1050) 내에서 버퍼링된 데이터는 비트라인(BL)을 통해 램 스트링(1020)으로 전송된다(도면에서 1042로 나타낸 화살표 참조).

도 13은 도 10의 컬럼-레벨 퓨전 메모리소자(1000)의 프로그램 동작을 설명하기 위하여 나타내 보인 도면이다. 도 13을 참조하면, 낸드 스트링에서 프로그램하고자 선택된 플래시 메모리셀(1014)은 램 스트링에서의 선택된 램 소자(1021)에 의해 프로그램 여부가 결정되며, 이는 도 5의 셀 단위의 퓨전 메모리소자의 프로그램 동작과 동일하며, 다만 페이지 전체적으로는 순차적으로 데이터 전송이 이루어진다는 점만 상이하다. 즉 선택된 램 소자(1022)가 일정 상태인 경우 선택된 플래시 메모리셀(1014)에 프로그램 신호를 입력하면, 도면에서 화살표(1300)로 나타낸 바와 같이, 선택된 램 소자(1022)의 데이터가 선택된 플래시 메모리셀(1014) 내로 전달된다. 이를 위해 제1 선택 트랜지스터(1011)은 턴 온 된다.

도 14 및 도 15는 도 10의 컬럼-레벨 퓨전 메모리소자(1000)의 리드 동작을 설명하기 위하여 나타내 보인 도면들이다. 먼저 단일 극성의 램 소자를 사용한 경 우를 나타내는 도 14를 참조하면, 선택된 플래시 메모리셀(1014)에 리드신호를 입력하면, 도면에서 화살표(1400)로 나타낸 바와 같이, 선택된 플래시 메모리셀(1014)에서 선택된 램 소자(1022)로 데이터가 전송된다. 이를 위해 제1 선택 트랜지스터(1011) 및 제2 선택 트랜지스터(1012)는 턴 온 된다. 다음에 이중 극성의 램 소자를 사용하는 경우를 나타내는 도 15를 참조하면, 선택된 플래시 메모리셀(1014)로부터 두 가지 극성을 모두 드라이브하지 못하므로, 도면에서 화살표(1510)로 나타낸 바와 같이, 비트라인(BL)에 연결된 버퍼 및 드라이버(1050)에서 버퍼링을 한 후에, 도면에서 화살표(1520)로 나타낸 바와 같이, 선택된 램 소자(1022)로 데이터를 드라이브한다. 한편 이레이즈 동작은 통상의 낸드 플래시 메모리셀의 이레이즈 동작과 동일하다. 그리고 셀 레벨 퓨전 메모리소자의 경우, 이레이즈 동작을 위해 도 4a와 같이 플래시 메모리셀을 프로그램/리드아웃 동작을 하는 단일웰(SW) 영역과 이레이즈 동작을 하는 삼중웰(TW) 영역으로 분리하거나, 또는 도 4b와 같이 램의 패스트랜지스터를 삼중웰 구조로 형성하여야 하지만, 본 실시예에서와 같은 컬럼-레벨 퓨전 메모리소자의 경우에는 도 10에 나타낸 바와 같이 낸드 스트링(1010)을 램 스트링(1020)과 분리시킴으로써 통상의 낸드 플래시 메모리셀에서의 이레이즈 동작과 동일하게 수행할 수 있다.

도 16은 본 발명의 또 다른 실시예에 따른 낸드 플래시 메모리셀과 네가티브 극성의 램 소자를 채용한 컬럼-레벨 퓨전 메모리소자를 나타내 보인 도면이다. 도 16을 참조하면, 본 실시예에 따른 컬럼-레벨 퓨전 메모리소자(1600)는, 낸드(NAND) 스트링(1610)과 램 스트링(1620)이 비트라인(BL)을 공유하면서 배치되되, 그 사이 에 씨모스 인버터(1630)가 배치되는 구조로 이루어진다. 낸드 스트링(1610)은 씨모스 인버터(1630)를 통해 비트라인(BL)에 연결되는 제1 선택 트랜지스터(1611)와 공통소스라인(CSL)에 연결되는 제2 선택 트랜지스터(1612)를 포함하며, 제1 선택 트랜지스터(1611)와 제2 선택 트랜지스터(1612) 사이에는 복수개의 단위셀이 직렬로 연결되는 플래시 메모리셀(1613)이 배치된다. 램 스트링(1620)은 비트라인(BL)에 각각 연결되도록 배치되는 복수개의 램 소자(1621)를 포함한다. 디램에서 상태 극성이 바뀌거나, 또는 2트랜지스터 PMOS 패스 모드 에스램의 경우와 같이 상태가 전압 VSS와 플로팅 상태로 동작하는 경우, 씨모스 인버터(1630)에 의해 극성이 변경되어 전압 VDD와 플로팅상태로 동작하는 경우와 동일하게 동작시킬 수 있다.

도 17은 본 발명의 또 다른 예에 따른 노아(NOR) 플래시 메모리셀을 채용한 퓨전 메모리소자를 나타내 보인 도면이다. 도 17을 참조하면, 복수개의 노아 플래시 메모리셀(1720)들의 각각의 드레인영역이 선택 트랜지스터(1711)를 통해 비트라인(BL)에 연결된다. 비트라인(BL)은 복수개의 램 소자(1730)과 병렬로 연결된다. 선택 트랜지스터(1711)는 퓨전 메모리소자에 전원이 공급되었을 때 턴 오프되며, 선택 트랜지스터(1711)가 턴 오프됨에 따라 노아 메모리셀(1720)들은 동작하지 않으며, 결과적으로 램 소자(1730)들에만 데이터 억세스가 가능해진다. 반면에 퓨전 메모리소자에 전원이 중단되었을 때는 선택 트랜지스터(1711)가 턴 온 되며, 그 결과 노아 메모리셀(1720)들과 램 소자(1730)들 사이의 데이터 전송이 가능해진다. 이 경우 램 소자(1730)에서 노아 메모리셀(1720)로의 데이터 전송은 비트라인(BL)의 버퍼링을 생략하고 이루어지며, 노아 메모리셀(1720)에서 램 소자(1730)로의 데 이터 전송은, 낸드 플래시 메모리셀을 적용한 퓨전 메모리소자와 마찬가지로, 램 소자(1730)의 동작 전압 형태, 즉 단일 극성인지 이중 극성인지에 따라 비트라인(BL)에서의 버퍼링 여부가 결정된다.

도 18 내지 도 20은 도 17의 노아(NOR) 플래시 메모리셀을 채용한 컬럼-레벨 퓨전 메모리소자의 동작을 설명하기 위하여 나타내 보인 도면들이다. 먼저 프로그램 동작을 설명하면, 도 18에 나타낸 바와 같이, 노아 플래시 메모리셀들 중에서 프로그램하고자 선택된 노아 플래시 메모리셀(1721)은 램 소자들 중 선택된 램 소자(1731)에 의해 프로그램 여부가 결정되며, 이는 도 5의 셀 단위의 퓨전 메모리소자의 프로그램 동작과 동일하다. 즉 선택된 램 소자(1731)가 일정 상태인 경우 선택된 노아 플래시 메모리셀(1721)에 프로그램 신호를 입력하면, 도면에서 화살표(1740)로 나타낸 바와 같이, 선택된 램 소자(1731)의 데이터가 선택된 노아 플래시 메모리셀(1721) 내로 전달된다. 이를 위해 선택 트랜지스터(1711)은 턴 온 된다. 다음에 단일 극성의 램 소자를 사용한 경우의 리드동작을 설명하면, 도 19에 나타낸 바와 같이, 선택된 노아 플래시 메모리셀(1721)에 리드신호를 입력하면, 도면에서 화살표(1750)로 나타낸 바와 같이, 선택된 노아 플래시 메모리셀(1721)에서 선택된 램 소자(1731)로 데이터가 전송된다. 이를 위해 선택 트랜지스터(1711)는 턴 온 된다. 다음에 이중 극성의 램 소자를 사용하는 경우의 리드동작을 설명하면, 도 20에 나타낸 바와 같이, 선택된 노아 플래시 메모리셀(1721)로부터 두 가지 극성을 모두 드라이브하지 못하므로, 도면에서 화살표(1761)로 나타낸 바와 같이, 비트라인(BL)에 연결된 버퍼 및 드라이버(1770)에서 버퍼링을 한 후에, 도면에서 화 살표(1762)로 나타낸 바와 같이, 선택된 램 소자(1731)로 데이터를 드라이브한다. 한편 이레이즈 동작은 통상의 플래시 메모리셀의 이레이즈 동작과 동일하다. 그리고 셀 레벨 퓨전 메모리소자의 경우, 이레이즈 동작을 위해 도 4a와 같이 플래시 메모리셀을 프로그램/리드아웃 동작을 하는 단일웰(SW) 영역과 이레이즈 동작을 하는 삼중웰(TW) 영역으로 분리하거나, 또는 도 4b와 같이 램의 패스트랜지스터를 삼중웰 구조로 형성하여야 하지만, 본 실시예에서와 같은 컬럼-레벨 퓨전 메모리소자의 경우에는 도 17에 나타낸 바와 같이 노아 스트링(1720)을 램 스트링(1730)과 분리시킴으로써 통상의 노아 플래시 메모리셀에서의 이레이즈 동작과 동일하게 수행할 수 있다.

도 21은 본 발명의 또 다른 실시예에 따른 노아 플래시 메모리셀과 네가티브 극성의 램 소자를 채용한 컬럼-레벨 퓨전 메모리소자를 나타내 보인 도면이다. 도 21을 참조하면, 본 실시예에 따른 컬럼-레벨 퓨전 메모리소자는 도 18의 퓨전 메모리소자의 구조와 거의 동일하며, 다만 선택트랜지스터(1711)와 비트라인(BL) 사이에 씨모스 인버터(2100)가 배치되는 점만 상이하다. 본 실시예의 경우, 디램에서 상태 극성이 바뀌거나, 또는 2트랜지스터 PMOS 패스 모드 에스램의 경우와 같이 상태가 전압 VSS와 플로팅 상태로 동작하는 경우, 씨모스 인버터(2100)에 의해 극성이 변경되어 전압 VDD와 플로팅상태로 동작하는 경우와 동일하게 동작시킬 수 있다.

본 발명에 따른 퓨전 메모리소자의 경우 사이클 시간의 제약없이 사용이 가능하다. 구체적으로 일반적인 플래시 메모리소자의 경우 50000 내지 100000회의 사 이클 시간을 갖는다. 그러나 본 발명에 따른 퓨전 메모리소자의 경우 전원이 꺼지는 경우에만 플래시 메모리소자가 동작하며, 따라서 하루에 한번 전원이 켜지고 꺼지는 경우 하루당 1사이클은 1년에 365 사이클에 해당하고, 3년이면 1095 사이클에 해당한다. 이를 대략 30년으로 환산하면 10000 사이클보다 크며, 메모리 수명을 3년으로 가정하면 하루에 적어도 50회 내지 100회 이상 전원을 끌 수 있다. 셀 레벨 퓨전 메모리소자의 경우, 프로그램과 이레이즈를 분리시킴으로써 터널링으로 인한 터널절연막의 열화를 감소시킬 수 있고, 결과적으로 사이클 시간이 증대시킬 수 있다.

도 1는 일반적인 플래시 메모리소자의 단위셀을 나타내 보인 등가회로도이다.

도 2는 본 발명의 일 실시예에 따른 퓨전 메모리소자를 나타내 보인 등가회로도이다.

도 3은 도 2의 퓨전 메모리소자 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조를 예시적으로 나타내 보인 단면도이다.

도 4는 도 2의 퓨전 메모리소자 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조의 다른 예를 예시적으로 나타내 보인 단면도이다.

도 5는 도 2의 퓨전 메모리소자 중 플로팅 게이트구조의 플래시 메모리소자의 단위셀과 디램의 단위셀이 셀 단위로 집적된 단면구조의 또 다른 예를 예시적으로 나타내 보인 단면도이다.

도 6은 본 발명의 일 예에 따라 디램과 플래시 메모리소자가 셀 단위로 집적된 퓨전 메모리소자의 등가회로도이다.

도 7은 본 발명의 다른 예에 따라 2트랜지스터 NMOS 에스램과 플래시 메모리소자가 셀 단위로 집적된 퓨전 메모리소자의 등가회로도이다.

도 8은 본 발명의 또 다른 실시예에 따라 3트랜지스터 씨모스(CMOS) 에스램과 PMOS 트랜지스터를 포함하는 플래시 메모리소자가 셀 단위로 집적된 퓨전 메모 리소자의 등가회로도이다.

도 9는 본 발명의 일 예에 따른 셀-레벨 퓨전 메모리소자의 블록도이다.

도 10은 본 발명의 다른 예에 따른 컬럼-레벨(column-level) 퓨전 메모리소자의 블록도이다.

도 11 및 도 12는 도 10의 컬럼-레벨 퓨전 메모리소자의 데이터 전송동작을 설명하기 위하여 나타내 보인 블록도들이다.

도 13은 도 10의 컬럼-레벨 퓨전 메모리소자의 프로그램 동작을 설명하기 위하여 나타내 보인 도면이다.

도 14 및 도 15는 도 10의 컬럼-레벨 슈전 메모리소자의 리드 동작을 설명하기 위하여 나타내 보인 도면들이다.

도 16은 본 발명의 또 다른 실시예에 따른 낸드 플래시 메모리셀과 네가티브 극성의 램 소자를 채용한 컬럼-레벨 퓨전 메모리소자를 나타내 보인 도면이다.

도 17은 본 발명의 또 다른 예에 따른 노아(NOR) 플래시 메모리셀을 채용한 퓨전 메모리소자를 나타내 보인 도면이다.

도 18 내지 도 20은 도 17의 노아(NOR) 플래시 메모리셀을 채용한 퓨전 메모리소자의 동작을 설명하기 위하여 나타내 보인 도면들이다.

도 21은 본 발명의 또 다른 실시예에 따른 노아 플래시 메모리셀과 네가티브 극성의 램 소자를 채용한 컬럼-레벨 퓨전 메모리소자를 나타내 보인 도면이다.

Claims (16)

1. 플래시 메모리소자의 단위셀 및 램 소자의 단위셀이 동일한 기판에 셀 단위로 집적되어, 전원공급시 상기 플래시 메모리소자의 단위셀로부터 상기 램 소자의 단위셀로 데이터가 전달되고, 전원중단시 상기 램 소자의 단위셀로부터 상기 플래시 메모리소자의 단위셀로 데이터가 전달되는 원칩 퓨전 메모리소자.
2. 제1항에 있어서, 상기 플래시 메모리소자의 단위셀은,

   상기 기판 내에서 채널영역에 의해 이격되도록 배치되는 소스영역 및 드레인영역;

   상기 채널영역 위의 터널절연막;

   상기 터널절연막 위의 플로팅게이트전극막;

   상기 플로팅게이트전극막 위의 게이트간 절연막; 및

   상기 게이트간 절연막 위의 컨트롤게이트전극막을 포함하는 원칩 퓨전 메모리소자.
3. 제2항에 있어서,

   상기 드레인영역은 상기 램 소자의 단위셀과 전기적으로 연결되는 원칩 퓨전 메모리소자.
4. 제1항에 있어서,

   상기 플래시 메모리소자의 단위 셀은 플로팅게이트 구조의 단위셀 또는 전하트랩층 구조의 단위셀인 원칩 퓨전 메모리소자.
5. 제1항에 있어서,

   상기 램 소자의 단위셀은, 디램의 단위셀, 2트랜지스터 N채널형 모스 에스램의 단위셀, 2트랜지스터 P채널형 모스 에스램의 단위셀 또는 3트랜지스터 씨모스 에스램의 단위셀을 포함하는 원칩 퓨전 메모리소자.
6. 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판;

   상기 제1 영역의 기판 상부에 배치되는 웰영역과, 상기 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 상기 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자;

   상기 제2 영역의 기판 상부에서 삼중으로 배치되는 삼중 웰영역과, 상기 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 터널절연막, 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막을 포함하는 플래시 메모리소자; 및

   상기 플래시 메모리소자의 불순물영역과 상기 커패시터를 전기적으로 연결시키는 배선막을 포함하는 원칩 퓨전 메모리소자.
7. 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판;

   상기 제1 영역의 기판 상부에 배치되는 웰영역과, 상기 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 상기 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자;

   상기 제2 영역의 기판 상부에서 상호 분리되어 배치되는 단일 웰영역 및 삼중 웰영역과, 상기 단일 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 제1 터널절연막, 제1 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막과, 그리고 상기 삼중 웰영역 위에서 순차적으로 배치되는 제2 터널절연막 및 제2 플로팅게이트전극막을 포함하되, 상기 제1 플로팅게이트전극막과 상기 제2 플로팅게이트전극막은 상호 전기적으로 연결되도록 배치되는 플래시 메모리소자; 및

   상기 플래시 메모리소자의 불순물영역과 상기 커패시터를 전기적으로 연결시키는 배선막을 포함하는 원칩 퓨전 메모리소자.
8. 소자분리막에 의해 상호 분리되는 제1 영역 및 제2 영역을 갖는 기판;

   상기 제1 영역의 기판 상부에 배치되는 제1 삼중 웰영역과, 상기 제1 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 게이트절연막 및 게이트도전막과, 그리고 상기 불순물영역에 전기적으로 연결되도록 배치되는 커패시터를 포함하는 램 소자;

   상기 제2 영역의 기판 상부에서 삼중으로 배치되는 제2 삼중 웰영역과, 상기 제2 삼중 웰영역의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 불순물영역들과, 상기 채널영역 위에서 순차적으로 배치되는 터널절연막, 플로팅게이트전극막, 게이트간절연막 및 컨트롤게이트전극막을 포함하는 플래시 메모리소자; 및

   상기 플래시 메모리소자의 불순물영역과 상기 커패시터를 전기적으로 연결시키는 배선막을 포함하는 원칩 퓨전 메모리소자.
9. 비트라인에 연결되는 제1 선택트랜지스터와, 공통소스라인에 연결되는 제2 선택트랜지스터와, 그리고 상기 제1 선택트랜지스터 및 제2 선택트랜지스터 사이에서 직렬로 배치되는 복수개의 플래시 메모리셀들을 포함하는 낸드 스트링; 및

   상기 복수개의 플래시 메모리셀들에 대응되며, 각각 상기 비트라인에 연결되는 복수개의 램 소자들이 독립적으로 배치되는 램 스트링을 포함하는 원칩 퓨전 메모리소자.
10. 제9항에 있어서,

    상기 비트라인에 연결되어 상기 낸드 스트링과 상기 램 스트링 사이의 데이터 버퍼 및 드라이빙을 위한 버퍼/드라이버를 더 포함하는 원칩 퓨전 메모리소자.
11. 제9항에 있어서,

    상기 제1 선택트랜지스터 및 비트라인 사이에 배치되는 극성변경을 위한 인버터를 더 포함하는 원칩 퓨전 메모리소자.
12. 제9항에 있어서,

    상기 램 소자는, 디램, 2트랜지스터 N채널형 모스 에스램, 2트랜지스터 P채널형 모스 에스램, 3트랜지스터 씨모스 에스램, 또는 통상의 6트랜지스터 에스램을 포함하는 원칩 퓨전 메모리소자.
13. 비트라인에 연결되는 제1 선택트랜지스터;

    상기 제1 선택트랜지스터의 불순물영역과 연결되는 불순물영역을 각각 갖는 복수개의 노아 플래시 메모리셀들; 및

    상기 복수개의 노아 플래시 메모리셀들에 대응되며, 각각 상기 비트라인에 연결되면서 독립적으로 배치되는 복수개의 램 소자들을 포함하는 원칩 퓨전 메모리소자.
14. 제13항에 있어서,

    상기 비트라인에 연결되어 상기 노아 플래시 메모리셀과 상기 램 소자의 데이터 버퍼 및 드라이빙을 위한 버퍼/드라이버를 더 포함하는 원칩 퓨전 메모리소자.
15. 제13항에 있어서,

    상기 제1 선택트랜지스터 및 비트라인 사이에 배치되는 극성변경을 위한 인버터를 더 포함하는 원칩 퓨전 메모리소자.
16. 제13항에 있어서,

    상기 램 소자는, 디램, 2트랜지스터 N채널형 모스 에스램, 2트랜지스터 P채널형 모스 에스램, 3트랜지스터 씨모스 에스램, 또는 통상의 6트랜지스터 에스램을 포함하는 원칩 퓨전 메모리소자.

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