CN108987427A - 制造mram器件的方法及制造半导体芯片的方法 - Google Patents

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Abstract

在制造MRAM器件的方法中，第一下电极和第二下电极可以分别在衬底的第一区域和第二区域上形成。具有彼此不同的开关电流密度的第一MTJ结构和第二MTJ结构可以分别在第一下电极和第二下电极上形成。第一上电极和第二上电极可以分别在第一MTJ结构和第二MTJ结构上形成。

Description

制造MRAM器件的方法及制造半导体芯片的方法
技术领域
示例实施方式涉及制造半导体器件的方法及制造包括其的半导体芯片的方法。更具体地，示例实施方式涉及制造磁阻随机存取存储(MRAM)器件的方法及制造包括其的半导体芯片的方法。
背景技术
如果用于改变磁隧道结(MTJ)的自由层的磁化方向的开关电流密度低，则包括MTJ的MRAM器件可以具有低消耗功率和高操作速度。然而，如果开关电流密度高，则MRAM器件可以具有高数据保持特性。开发包括低消耗功率和高操作速度以及高数据保持特性的MRAM器件是困难的。
发明内容
根据示例实施方式，提供了一种制造MRAM器件的方法。在该方法中，第一下电极和第二下电极可以分别在衬底的第一区域和第二区域上形成。具有彼此不同的开关电流密度的第一MTJ结构和第二MTJ结构可以分别在第一下电极和第二下电极上形成。第一上电极和第二上电极可以分别在第一MTJ结构和第二MTJ结构上形成。
根据示例实施方式，提供了一种制造MRAM器件的方法。在该方法中，第一下电极层和第二下电极层可以分别在衬底的第一存储单元区域和第二存储单元区域上形成。第一MTJ结构层和第二MTJ结构层可以分别在第一下电极层和第二下电极层上形成。第一上电极和第二上电极可以分别在第一MTJ结构层和第二MTJ结构层上形成。第一MTJ结构层和第二MTJ结构层以及第一下电极层和第二下电极层可以使用第一上电极和第二上电极作为蚀刻掩模被图案化以形成顺序地堆叠在衬底的第一存储单元区域上的第一下电极、第一MTJ结构和第一上电极、以及顺序地堆叠在衬底的第二存储单元区域上的第二下电极、第二MTJ结构和第二上电极。第一MTJ结构和第二MTJ结构可以具有彼此不同的数据保持。
根据示例实施方式，提供了一种制造半导体芯片的方法。在该方法中，第一下电极和第二下电极可以分别在衬底的第一存储单元区域和第二存储单元区域上形成，衬底包括第一存储块区域和第二存储块区域、逻辑区域以及输入/输出(I/O)区域。第一存储块区域可以包括第一存储单元区域和第一外围电路区域，第二存储块区域可以包括第二存储单元区域和第二外围电路区域。具有彼此不同的开关电流密度的第一MTJ结构和第二MTJ结构可以分别在第一下电极和第二下电极上形成。第一上电极和第二上电极可以分别在第一MTJ结构和第二MTJ结构上形成。
根据示例实施方式的MRAM器件可以被制造为在不同的区域中具有不同的特性，例如，在一个区域中具有高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
附图说明
示例实施方式将由以下结合附图的详细描述被更清楚地理解。图1至36表示如在此描述的非限制性的示例实施方式。
图1至4是示出根据示例实施方式的制造MRAM器件的方法的剖视图；
图5至7是示出制造MRAM器件的方法的剖视图；
图8和9是示出制造MRAM器件的方法的剖视图；
图10和11是示出制造MRAM器件的方法的剖视图；
图12至14是示出制造MRAM器件的方法的剖视图；
图15至35是示出根据示例实施方式的制造MRAM器件的方法的俯视图和剖视图；以及
图36示出根据示例实施方式的制造半导体芯片的方法。
具体实施方式
图1至4是示出根据示例实施方式的制造MRAM器件的方法的剖视图。
参照图1，绝缘夹层110可以在衬底100上形成，并且第一接触插塞122和第二接触插塞124可以穿过绝缘夹层110形成。
衬底100可以包括例如硅、锗、硅-锗的半导体材料，或例如GaP、GaAs、GaSb的III-V半导体化合物等。在一示例实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
衬底100可以包括第一区域I和第二区域II。在示例实施方式中，第一区域I和第二区域II的每个可以用作其中可形成存储单元的存储单元区域，并且第一区域I和第二区域II可以彼此区分开。例如，第一区域I和第二区域II可以彼此间隔开。
例如字线、晶体管、二极管、源极/漏极层、接触插塞、通路、布线等的各种类型的元件以及覆盖所述元件的绝缘夹层可以在衬底100上形成。例如，第一接触插塞122和第二接触插塞124可以接触位于第一接触插塞122和第二接触插塞124上面或下面的布线或源极/漏极层。
绝缘夹层110可以包括例如二氧化硅(SiO2)的氧化物，或具有比二氧化硅的介电常数更低的介电常数(例如等于或小于约3.9)的低k电介质材料。因此，绝缘夹层110可以包括例如硅氧化物、掺杂以氟或碳的硅氧化物、多孔硅氧化物、旋涂有机聚合物，或例如氢倍半硅氧烷(HSSQ)、甲基倍半硅氧烷(MSSQ)等的无机聚合物。
在示例实施方式中，第一接触插塞122和第二接触插塞124可以通过镶嵌工艺形成。
在一实施方式中，第一区域I和第二区域II上的绝缘夹层110的部分可以被蚀刻，以分别形成第一接触孔和第二接触孔，第一接触孔和第二接触孔的每个可以暴露衬底100的上表面。接触插塞层可以在衬底100的暴露的上表面、第一接触孔和第二接触孔的侧壁以及绝缘夹层110上形成以填充第一接触孔和第二接触孔，并且接触插塞层的上部可以被平坦化直到绝缘夹层110的上表面可以被暴露以形成第一接触插塞122和第二接触插塞124。在示例实施方式中，第一接触插塞122和第二接触插塞124的每个可以包括第一导电图案以及覆盖第一导电图案的底部和侧壁的第一阻挡图案。第一导电图案可以包括例如钨、铜、铝等的金属，第一阻挡图案可以包括例如钽氮化物、钛氮化物等的金属氮化物。
在示例实施方式中，平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺被执行。
第一下电极层132可以在衬底100的第一区域I上在绝缘夹层110的上表面和第一接触插塞122的上表面上形成。
在一示例实施方式中，第一下电极层132可以通过以下形成：在衬底100的第一区域I和第二区域II上的绝缘夹层110的上表面以及第一接触插塞122和第二接触插塞124的上表面上形成第一初始下电极层，并且使用覆盖衬底100的第一区域I的第一蚀刻掩模蚀刻第一初始下电极层以去除第一初始下电极层的在衬底100的第二区域II上的部分。
例如，第一初始下电极层可以包括例如钽氮化物、钛氮化物、钨氮化物等的金属氮化物。
参照图2，第二下电极层134可以在衬底100的第二区域II上的绝缘夹层110的上表面和第二接触插塞124的上表面上形成。
在一示例实施方式中，第二下电极层134可以通过以下形成：在衬底100的第二区域II中的绝缘夹层110的上表面、第二接触插塞124的上表面以及第一下电极层132的上表面和侧壁上形成第二初始下电极层，并且平坦化第二初始下电极层的上部直到第一下电极层132的上表面被暴露。
或者，第二下电极层134可以通过以下形成：在衬底100的第二区域II中的绝缘夹层110的上表面、第二接触插塞124的上表面以及第一下电极层132的上表面和侧壁上形成第二初始下电极层，并且使用覆盖衬底100的第二区域II的第二蚀刻掩模蚀刻第二初始下电极层以去除第二初始下电极层的在衬底100的第一区域I中的部分。
例如，第二下电极层134可以包括例如钽氮化物、钛氮化物、钨氮化物等的金属氮化物。在示例实施方式中，第二下电极层134可以包括与第一下电极层132的材料不同的材料。例如，第一下电极层132可以包括钛氮化物，并且第二下电极层134可以包括钽氮化物或钨氮化物。
参照图3，第一磁隧道结(MTJ)结构层170可以在第一下电极层132和第二下电极层134上形成，并且第一上电极182和第二上电极184可以在第一MTJ结构层170上形成。
在示例实施方式中，第一MTJ结构层170可以包括堆叠的第一固定层结构140、第一隧道势垒层150和第一自由层160。
在一示例实施方式中，第一固定层结构140可以包括钉扎层、下铁磁层、反铁磁耦合间隔物层和上铁磁层。
钉扎层可以包括例如FeMn、IrMn、PtMn、MnO、MnS、MnTe、MnF2、FeF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和/或Cr。下铁磁层和上铁磁层可以包括例如Fe、Ni和/或Co。反铁磁耦合间隔物层可以包括例如Ru、Ir和/或Rh。
第一隧道势垒层150可以包括例如铝氧化物或镁氧化物，并且第一自由层160可以包括例如Fe、Ni和/或Co。
在示例实施方式中，第一固定层结构140和第一自由层160的位置可以在第一MTJ结构层170中彼此交换，或者第一固定层结构140、第一隧道势垒层150和第一自由层160中的至少一个可以形成为多个。
第一MTJ结构层170中的第一固定层结构140和第一自由层160的每个可以具有垂直的或水平的磁化方向，并且第一固定层结构140的磁化方向可以固定，而第一自由层160的磁化方向可以被改变180度。
改变MTJ结构的自由层的磁化方向所需的电流密度可以被称为开关电流密度。随着自由层的开关电流密度增大，MTJ结构的数据保持可以提高，而随着自由层的开关电流密度减小，MTJ结构的消耗功率可以降低并且MTJ结构的操作速度可以提高。
在示例实施方式中，当第一MTJ结构层170沉积在第一下电极层132和第二下电极层134上时，第一MTJ结构层170的开关电流密度或数据保持可以受位于下面的第一下电极层132和第二下电极层134的材料、结晶度、表面粗糙度、应力等影响。当具有不同材料的第一下电极层132和第二下电极层134形成在衬底100的第一区域I和第二区域II中时，第一MTJ结构层170的在衬底100的相应第一区域I和第二区域II中的部分可以具有不同的开关电流密度或数据保持。
例如，第一MTJ结构层170的在衬底100的第一区域I中的包括钛氮化物的第一下电极层132上的部分可以具有比第一MTJ结构层170的在衬底100的第二区域II中的包括钽氮化物或钨氮化物的第二下电极层134上的部分的开关电流密度或数据保持更高的开关电流密度或数据保持，因而可以具有高消耗功率和低操作速度。
即使第一下电极层132和第二下电极层134包括基本相同的材料，但是例如当第一下电极层132具有非晶材料或与第一MTJ结构层170的结晶度匹配的结晶度并且第二下电极层134具有与第一MTJ结构层170的结晶度不同的结晶度时，第一MTJ结构层170的在相应第一下电极层132和第二下电极层134上的部分也可以具有不同的特性。也就是，第一MTJ结构层170的在相应第一区域I和第二区域II中的部分的开关电流密度、数据保持、消耗功率和操作速度可以彼此不同。
第一上电极182和第二上电极184可以分别在衬底100的第一区域I和第二区域II中形成，并且可以包括例如钛、钽、钨等的金属和/或例如钛氮化物、钽氮化物等的金属氮化物。
参照图4，蚀刻工艺可以使用第一上电极182和第二上电极184作为蚀刻掩模被执行以图案化第一MTJ结构层170以及第一下电极层132和第二下电极层134，使得第一下电极136、第一MTJ结构172和第一上电极182可以顺序地堆叠在第一接触插塞122上，并且第二下电极138、第二MTJ结构174和第二上电极184可以顺序地堆叠在第二接触插塞124上。
第一MTJ结构172可以包括顺序堆叠的第一固定结构142、第一隧道势垒图案152和第一自由层图案162，第二MTJ结构174可以包括顺序堆叠的第二固定结构144、第二隧道势垒图案154和第二自由层图案164。第一MTJ结构172和第二MTJ结构174可以具有基本相同的高度。
在示例实施方式中，蚀刻工艺可以通过物理蚀刻工艺被执行，例如使用诸如氩离子、氪离子等的离子束蚀刻(IBE)工艺。
在一实施方式中，在衬底100的相应第一区域I和第二区域II中的第一MTJ结构172和第二MTJ结构174可以受位于下面的第一下电极136和第二下电极138的例如材料、结晶度、表面粗糙度、应力等的特性影响，并且可以具有不同的特性，例如不同的开关电流密度、数据保持等。在一示例实施方式中，第一MTJ结构172的开关电流密度可以以第一MTJ结构172的开关电流密度的大约10％不同于第二MTJ结构174的开关电流密度，并且第一MTJ结构172的数据保持可以以大约1000倍不同于第二MTJ结构174的数据保持。
因此，包括第一MTJ结构172和第二MTJ结构174的MRAM器件可以被制造为在不同的区域中具有不同的特性，例如在一个区域中具有高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
图5至7是示出制造MRAM器件的方法的剖视图。
该方法可以包括与参照图1至4所示的工艺基本相同或相似的工艺。
参照图5，与参照图1所示的工艺基本相同或相似的工艺可以被执行。然而，不同于图1中具有单层的第一下电极层132，包括顺序堆叠的多个层的第三下电极层232可以在衬底100的第一区域I中形成。
在示例实施方式中，第三下电极层232可以包括多个层，所述多个层的每个包括例如钌、钽等的金属或例如钛氮化物、钽氮化物等的金属氮化物。在一示例实施方式中，第三下电极层232可以包括顺序堆叠的第一层202、第二层212和第三层222，第一层202、第二层212和第三层222可以分别包括钌、钽和钌。或者，第一层202、第二层212和第三层222可以分别包括钛氮化物、钽和钛氮化物。在一些实施方式中，第三下电极层232可以包括不止三层。
参照图6，与参照图2所示的工艺基本相同或相似的工艺可以被执行。然而，包括顺序堆叠的多个层的第四下电极层234可以在衬底100的第二区域II中形成，而不是形成具有单层的第二下电极层134。
在示例实施方式中，第四下电极层234可以包括多个层，所述多个层每个包括例如钌、钽等的金属或例如钛氮化物、钽氮化物等的金属氮化物。在一示例实施方式中，第四下电极层234可以包括顺序堆叠的第四层204、第五层214和第六层224。第四至第六层204、214和224可以具有与对应于其的相应第一至第三层202、212和222的厚度相等的厚度，然而，第四至第六层204、214和224中的至少一个可以包括与第一至第三层202、212和222中的对应层的材料不同的材料。在一些实施方式中，如同第三下电极层232，第四下电极层234可以包括不止3层。
参照图7，与参照图3和4所示的工艺基本相同或相似的工艺可以被执行以完成MRAM器件的制造。
在一实施方式中，第三下电极236、第一MTJ结构172和第一上电极182可以顺序地堆叠在第一接触插塞122上，并且第四下电极238、第二MTJ结构174和第二上电极184可以顺序地堆叠在第二接触插塞124上。
第三下电极236可以包括顺序堆叠的第一图案206、第二图案216和第三图案226，并且第四下电极238可以包括顺序堆叠的第四图案208、第五图案218和第六图案228。
在一实施方式中，衬底100的相应第一区域I和第二区域II中的第一MTJ结构172和第二MTJ结构174可以受位于下面的相应第三电极236和第四电极238的例如材料、结晶度、表面粗糙度，应力等的特性影响，并且可以具有不同的特性，例如不同的开关电流密度、数据保持。因此，包括第一MTJ结构172和第二MTJ结构174的MRAM器件可以被制造为在不同的区域中具有不同的特性，例如在一个区域中具有高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
图8和9是示出制造MRAM器件的方法的剖视图。
该方法可以包括与参照图1至4或图5至7所示的工艺基本相同或相似的工艺。
参照图8，第三下电极236和第四下电极238可以分别形成在第一接触插塞122和第二接触插塞124上。
在示例实施方式中，第四下电极238的第四至第六图案208、218和228可以包括与第三下电极236的第一至第三图案206、216和226的材料基本相同的材料。然而，第四至第六图案208、218和228中的至少一个可以具有与第一至第三图案206、216和226中对应图案的厚度不同的厚度。
因此，即使在相应第一MTJ结构172和第二MTJ结构174下方的第三下电极236和第四下电极238可以包括基本相同的材料，但是第三下电极236的图案中的至少一个可以具有与第四下电极238的图案中的对应图案的厚度不同的厚度。因此，第一MTJ结构172和第二MTJ结构174可以具有不同的特性，例如不同的开关电流密度、数据保持、消耗功率、操作速度等。
在一示例实施方式中，第三下电极236和第四下电极238可以具有彼此基本相同的厚度。
参照图9，第三下电极236和第二下电极138可以分别形成在第一接触插塞122和第二接触插塞124上。
也就是，包括第一至第三图案206、216和226的第三下电极236可以形成在第一接触插塞122上，并且具有单层的第二下电极138可以形成在第二接触插塞124上。
第三下电极236和第二下电极138可以具有彼此不同的材料，因而第一MTJ结构172和第二MTJ结构174可以具有不同的特性，例如不同的开关电流密度、数据保持、消耗功率、操作速度等。
图10和11是示出制造MRAM器件的方法的剖视图。
该方法可以包括与参照图1至4所示的工艺基本相同或相似的工艺。
参照图10，像与参照图1所示的工艺基本相同或相似的工艺那样，绝缘夹层110可以在衬底100上形成，并且第一接触插塞122和第二接触插塞124可以穿过绝缘夹层110形成。
然而，第五下电极层130可以在绝缘夹层110以及第一接触插塞122和第二接触插塞124上形成。也就是，第五下电极层130可以共同地形成在衬底100的第一区域I和第二区域II上。
像与参照图3所示的工艺基本相同或相似的工艺那样，第一MTJ结构层170可以在第五下电极层130上形成。
在一实施方式中，覆盖衬底100的第一区域I的第一掩模300可以在第一MTJ结构层170上形成，并且可以对第一MTJ结构层170的在衬底100的第二区域II中的部分执行化学处理或物理处理，使得第二MTJ结构层175可以在衬底100的第二区域II中形成，并且第一MTJ结构层170可以留在衬底100的第一区域I中。第二MTJ结构层175可以包括顺序堆叠的第二固定层结构145、第二隧道势垒层155和第二自由层165。
在示例实施方式中，化学处理可以包括氢气氛下的退火工艺。因此，衬底100的相应第一区域I和第二区域II上的第一MTJ结构层170和第二MTJ结构层175可以具有不同的特性，例如不同的开关电流密度、数据保持等。在一示例实施方式中，留在衬底100的第一区域I中的第一MTJ结构层170可以具有相对高的开关电流密度和相对高的数据保持，而化学处理过的第二MTJ结构层175可以具有相对低的消耗功率和相对高的操作速度。
在示例实施方式中，物理处理可以包括使用氩离子、氪离子等的离子轰击工艺。因此，衬底100的相应第一区域I和第二区域II中的第一MTJ结构层170和第二MTJ结构层175可以具有不同的特性，例如不同的开关电流密度、数据保持等。在一示例实施方式中，留在衬底100的第一区域I中的第一MTJ结构层170可以具有相对高的开关电流密度和相对高的数据保持，而物理处理过的第二MTJ结构层175可以具有相对低的消耗功率和相对高的操作速度。离子轰击工艺中使用的能量、剂量可以被调节使得第二MTJ结构层175的特性可以被控制。
参照图11，在去除第一掩模300之后，第一上电极182和第二上电极184可以分别在第一MTJ结构层170和第二MTJ结构层175上形成。
与参照图4所示的工艺基本相同或相似的工艺可以被执行以完成MRAM器件的制造。
因此，第五下电极139、第一MTJ结构172和第一上电极182可以顺序地堆叠在第一接触插塞122上，并且第五下电极139、第三MTJ结构176和第二上电极184可以顺序地堆叠在第二接触插塞124上。第三MTJ结构176可以包括顺序堆叠的第三固定结构146、第三隧道势垒图案156和第三自由层图案166。
如上所示，衬底100的相应第一区域I和第二区域II中的第一MTJ结构172和第三MTJ结构176可以通过化学处理或物理处理而具有不同的特性，例如不同的开关电流密度、数据保持等。因此，包括第一MTJ结构172和第三MTJ结构176的MRAM器件可以被制造为在不同的区域中具有不同的特性，例如在一个区域中具有高开关电流密度和高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
图12至14是示出制造MRAM器件的方法的剖视图。
该方法可以包括与参照图1至4或图10至11所示的工艺基本相同或相似的工艺。
参照图12，与参照图10和11所示的工艺基本相同或相似的工艺可以被执行。
然而，不同于参照图10所示的工艺，第一MTJ结构层170的在衬底100的第二区域II上的部分可以不被化学处理或物理处理。
因此，第五下电极139、第一MTJ结构172和第一上电极182可以顺序地堆叠在第一接触插塞122上，并且第五下电极139、第二MTJ结构174和第二上电极184可以顺序地堆叠在第二接触插塞124上。
参照图13，化学处理或物理处理可以如与图10的工艺基本相同或相似的工艺地执行。
在一实施方式中，可以对可通过图案化第一MTJ结构层170形成的第一MTJ结构172执行化学处理或物理处理。覆盖衬底100的第二区域II中的第二MTJ结构174的第二掩模310可以在绝缘夹层110上形成，并且可以对衬底100的第一区域I中的第一MTJ结构172执行化学处理或物理处理以形成第四MTJ结构178。第四MTJ结构178可以包括顺序堆叠的第四固定结构148、第四隧道势垒图案158和第四自由层图案168。
参照图14，第二掩模310可以被去除。
如上所示，衬底100的相应第一区域I和第二区域II中的第四MTJ结构178和第二MTJ结构174可以通过化学处理或物理处理而具有不同的特性，例如不同的开关电流密度、数据保持等。因此，包括第四MTJ结构178和第二MTJ结构174的MRAM器件可以容易地被制造为在不同的区域中具有不同的特性，例如在一个区域中具有高开关电流密度和高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
图15至35是示出根据示例实施方式的制造MRAM器件的方法的俯视图和剖视图。
图16、17、18、19和25是沿图15的线A-A'截取的剖视图，图21、23、26、28、30、32和34是沿图15的线B-B'截取的剖视图，图20、22、24、27、29、31、33和35是沿图15的线C-C'截取的剖视图。
制造MRAM器件的该方法可以包括与参照图1至4所示的工艺基本相同或相似的工艺。
参照图15和16，衬底400的上部可以被部分地蚀刻以形成第一凹陷407。
衬底400可以包括第一区域I、第二区域II和第三区域III。第一区域I和第二区域II的每个可以用作存储单元区域，第三区域III可以用作其中可形成外围电路的外围电路区域。
在示例实施方式中，第三区域III可以包括第四区域IV、第五区域V和第六区域VI。在一示例实施方式中，第四区域IV可以用作行解码器区域，第五区域V可以用作列解码器区域，并且第六区域VI可以用作读出放大器区域。
在一示例实施方式中，多个第一区域I可以在基本上平行于衬底400的上表面的第一方向上形成，所述多个第一区域I可以通过第四区域IV彼此间隔开。在一实施方式中，多个第二区域II可以在第一方向上形成，所述多个第二区域II可以通过第四区域IV彼此间隔开。
在示例实施方式中，第一区域I和第二区域II可以在基本上平行于衬底400的上表面且基本上垂直于第一方向的第二方向上通过第五区域V和第六区域VI彼此间隔开。
随着第一凹陷407在衬底400上形成，有源区域405和场区域可以被限定在衬底400上。有源区域405也可以被称为有源鳍。
在示例实施方式中，有源鳍405可以在第一方向上延伸，并且多个有源鳍405可以形成在第二方向上。
参照图17，第三蚀刻掩模410可以在衬底400的一部分上形成，并且衬底400的一部分可以使用第三蚀刻掩模410被去除。
在示例实施方式中，有源鳍405的一部分和衬底400的在其下方的部分可以被去除，因而第二凹陷415可以在衬底400上形成。
参照图18，在去除第三蚀刻掩模410之后，隔离图案420可以在衬底400上形成以填充第一凹陷407的一部分以及第二凹陷415。
隔离图案420可以通过在衬底400上形成隔离层以填充第一凹陷407和第二凹陷415、平坦化该隔离层直到有源鳍405的上表面可以被暴露而形成，并且隔离层的上部可以被去除以暴露第一凹陷407的上侧壁。
随着隔离图案420在衬底400上形成，有源鳍405可以被分成下有源图案405b和上有源图案405a，下有源图案405b的侧壁由隔离图案420覆盖，上有源图案405a从隔离图案420的上表面突出。
参照图19和20，虚设栅极结构460可以在衬底400上形成。
在一实施方式中，虚设栅极结构460可以通过以下形成：在衬底400的有源鳍405和隔离图案420上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，图案化虚设栅极掩模层以形成虚设栅极掩模450，并且使用虚设栅极掩模450作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅极绝缘层。
因此，虚设栅极结构460可以包括顺序地堆叠在衬底400上的虚设栅极绝缘图案430、虚设栅电极440和虚设栅极掩模450。
在示例实施方式中，虚设栅极结构460可以在第二方向上延伸，并且多个虚设栅极结构460可以形成在第一方向上。
参照图21和22，栅极间隔物470可以在虚设栅极结构460的侧壁上形成。
栅极间隔物470可以通过在衬底400的有源鳍405和隔离图案420上形成间隔物层以覆盖虚设栅极结构460、以及各向异性地蚀刻该间隔物层而形成。栅极间隔物470可以在虚设栅极结构460的侧壁上形成，并且鳍间隔物480可以在上有源图案405a的侧壁上形成。
参照图23和24，有源鳍405的邻近于栅极间隔物470的上部可以被蚀刻以形成第三凹陷490。
在一实施方式中，有源鳍405的上部可以通过使用虚设栅极结构460和在其侧壁上的栅极间隔物470作为蚀刻掩模的干蚀刻工艺被去除以形成第三凹陷490。当第三凹陷490形成时，邻近于有源鳍405的鳍间隔物480可以大部分被去除，然而，鳍间隔物480的下部可以保留。
源极/漏极层500可以在第三凹陷490中形成。
在示例实施方式中，源极/漏极层500可以通过使用由第三凹陷490暴露的有源鳍405的上表面作为籽晶的选择性外延生长(SEG)工艺而形成。
在示例实施方式中，通过SEG工艺，单晶硅-锗层可以被形成以用作源极/漏极层500。在SEG工艺中还可以使用p型杂质源气体以形成掺杂以p型杂质的单晶硅-锗层用作源极/漏极层500。因此，源极/漏极层500可以用作正沟道金属氧化物半导体(PMOS)晶体管的源极/漏极区域。
源极/漏极层500不仅可以在垂直方向上生长，而且可以在水平方向上生长以填充第三凹陷490，并且可以接触栅极间隔物470的侧壁。
在示例实施方式中，当设置在第二方向上的有源鳍405彼此靠近时，在相应有源鳍405上生长的源极/漏极层500可以彼此合并。
在一实施方式中，源极/漏极层500用作PMOS晶体管的源极/漏极区域。在一实施方式中，源极/漏极层500用作负沟道金属氧化物半导体(NMOS)晶体管的源极/漏极区域。
因此，单晶硅碳化物层或单晶硅层可以形成为源极/漏极层500。在SEG工艺中，n型杂质源气体也可以用于形成掺杂以n型杂质的单晶硅碳化物层。
参照图25至27，绝缘层510可以在衬底400上形成以覆盖虚设栅极结构460、栅极间隔物470、源极/漏极层500和鳍间隔物480，并且可以被平坦化直到虚设栅极结构460的虚设栅电极440的上表面可以被暴露。
在平坦化工艺期间，虚设栅极掩模450也可以被去除，并且栅极间隔物470的上部可以被去除。合并的源极/漏极层500与隔离图案420之间的空间可以不被完全填充，因而可以形成气隙515。
暴露的虚设栅电极440及其下方的虚设栅极绝缘图案430可以被去除以形成暴露栅极间隔物470的内侧壁和有源鳍405的上表面的第一开口，并且栅极结构560可以被形成以填充第一开口。
栅极结构560可以通过以下工艺形成。
可以通过第一开口对有源鳍405的暴露的上表面执行热氧化工艺以形成界面图案520，栅极绝缘层和功函数控制层可以在界面图案520、隔离图案420、栅极间隔物470和绝缘层510上顺序地形成，并且栅电极层可以在功函数控制层上形成以充分地填充第一开口的剩余部分。
界面图案520可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺而非热氧化工艺被形成，在这种情况下，界面图案520不仅可以形成在有源鳍405的上表面上，而且也可以形成在隔离图案420的上表面和栅极间隔物470的内壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到绝缘层510的上表面可以被暴露，以形成顺序地堆叠在界面图案520的上表面、隔离图案420的上表面和栅极间隔物470的内壁上的栅极绝缘图案530和功函数控制图案540，并在功函数控制图案540上形成填充第一开口的剩余部分的栅电极550。因此，栅电极550的底部和侧壁可以由功函数控制图案540覆盖。
顺序堆叠的界面图案520、栅极绝缘图案530、功函数控制图案540和栅电极550可以形成栅极结构560，并且根据源极/漏极层500的导电类型，栅极结构560与源极/漏极层500一起可以形成PMOS晶体管或NMOS晶体管。
参照图28和29，盖层570和第一绝缘夹层580可以在绝缘层510、栅极结构560和栅极间隔物470上顺序地形成，并且源极线600可以穿过绝缘层510、盖层570和第一绝缘夹层580形成以接触衬底400的第一区域I和第二区域II中的源极/漏极层500的上表面。
源极线600可以通过以下工艺形成。
第二开口可以穿过绝缘层510、盖层570和第一绝缘夹层580形成以暴露衬底400的第一区域I和第二区域II中的源极/漏极层500的上表面，第一金属层可以在源极/漏极层500的暴露的上表面、第二开口的侧壁和第一绝缘夹层580的上表面上形成，并且可以对第一金属层执行热处理以在源极/漏极层500上形成第一金属硅化物图案590。
第二阻挡层可以在第一金属硅化物图案590的上表面、第二开口的侧壁和第一绝缘夹层580的上表面上形成，第二导电层可以在第二阻挡层上形成以填充第二开口，并且第二导电层和第二阻挡层可以被平坦化直到第一绝缘夹层580的上表面可以被暴露。
因此，包括顺序地堆叠在第一金属硅化物图案590上的第二阻挡图案和第二导电图案的源极线600可以形成为填充第二开口。
在示例实施方式中，源极线600可以在第二方向上延伸至给定长度，并且多个源极线600可以形成在第一方向上。
第二绝缘夹层610可以在第一绝缘夹层580和源极线600上形成，第三开口可以穿过绝缘层510、盖层570、第一绝缘夹层580和第二绝缘层夹层610形成以暴露衬底400的第一至第三区域I、II和III中的源极/漏极层500的上表面，第二金属层可以在源极/漏极层500的暴露的上表面、第三开口的侧壁和第二绝缘夹层610的上表面上形成，并且可以对第二金属层执行热处理以在源极/漏极层500上形成第二金属硅化物图案620。
第三阻挡层可以在第二金属硅化物图案620的上表面、第三开口的侧壁和第二绝缘夹层610的上表面上形成，第三导电层可以在第三阻挡层上形成以填充第三开口，并且第三导电层和第三阻挡层可以被平坦化直到第二绝缘夹层610的上表面可以被暴露。
因此，包括顺序地堆叠在第二金属硅化物图案620上的第二阻挡图案和第二导电图案的下接触插塞630可以形成为填充第三开口。
在示例实施方式中，多个下接触插塞630可以形成在衬底400的第一至第三区域I、II和III的每个上。
参照图30和31，第三绝缘夹层640可以在第二绝缘夹层610和下接触插塞630上形成，并且延伸穿过第三绝缘夹层640的上部的第一导电线660以及延伸穿过第三绝缘夹层640的下部的第一通路650可以被形成。
在示例实施方式中，第一导电线660和第一通路650可以通过双镶嵌工艺同时形成。因此，第一导电线660和第一通路650的每个可以形成为包括第四导电图案和覆盖第四导电图案的底部和侧壁的第四阻挡图案。
或者，第一导电线660和第一通路650可以通过单镶嵌工艺独立地形成。
在示例实施方式中，第一导电线660可以在一方向上延伸，并且多个第一导电线660可以形成为彼此间隔开。在示例实施方式中，第一通路650可以形成在第一导电线660之下以接触下接触插塞630的上表面。
参照图32和33，与参照图1至4所示的工艺基本相同或相似的工艺可以被执行。
因此，第四绝缘夹层710可以在第三绝缘夹层640和第一导电线660上形成，并且第一接触插塞722和第二接触插塞724可以穿过第四绝缘夹层710形成以接触衬底400的第一区域I和第二区域II上的第一导电线660。
第一下电极736、第一MTJ结构772和第一上电极782可以顺序地堆叠在第一接触插塞722上，并且第二下电极738、第二MTJ结构774和第二上电极784可以顺序地堆叠在第二接触插塞724上。
第一MTJ结构772可以包括顺序堆叠的第一固定结构742、第一隧道势垒图案752和第一自由层图案762，第二MTJ结构774可以包括顺序堆叠的第二固定结构744、第二隧道势垒图案754和第二自由层图案764。
在一实施方式中，衬底400的相应第一区域I和第二区域II上的第一MTJ结构772和第二MTJ结构774由于相应的位于下面的第一下电极736和第二下电极738而可以具有不同的特性，例如不同的开关电流密度、数据保持等。因此，包括第一MTJ结构772和第二MTJ结构774的MRAM器件可以容易地被制造为在不同的区域中具有不同的特性，例如在一个区域中具有高数据保持并且在另一区域中具有更低的消耗功率和高操作速度。
参照图34和35，保护层790可以在第四绝缘夹层710上形成以覆盖第一下电极736和第二下电极738、第一MTJ结构772和第二MTJ结构774、以及第一上电极782和第二上电极784，并且第五绝缘夹层800可以在保护层790上形成。
延伸穿过第五绝缘夹层800的上部并接触第一上电极782的上表面的第二通路812和第二导电线822可以被形成，并且延伸穿过第五绝缘夹层800的上部并接触第二上电极784的上表面的第三通路814和第三导电线824可以被形成。
在示例实施方式中，第二导电线822和第三导电线824的每个可以在第二方向上延伸，并且可以用作MRAM器件的位线。
虽然在附图中第一MTJ结构772形成在第一导电线660与第二导电线822之间，并且第二MTJ结构774形成在第一导电线660与第三导电线824之间，但实施方式不限于此。也就是，MRAM器件可以包括设置在垂直方向上的多个导电线，并且第一MTJ结构772和第二MTJ结构774可以在垂直方向上形成于所述多个导电线中的任何相邻的导电线之间。
图36示出根据示例实施方式的制造半导体芯片的方法。
参照图36，半导体芯片1000可以包括第一存储块910和第二存储块920、逻辑器件930以及输入/输出(I/O)器件940。
第一存储块910和第二存储块920的每个可以包括存储单元区域中的存储单元以及外围电路区域中的外围电路。在示例实施方式中，第一存储块910和第二存储块920的每个可以包括MRAM器件。第一存储块910和第二存储块920可以彼此区分开或间隔开，并且可以分别包括第一MTJ结构和第二MTJ结构。
在示例实施方式中，第一MTJ结构和第二MTJ结构可以具有不同的特性，例如不同的开关电流密度、数据保持、消耗功率、操作速度等，因而包括第一MTJ结构和第二MTJ结构的MRAM器件可以在不同的区域中具有不同的特性。例如，第一存储块910的MRAM器件可以具有相对高的开关电流密度和/或相对高的数据保持，并且第二存储块920的MRAM器件可以具有相对低的消耗功率和/或相对高的操作速度。
前述内容是对示例实施方式的说明，并且不被解释为对其的限制。虽然已经描述了一些示例实施方式，但是本领域技术人员将容易地理解，可以在示例实施方式中进行许多修改而不实质上背离实施方式的教导和优点。因此，所有这样的修改旨在被包括在如权利要求中所限定的本发明构思的范围内。在权利要求中，手段加功能项旨在覆盖执行所述功能的在此描述的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，将理解，前述内容是对各种示例实施方式的说明，并且将不被解释为限于所公开的具体示例实施方式，并且对所公开的示例实施方式以及另外的示例实施方式的修改旨在被包括在所附权利要求的范围内。
本申请要求享有2017年5月26日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0065113号的优先权，其内容通过引用其全文合并于此。

Claims (20)

1.一种制造磁阻随机存取存储器件的方法，所述方法包括：
分别在衬底的第一区域和第二区域中形成第一下电极和第二下电极；
分别在所述第一下电极和所述第二下电极上形成第一磁隧道结结构和第二磁隧道结结构，所述第一磁隧道结结构和所述第二磁隧道结结构具有彼此不同的开关电流密度；以及
分别在所述第一磁隧道结结构和所述第二磁隧道结结构上形成第一上电极和第二上电极。
2.如权利要求1所述的方法，其中所述第一下电极和所述第二下电极包括彼此不同的材料。
3.如权利要求2所述的方法，其中所述第一下电极和所述第二下电极的每个包括金属氮化物或金属。
4.如权利要求3所述的方法，其中所述第一下电极包括钛氮化物，所述第二下电极包括钽氮化物或钨氮化物。
5.如权利要求3所述的方法，其中所述第一下电极包括金属，所述第二下电极包括金属氮化物。
6.如权利要求3所述的方法，其中所述第一下电极和所述第二下电极的每个包括顺序堆叠的金属图案和/或金属氮化物图案。
7.如权利要求6所述的方法，其中所述第一下电极包括顺序堆叠的第一图案、第二图案和第三图案，所述第二下电极包括顺序堆叠的第四图案、第五图案和第六图案，所述第四图案至所述第六图案分别包括与所述第一图案至所述第三图案的材料基本相同的材料，
其中所述第一下电极和所述第二下电极具有基本相同的厚度，以及
其中所述第一图案至所述第三图案中的至少一个具有与所述第四图案至所述第六图案中的对应图案的厚度不同的厚度。
8.如权利要求1所述的方法，其中形成所述第一下电极和所述第二下电极包括：
在所述衬底的所述第一区域上形成第一下电极层；
在所述衬底的所述第二区域和所述第一下电极层上形成第二下电极层；
平坦化所述第二下电极层直到所述第一下电极层的上表面被暴露；以及分别图案化所述第一下电极层和所述第二下电极层以形成所述第一下电极和所述第二下电极。
9.如权利要求8所述的方法，其中所述第一下电极和所述第二下电极具有彼此不同的结晶度，
其中形成所述第一磁隧道结结构和所述第二磁隧道结结构包括：
在所述第一下电极层和平坦化的第二下电极层上形成磁隧道结结构层；以及
在图案化所述第一下电极层和所述第二下电极层期间图案化所述磁隧道结结构层，以及
其中所述第一磁隧道结结构和所述第二磁隧道结结构分别根据所述第一下电极和所述第二下电极的结晶度而具有彼此不同的结晶度。
10.如权利要求1所述的方法，其中形成所述第一下电极和所述第二下电极包括：
在所述衬底的所述第一区域和所述第二区域上形成下电极层；以及
图案化所述下电极层，以及
其中形成所述第一磁隧道结结构和所述第二磁隧道结结构包括：
在所述下电极层上形成磁隧道结结构层；
对所述磁隧道结结构层的在所述衬底的所述第一区域和所述第二区域中的一个上的部分执行化学处理或物理处理；以及
在图案化所述下电极层期间图案化所述磁隧道结结构层以分别在所述第一下电极和所述第二下电极上形成所述第一磁隧道结结构和所述第二磁隧道结结构。
11.如权利要求10所述的方法，其中所述化学处理包括氢气氛下的退火工艺。
12.如权利要求10所述的方法，其中所述物理处理包括使用氩离子或氪离子的离子轰击。
13.如权利要求1所述的方法，其中形成所述第一下电极和所述第二下电极包括：
在所述衬底的所述第一区域和所述第二区域上形成下电极层；以及
图案化所述下电极层，
其中形成所述第一磁隧道结结构和所述第二磁隧道结结构包括：
在所述下电极层上形成磁隧道结结构层；以及
在图案化所述下电极层期间图案化所述磁隧道结结构层以分别在所述第一下电极和所述第二下电极上形成所述第一磁隧道结结构和所述第二磁隧道结结构，以及
其中所述方法还包括对所述第一磁隧道结结构和所述第二磁隧道结结构中的一个执行化学处理或物理处理。
14.如权利要求1所述的方法，其中所述第一磁隧道结结构和所述第二磁隧道结结构具有基本相同的高度。
15.一种制造磁阻随机存取存储器件的方法，所述方法包括：
分别在衬底的第一存储单元区域和第二存储单元区域中形成第一下电极层和第二下电极层；
分别在所述第一下电极层和所述第二下电极层上形成第一磁隧道结结构层和第二磁隧道结结构层；
分别在所述第一磁隧道结结构层和所述第二磁隧道结结构层上形成第一上电极和第二上电极；以及
使用所述第一上电极和所述第二上电极作为蚀刻掩模图案化所述第一磁隧道结结构层和所述第二磁隧道结结构层以及所述第一下电极层和所述第二下电极层，以形成顺序地堆叠在所述衬底的所述第一存储单元区域上的第一下电极、第一磁隧道结结构和所述第一上电极、以及顺序堆叠在所述衬底的所述第二存储单元区域上的第二下电极、第二磁隧道结结构和所述第二上电极，
其中所述第一磁隧道结结构和所述第二磁隧道结结构具有彼此不同的数据保持。
16.如权利要求15所述的方法，其中所述第一下电极层和所述第二下电极层具有彼此不同的材料。
17.如权利要求15所述的方法，其中形成所述第一磁隧道结结构层和所述第二磁隧道结结构层包括：
在所述第一下电极层和所述第二下电极层上形成第三磁隧道结结构层；以及
对所述第三磁隧道结结构层的在所述衬底的所述第一存储单元区域和所述第二存储单元区域中的一个上的部分执行化学处理或物理处理，以分别在所述第一下电极层和所述第二下电极层上形成所述第一磁隧道结结构层和所述第二磁隧道结结构层。
18.一种制造半导体芯片的方法，所述方法包括：
分别在衬底的第一存储单元区域和第二存储单元区域上形成第一下电极和第二下电极，所述衬底包括第一存储块区域和第二存储块区域、逻辑区域以及输入/输出区域，所述第一存储块区域包括所述第一存储单元区域和第一外围电路区域，所述第二存储块区域包括所述第二存储单元区域和第二外围电路区域；
分别在所述第一下电极和所述第二下电极上形成第一磁隧道结结构和第二磁隧道结结构，所述第一磁隧道结结构和所述第二磁隧道结结构具有彼此不同的开关电流密度；以及
分别在所述第一磁隧道结结构和所述第二磁隧道结结构上形成第一上电极和第二上电极。
19.如权利要求18所述的方法，其中所述第一下电极和所述第二下电极具有彼此不同的材料。
20.如权利要求18所述的方法，其中形成所述第一下电极和所述第二下电极包括：
在所述衬底的所述第一存储单元区域和所述第二存储单元区域上形成下电极层；以及
图案化所述下电极层，以及
其中形成所述第一磁隧道结结构和所述第二磁隧道结结构包括：
在所述下电极层上形成磁隧道结结构层；
对所述磁隧道结结构层的在所述衬底的所述第一存储单元区域和所述第二存储单元区域中的一个上的部分执行化学处理或物理处理；以及
在图案化所述下电极层期间图案化所述磁隧道结结构层以分别在所述第一下电极和所述第二下电极上形成所述第一磁隧道结结构和所述第二磁隧道结结构。
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