CN102479918B - 形成磁性隧道结结构和形成磁性随机存取存储器的方法 - Google Patents

形成磁性隧道结结构和形成磁性随机存取存储器的方法 Download PDF

Info

Publication number
CN102479918B
CN102479918B CN201110386624.8A CN201110386624A CN102479918B CN 102479918 B CN102479918 B CN 102479918B CN 201110386624 A CN201110386624 A CN 201110386624A CN 102479918 B CN102479918 B CN 102479918B
Authority
CN
China
Prior art keywords
etch
dielectric layer
layer pattern
tunnel junction
processes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110386624.8A
Other languages
English (en)
Other versions
CN102479918A (zh
Inventor
申喜珠
郑峻昊
李将银
吴世忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102479918A publication Critical patent/CN102479918A/zh
Application granted granted Critical
Publication of CN102479918B publication Critical patent/CN102479918B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/902Specified use of nanostructure
    • Y10S977/932Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933Spintronics or quantum computing
    • Y10S977/935Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

公开了形成磁性隧道结结构和形成磁性随机存取存储器的方法。一种制造磁性隧道结结构的方法,包括:通过在基板上顺序地堆叠第一磁性层、隧道介电层、和第二磁性层来形成磁性隧道结层。掩模图案形成在第二磁性层的区域上。通过执行至少一个蚀刻处理和至少一个氧化处理多次来形成磁性隧道结层图案和在磁性隧道结层图案的至少一个侧壁上的侧壁介电层图案。至少一个蚀刻处理可以包括第一蚀刻处理,其使用惰性气体和掩模图案来蚀刻磁性隧道结层的一部分以形成第一蚀刻产物。至少一个氧化处理包括第一氧化处理,其氧化附着在磁性隧道结层的蚀刻侧上的第一蚀刻产物。

Description

形成磁性隧道结结构和形成磁性随机存取存储器的方法
相关申请的交叉引用
本申请要求2010年11月29日在韩国知识产权局提交的韩国专利申请No.10-2010-0119756的优先权,其整体内容通过引用并入本文。
技术领域
示例性实施例涉及磁性隧道结结构的制造方法和使用磁性隧道结结构的磁性随机存取存储器器件的制造方法。
背景技术
MRAM(磁性随机存取存储器)器件能够在短时间段内进行写入和读取,并且具有非易失性特性。由于这些特性,MRAM已经被广泛接受。
通常,MRAM器件的单位单元是存储数据的元件,并且MTJ(磁性隧道结)图案被使用。MTJ图案包括两个磁性层和布置在磁性层之间的隧道介电层。因此,MTJ包括具有固定磁化方向的钉扎(pinned)铁磁层、其中磁化方向能够在平行或者反平行方向上变化的自由铁磁层、以及布置在钉扎铁磁层和自由铁磁层之间的隧道介电层。
当使用物理蚀刻来蚀刻磁性层以形成磁性隧道结图案时,通过蚀刻产生的导电产物附着到磁性隧道结图案的侧壁,并且磁性隧道结图案可能由于附着到磁性隧道结图案的导电蚀刻产物而被短路。
发明内容
示例性实施例提供了磁性隧道结结构的制造方法和MRAM器件的制造方法,以利用改善的电阻特性防止或者减少磁性隧道结结构的电气短路。
根据示例性实施例,一种磁性隧道结结构的制造方法包括:通过在基板上顺序地堆叠第一磁性层、隧道介电层以及第二磁性层来形成磁性隧道结层。在第二磁性层的区域上形成掩模图案。通过执行至少一个蚀刻处理和至少一个氧化处理多次来形成磁性隧道结层图案以及在磁性隧道结层图案的至少一个侧壁上的侧壁介电层图案。该至少一个蚀刻处理可以包括第一蚀刻处理,其使用惰性气体和掩模图案蚀刻磁性隧道结层的一部分以形成第一蚀刻产物。该至少一个氧化处理可以包括第一氧化处理,以氧化附着在磁性隧道结层的蚀刻侧上的第一蚀刻产物。
根据示例性实施例,一种磁性随机存取存储器器件的制造方法,包括在基板上形成包括接触塞的第一层间介电层。通过在第一层间介电层上顺序地堆叠第一磁性层、隧道介电层和第二磁性层来形成磁性隧道结层。在第二磁性层的区域上形成掩模图案。通过执行至少一个蚀刻处理和至少一个氧化处理多次来形成磁性隧道结层图案以及在磁性隧道结层图案的至少一个侧壁上的侧壁介电层图案。该至少一个蚀刻处理可以包括第一蚀刻处理,其使用惰性气体和掩模图案来蚀刻磁性隧道结层的一部分,以形成第一蚀刻产物。该至少一个氧化处理可以包括第一氧化处理,以氧化附着在磁性隧道结层的蚀刻侧上的第一蚀刻产物。
根据示例性实施例,一种磁性隧道结结构的制造方法包括:通过执行至少一个蚀刻处理和至少一个氧化处理多次来形成磁性隧道结层图案以及在磁性隧道结层图案的至少一个侧壁上的侧壁介电层图案。
附图说明
通过参考附图详细地描述示例性实施例,示例性实施例的以上和其它特征和优点将变得更加明显,在附图中:
图1是示出根据示例性实施例的磁性隧道结结构的剖视图。
图2是示出根据示例性实施例的MRAM(磁性随机存取存储器)器件的剖视图。
图3是示出根据示例性实施例的MRAM(磁性随机存取存储器)器件的剖视图。
图4是示出根据示例性实施例的MRAM(磁性随机存取存储器)器件的剖视图
图5至9是示出根据示例性实施例的磁性隧道结结构的制造方法的剖视图。
图10至14是示出根据示例性实施例的MRAM(磁性随机存取存储器)器件的制造方法的剖视图。
图15是示出根据示例性实施例制造MRAM器件的中间步骤的剖视图。
图16是示出根据示例性实施例制造MRAM器件的中间步骤的剖视图。
具体实施方式
通过参考附图以及以下示例性实施例的详细描述可以更容易地理解示例性实施例以及实现示例性实施例的方法的优点和特征。然而,可以以很多不同的形式来实施示例性实施例并且不应该将示例性实施例理解为限于在此阐述的示例性实施例。而是,提供这些示例性实施例使得本公开将是透彻和完整的,并且将示例性实施例的概念完全地传达给本领域技术人员,并且将仅通过所附的权利要求来限定示例性实施例。在附图中,为了清楚起见,层和区域的厚度被夸大。
这里可以使用诸如“以下”、“下”、“较低”、“以上”、“上”等等的空间相对术语,以便于容易地描述附图中示出的一个元素或者特征相对于另一元素(其他元素)或者特征的关系。将理解的是,除了附图中描述的取向之外,这些空间相对术语意在涵盖使用或者操作时器件的不同的取向。例如,如果附图中的器件被翻转,则被描述为在其他元素或者特征下或者以下的元素将会取向为在该其他元素或者特征“以上”。因此,示例性术语“下”能够涵盖上和下的取向。器件可以有其它的取向(旋转90度或者在其它取向),并且相应地具有所解释的这里使用的空间相对描述符。
将参考其中示出示例性实施例的透视图、剖视图和/或平面图来描述示例性实施例。因此,可以根据制造技术或者容限来修改示例性视图的轮廓。即,示例性实施例不意在限制本发明的概念的范围,而是覆盖由于制造工艺的变化引起的所有改变和修改。因此,以示意性形式示出附图中所示的区域,并且简单地通过图示示出所述区域的形状,并且该形状不作为限制。
这里使用的术语是仅用于描述特定的实施例,并且不意在限制示例性实施例。如这里使用的,除非有其它明确的描述,单数形式意在包括复数形式。还将理解的是,术语“包括”(如果在这里使用的话),描述所述特征、整数、步骤、操作、元素和/或部件的存在,但是不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或其组的存在或者添加。
除非有其它限定,这里使用的所有术语(包括技术和科学术语)都具有如示例性实施例所属的领域的技术人员通常理解的相同含义。还将理解的是,诸如通常使用的字典中定义的术语应被理解为具有与在现有技术的背景中的含义一致的含义,并且将不被理解为理想化或者过分形式上的意义,除非这里进行了这样的明确定义。
图1是示出根据示例性实施例的磁性隧道结结构的剖视图。参考图1,MTJ(磁性隧道结)结构10可以包括:磁性隧道结层图案140,其包括第一磁性层图案110、隧道介电层图案120、以及第二磁性层图案130;以及形成在磁性隧道结层图案140的侧壁上的侧壁介电层图案150,上述所有都形成在基板100上。
第一磁性层图案110和第二磁性层图案130中的一个可以是具有固定磁方向的钉扎铁磁层图案,并且另一个可以是具有可根据施加到磁性隧道结层图案140的电流方向而变化的磁方向的自由铁磁层图案。能够通过使用CoFe、NiFe或者CoFeB形成第一磁性层图案110和第二磁性层图案130。能够利用氧化铝或者氧化镁来形成隧道介电层图案120。
侧壁介电层图案150可以形成为直接接触磁性隧道结层图案140的侧壁。可以通过氧化附着到磁性隧道结层图案140的侧壁的蚀刻产物来形成侧壁介电层图案150。可以在形成磁性隧道结层图案140的蚀刻处理期间产生蚀刻产物。因此,可以利用经氧化的物质来形成侧壁介电层图案150,其中,该物质用于形成磁性隧道结层图案140。尽管在以后进行描述,但是可以通过执行两个或者更多蚀刻处理来形成磁性隧道结层图案140,并且可以通过执行多个氧化处理来形成侧壁介电层图案150,其中,在每个蚀刻处理之后执行每个氧化处理。
图2是示出根据示例性实施例的MRAM(磁性随机存取存储器)器件的剖视图。图2中所示的MRAM器件是STT(自旋转移矩)MRAM器件。STTMRAM器件使用下述现象:其中,当具有布置的自旋方向的高密度电流进入磁性材料时,如果磁性材料的磁方向不与电流自旋方向相同,则磁性材料的磁方向按照电流自旋方向的方向来排列。因为STTMRAM器件不要求数字线,因此MRAM器件的最小化或者减小是可能的。
参考图2,存取器件可以布置在基板200的预定或者给定区域中。基板200可以是硅基板、砷化镓基板、SiGe基板、陶瓷基板、石英基板、用于显示器的玻璃基板、或者SOI(绝缘体上半导体)基板。存取器件可以是MOS晶体管。在该情况下,存取晶体管可以布置在由形成在基板200的预定或者给定区域中的器件隔离层201限制的有源区域中。具体地,存取晶体管可以布置在有源区域中,并且可以包括彼此分离的源极区域203和漏极区域202。栅电极212可以形成在源极区域203和漏极区域202之间的沟道区域上。栅电极212可以在有源区域的顶部上延伸并且用作字线。栅电极212可以通过栅介电层211从有源区域电气断开。
在包括存取晶体管的基板200上可以形成第一层间介电层210,并且在对应于源极区域203的第一层间介电层210的特定区域上可以布置源极线221。源极线221可以形成为在同一方向上延伸到栅电极212。在图2中,两个相邻的存取晶体管共享源极区域203;然而,本发明不限于此,并且两个相邻的存取晶体管可以不共享源极区域和漏极区域。
在第一层间介电层210中,可以形成源极线接触塞215,其将源极线221电连接到源极区域203;以及着陆(landing)接触塞214,其形成在漏极区域202上。
在其处布置源极线221的第一层间介电层210上,可以形成第二层间介电层220。在第二层间介电层220上,可以形成下电极接触塞222,其电连接到形成在漏极区域202上的着陆接触塞214。
在第二介电层220上,可以布置磁性隧道结结构10,其包括磁性隧道结层图案140和侧壁介电层图案150。磁性隧道结层图案140可以包括顺序地堆叠在第二层间介电层220上的第一磁性层图案110、隧道介电层图案120、和第二磁性层图案130。由于磁性隧道结结构10与根据图1中所示的示例性实施例的磁性隧道结结构相同,因此省略详细描述。
磁性隧道结层图案140和漏极区域202可以通过着陆接触塞214和下电极接触塞222电连接。在其处布置磁性隧道结结构10的基板200上,可以形成第三层间介电层240。在第三层间介电层240上,位线250可以布置为与栅电极212交叉。位线250和磁性隧道结层图案140可以通过上电极接触塞241电连接。
例如可以利用氧化硅层或者氧氮化硅层形成第一、第二和第三介电层210、220和240。例如可以通过使用W、Ru、Ta、Cu、Al或者掺杂的多晶硅形成着陆接触塞214、源极线接触塞215、源极线221、下电极接触塞222、上电极接触塞241、以及位线250。在位线250上,能够额外地形成金属互连,以电连接周边电路单元(未示出)的电路。
图3是示出根据示例性实施例的MRAM器件的剖视图。参考图3,根据示例性实施例的MRAM器件与根据图2中示出的示例性实施例的MRAM器件不同,使得侧壁保护层图案230额外地形成在侧壁介电层图案150上。可以通过具有附着在侧壁介电层图案150上的蚀刻产物来形成侧壁保护层图案230。通过蚀刻磁性隧道结结构10周围的第二层间介电层220的一部分可以产生蚀刻产物。在磁性隧道结结构10周围的第二层间介电层220的特定区域中,能够形成凹陷。侧壁保护层图案230能够形成为直接接触侧壁介电层图案150。
图4是示出根据示例性实施例的MRAM器件的剖视图。参考图4,根据示例性实施例的MRAM器件与根据图2中示出的示例性实施例的MRAM器件不同,使得沿着第二层间介电层220共形地形成保护层260,并且包括了磁性隧道结结构10。
参考图1和图5至图9,描述根据示例性实施例的磁性隧道结结构的制造方法。图5至9是按顺序示出根据示例性实施例的磁性隧道结结构的制造方法的剖视图。
参考图5,在基板100上,顺序地堆叠第一磁性层111、隧道介电层121、第二磁性层131,以形成磁性隧道结层141。能够通过使用CoFe、NiFe或者CoFeB形成第一磁性层111和第二磁性层131,并且能够通过使用氧化铝或者氧化镁形成隧道介电层121。在第二磁性层131的特定区域上,可以形成掩模图案300。
参考图6,通过使用掩模图案300作为蚀刻掩模图案,可以执行第一蚀刻处理,其蚀刻磁性隧道结层141的一部分,例如第二磁性层131的一部分。为了蚀刻磁性隧道结层141,使用了使用惰性气体的物理蚀刻。
当使用了使用惰性气体的物理蚀刻来蚀刻磁性隧道结层141时,通过蚀刻所移除的构成磁性隧道结层141的材料的一部分附着在磁性隧道结层141的蚀刻侧上。因此,通过第一蚀刻处理产生的蚀刻产物151可以附着到磁性隧道结层141的蚀刻侧。
参考图6和7,可以执行第一氧化处理,以氧化附着到磁性隧道结层141的蚀刻侧的蚀刻产物151。使用第一氧化处理,附着到磁性隧道结层141的蚀刻侧的蚀刻产物151可以用于形成具有介电特性的侧壁介电层图案150。
参考图7和8,可以执行第二蚀刻处理,以蚀刻第一蚀刻处理没有蚀刻的磁性隧道结层的部分。在第二蚀刻处理过程中,例如,能够蚀刻第二磁性层131的剩余物、隧道介电层121的一部分、和第一磁性层111的一部分。第二蚀刻处理形成使用第二磁性层131的第二磁性层图案130,以及使用隧道介电层121的隧道介电层图案120。通过第二蚀刻处理产生的蚀刻产物可以附着在磁性隧道结层的蚀刻侧上,例如,第二磁性层图案130的侧壁、隧道介电层图案120的侧壁、以及蚀刻的第一磁性层111的侧壁上。
通过执行第二氧化处理以氧化在第二蚀刻处理过程中产生并且附着在磁性隧道结层的蚀刻侧上的蚀刻产物,可以沿着第二磁性层图案130的侧壁、隧道介电层图案120的侧壁、以及蚀刻的第一磁性层111的侧壁形成侧壁介电层图案150。
参考图8和9,可以执行第三蚀刻处理,以蚀刻第二蚀刻处理没有蚀刻的磁性隧道结层的剩余物。第三蚀刻处理形成使用第一磁性层111的第一磁性层图案110。磁性隧道结层图案140包括第一磁性层图案110、隧道介电图案120、以及第二磁性层图案130。第三蚀刻处理产生的蚀刻产物可以附着在磁性隧道结层的蚀刻侧上,例如,磁性隧道结层图案140的侧壁上。
通过执行第三氧化处理以氧化通过第三蚀刻处理产生并且附着在磁性隧道结层图案140的侧壁上的蚀刻产物,侧壁介电层图案150可以形成在蚀刻的第一磁性层图案110的侧壁上。
上述第一至第三蚀刻处理是利用惰性气体的物理蚀刻处理。对于惰性气体,能够使用NH3气体。而且能够使用与CO气体或者SF6气体混合的NH3气体。上述第一至第三氧化处理能够使用自由基氧化处理或者等离子氧化处理。而且,能够以大约200W以下的功率执行第一至第三氧化处理。
在示例性实施例中,可以在氧化附着在磁性隧道结层141的侧壁上的蚀刻产物的氧化处理、在氧化处理之后蚀刻没有被蚀刻的磁性隧道结层141的部分的蚀刻处理、以及用于对蚀刻处理产生的蚀刻产物进行氧化的另一氧化处理之后,立即执行蚀刻磁性隧道结层(图5的141)的部分的蚀刻处理。因此,包括蚀刻处理和蚀刻处理之后的氧化处理的蚀刻和氧化处理的组被执行多次。在示例性实施例中,因为多次地执行蚀刻和氧化处理的组,所以能够调整每个氧化处理的氧化速率。当在高功率条件下执行氧化处理时,可能损坏磁性隧道结层图案(图9的140),特别是介电层图案(图9的120)。
然而,在示例性实施例中,在仅蚀刻磁性隧道结层(图5的141)的一部分的蚀刻处理之后,可以执行氧化处理以仅氧化蚀刻处理产生的蚀刻产物(图5的151)。结果,能够在小于作为不损坏磁性隧道结层图案(图9的140)、特别是介电层图案(图9的120)的功率水平的大约200W的情况下执行每个氧化处理。另一方面,在通过执行一个蚀刻处理来图案化磁性隧道结层(图5的141)并且然后通过执行一个氧化处理来氧化蚀刻处理产生的蚀刻产物的情况下,需要在大于大约200W的高功率水平下执行氧化处理。结果,这样的氧化处理可能损坏磁性隧道结层图案(图9的140),特别是介电层图案(图9的120)。
而且,能够原位(in-situ)执行在每个蚀刻处理之后执行的每个氧化处理。当原位执行蚀刻处理和氧化处理时,能够防止或者减少由空气所引起的磁性隧道结结构的腐蚀和劣化。
例如,可以通过执行蚀刻处理一次来蚀刻隧道介电层(图5的121)。因此,可以要求每个蚀刻处理不在隧道介电层121上结束。如果在仅蚀刻隧道介电层121的一部分之后结束第n蚀刻处理,则在第n氧化处理过程中能够暴露隧道介电层121的部分。在示例性实施例中,可能由于第n氧化处理而劣化隧道介电层121的特性。因此,为了防止或者减少隧道介电层121在氧化处理过程中暴露,可以通过执行蚀刻处理一次来蚀刻隧道介电层(图5的121)。
在磁性隧道结层(图5的141)的蚀刻处理过程中产生的蚀刻产物具有导电性。当这样的蚀刻产物附着在磁性隧道结层图案(图9的140)上时,磁性隧道结层图案140的电阻分布特性可能劣化。然而,在示例性实施例中,因为通过氧化这样的蚀刻产物而形成侧壁介电层图案(图9的150),因此能够防止或者减少磁性隧道结层图案140的第一磁性层图案110和第二磁性层图案130之间的短路。而且,能够防止或者减少磁性隧道结层图案140的电阻分布特性的劣化,并且可以不需要用于防止或者减少磁性隧道结层图案140的第一磁性层图案110和第二磁性层图案130之间的短路的额外的帽盖层或者保护层。结果,能够简化处理并且能够减少成本。
在示例性实施例中,可以通过执行蚀刻和氧化处理三次来形成磁性隧道结结构,但是示例性实施例不限于此。能够通过执行蚀刻和氧化处理两次或者四次来形成磁性隧道结结构。参考图9和图1,通过移除掩模图案300,完成磁性隧道结结构10。
参考图2和图10至图14,描述根据示例性实施例的磁性隧道结结构的制造方法。图10至图14是顺序地示出根据示例性实施例的MRAM器件的制造方法的剖视图。
参考图10,在基板200中,例如,通过使用STI(浅槽隔离)方法,可以形成限定有源区域的器件隔离层201。在有源区域上,形成栅极介电层211和栅电极212。通过在由栅电极212暴露的基板200的有源区域中注入(或者掺杂)杂质,形成源极区域203和漏极区域202。
在其处形成栅电极212的基板200上,可以形成第一层间介电层210。为了暴露漏极区域202和源极区域203的预定或者给定区域,可以蚀刻第一层间介电层210的预定或者给定区域,以形成接触孔,并且可以形成填充接触孔的着陆接触塞214和源极线接触塞215。
在源极线接触塞215上,可以形成电连接到源极线接触塞215的源极线221。在其处形成源极线221的整个基板200上,可以形成第二层间介电层220。
为了暴露着陆接触塞214的预定或者给定区域,可以移除第二层间介电层220的预定或者给定区域以形成接触孔,并且可以形成填充接触孔的下电极接触塞222。
在其处形成下电极接触塞222的基板200上,可以顺序地堆叠第一磁性层111、隧道介电层121、以及第二磁性层131,以形成磁性隧道结层141。在第二磁性层131的预定或者给定区域上,可以形成掩模图案300。
参考图11至图14,通过执行包括通过使用掩模图案作为蚀刻掩模图案来蚀刻磁性隧道结层141的部分的蚀刻处理,以及用于对蚀刻处理产生的蚀刻产物151进行氧化的氧化处理的蚀刻和氧化处理的组多次,例如3次,可以形成磁性隧道结层图案140,和形成在磁性隧道结层图案140的侧壁上的侧壁介电层图案150。
参考图14和图2,在移除掩模图案300之后,在其处形成磁性隧道结结构10的基板200上,可以形成第三层间介电层240。在通过移除第三层间介电层240的部分而形成接触孔,从而部分地暴露第二磁性层图案130之后,可以形成填充接触孔的上电极接触塞241。在第三层间介电层240上,可以形成跨过栅电极121的位线250。
参考图3和图10至图15,描述根据示例性实施例的MRAM器件的制造方法。图15是示出根据示例性实施例来制造MRAM器件的中间步骤的剖视图。如图10至图14中所示,在第二层间介电层220上,可以形成磁性隧道结结构10。
参考图15,通过使用磁性隧道结结构10作为蚀刻掩模图案,可以蚀刻布置在磁性隧道结结构10周围的第二层间介电层220的一部分。使用了使用惰性气体的物理蚀刻用于蚀刻。可以通过利用使用惰性气体的物理蚀刻来蚀刻第二层间介电层220,并且通过蚀刻所移除的第二层间介电层220材料的部分可以附着在侧壁介电图案150上。结果,侧壁保护图案230可以形成在侧壁介电图案150上。因为利用包括氧化硅和氧氮化硅的介电材料来形成第二层间介电层220,因此,利用通过第二层间介电层220的蚀刻而产生的蚀刻产物形成的侧壁保护图案230可以具有介电特性。
在形成侧壁保护图案230之后,并且为了进一步固化侧壁保护图案230,能够额外地执行使用氧气的灰化处理或者氧等离子处理。
参考图15和图3,在移除其处形成磁性隧道结结构10和侧壁保护图案230的基板200上的掩模图案300之后,形成第三层间介电层240、上电极接触塞241、以及位线250。
参考图4、图10至图14、和图16,描述根据示例性实施例的MRAM器件的制造方法。图16是示出根据示例性实施例制造MRAM器件的中间步骤的剖视图。
如图10至图14中所示,可以在第二层间介电层220上形成磁性隧道结结构10。参考图16,可以沿着第二层间介电层220和磁性隧道结结构10而共形地形成保护层260。能够通过使用氧化硅层、氧氮化硅层、或者氮化硅层形成保护层260。
参考图16和图4,在移除掩模图案300之后,可以在其处形成磁性隧道结结构10和保护层260的基板200上形成第三层间介电层240、上电极接触塞241、以及位线250。
总结具体实施方式,本领域技术人员将理解的是,能够在基本上不偏离示例性实施例的原则的情况下对示例性实施例进行很多变化和修改。因此,仅以概括性和描述性意义使用公开的实施例,并且公开的实施例不意在进行限制。

Claims (14)

1.一种制造磁性隧道结结构的方法,所述方法包括:
通过在基板上顺序地堆叠第一磁性层、隧道介电层、和第二磁性层来形成磁性隧道结层;
在所述第二磁性层的区域上形成掩模图案;以及
通过执行至少一个蚀刻处理和至少一个氧化处理多次来形成磁性隧道结层图案和在所述磁性隧道结层图案的至少一个侧壁上的侧壁介电层图案,其中
所述至少一个蚀刻处理包括第一蚀刻处理,该第一蚀刻处理使用惰性气体和所述掩模图案来蚀刻所述磁性隧道结层的第二磁性层的厚度方向上的一部分,以形成第一蚀刻产物,
所述至少一个氧化处理包括第一氧化处理,该第一氧化处理氧化附着在所述磁性隧道结层的蚀刻侧上的所述第一蚀刻产物,并且所氧化的第一刻蚀产物的厚度实质上等于所述侧壁介电层图案的厚度,
所述至少一个蚀刻处理还包括第二蚀刻处理,该第二蚀刻处理蚀刻所述第一蚀刻处理没有蚀刻的所述磁性隧道结层的一部分,以形成第二蚀刻产物,
所述至少一个氧化处理还包括第二氧化处理,该第二氧化处理氧化通过所述第二蚀刻处理形成的所述第二蚀刻产物,
其中,通过使用200W以下的功率执行所述至少一个氧化处理。
2.根据权利要求1所述的方法,其中,所述惰性气体包括NH3气体。
3.根据权利要求2所述的方法,其中所述惰性气体还包括CO气体和SF6气体中的至少一个。
4.根据权利要求1所述的方法,其中,所述至少一个蚀刻处理和所述至少一个氧化处理被原位执行。
5.根据权利要求1所述的方法,其中,所述至少一个氧化处理是自由基氧化处理和等离子氧化处理中的至少一个。
6.根据权利要求1所述的方法,其中,通过所述第二蚀刻处理蚀刻所述隧道介电层。
7.根据权利要求1所述的方法,其中,形成磁性隧道结层的步骤包括:
在基板上形成包括接触塞的第一层间介电层;以及
通过在所述第一层间介电层上顺序地堆叠第一磁性层、隧道介电层、以及第二磁性层来形成磁性隧道结层。
8.根据权利要求7所述的方法,在形成所述磁性隧道结层图案和所述侧壁介电层图案之后,还包括:
通过使用所述侧壁介电层图案来蚀刻所述侧壁介电层图案周围的所述第一层间介电层的一部分,在所述侧壁介电层图案上形成侧壁保护层图案。
9.根据权利要求8所述的方法,其中,蚀刻所述第一层间介电层的一部分包括使用惰性气体。
10.根据权利要求8所述的方法,在形成所述侧壁保护层图案之后,还包括:
在所述侧壁保护层图案上执行灰化处理,所述灰化处理包括使用氧气或者氧等离子的至少一个处理。
11.根据权利要求7所述的方法,还包括:
在所述第一层间介电层、所述磁性隧道结层图案、以及所述侧壁介电层图案上共形地形成保护层。
12.根据权利要求7所述的方法,其中,所述接触塞和所述第一磁性层彼此直接接触。
13.根据权利要求7所述的方法,还包括:
在所述第一层间介电层上形成第二层间介电层;以及
在所述第二层间介电层上形成位线。
14.根据权利要求7所述的方法,其中所述惰性气体包括NH3气体。
CN201110386624.8A 2010-11-29 2011-11-29 形成磁性隧道结结构和形成磁性随机存取存储器的方法 Active CN102479918B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100119756A KR20120058113A (ko) 2010-11-29 2010-11-29 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법
KR10-2010-0119756 2010-11-29

Publications (2)

Publication Number Publication Date
CN102479918A CN102479918A (zh) 2012-05-30
CN102479918B true CN102479918B (zh) 2016-03-16

Family

ID=46092466

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110386624.8A Active CN102479918B (zh) 2010-11-29 2011-11-29 形成磁性隧道结结构和形成磁性随机存取存储器的方法

Country Status (5)

Country Link
US (1) US8796042B2 (zh)
JP (1) JP5964573B2 (zh)
KR (1) KR20120058113A (zh)
CN (1) CN102479918B (zh)
TW (1) TWI533352B (zh)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059398B2 (en) 2012-08-03 2015-06-16 Applied Materials, Inc. Methods for etching materials used in MRAM applications
TWI517463B (zh) * 2012-11-20 2016-01-11 佳能安內華股份有限公司 磁阻效應元件之製造方法
KR102099191B1 (ko) * 2013-03-15 2020-05-15 인텔 코포레이션 내장된 자기 터널 접합을 포함하는 로직 칩
US9203015B2 (en) 2013-03-22 2015-12-01 Hisanori Aikawa Magnetic storage device
US8987846B2 (en) * 2013-03-22 2015-03-24 Yoshinori Kumura Magnetic memory and manufacturing method thereof
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
KR20150102302A (ko) 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20150036985A (ko) 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160122915A (ko) 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자 장치
KR20140142929A (ko) 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20160073782A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9865806B2 (en) 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
JP2015018885A (ja) * 2013-07-10 2015-01-29 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US9196825B2 (en) * 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
US9123879B2 (en) 2013-09-09 2015-09-01 Masahiko Nakayama Magnetoresistive element and method of manufacturing the same
US9231196B2 (en) 2013-09-10 2016-01-05 Kuniaki SUGIURA Magnetoresistive element and method of manufacturing the same
US9368717B2 (en) 2013-09-10 2016-06-14 Kabushiki Kaisha Toshiba Magnetoresistive element and method for manufacturing the same
US9385304B2 (en) 2013-09-10 2016-07-05 Kabushiki Kaisha Toshiba Magnetic memory and method of manufacturing the same
WO2015136723A1 (en) 2014-03-11 2015-09-17 Yasuyuki Sonoda Magnetic memory and method of manufacturing magnetic memory
JP6139444B2 (ja) * 2014-03-18 2017-05-31 株式会社東芝 磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリ
US9142762B1 (en) 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102175471B1 (ko) 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9515166B2 (en) 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
US9419107B2 (en) 2014-06-19 2016-08-16 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9590174B2 (en) * 2014-10-08 2017-03-07 Kabushiki Kaisha Toshiba Magnetoresistive memory device and manufacturing method of the same
US10367137B2 (en) 2014-12-17 2019-07-30 SK Hynix Inc. Electronic device including a semiconductor memory having a variable resistance element including two free layers
US9640385B2 (en) 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
US9640756B2 (en) 2015-03-11 2017-05-02 Kabushiki Kaisha Toshiba Method for manufacturing magnetic memory
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9972775B2 (en) 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
KR102399342B1 (ko) 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102411080B1 (ko) 2015-09-02 2022-06-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 자기 메모리 장치의 제조 방법
US20170069835A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Method of manufacturing magnetoresistive memory device
CN105280809B (zh) * 2015-09-14 2018-03-27 华中科技大学 一种磁隧道结及其制备方法
US10580975B2 (en) * 2015-09-18 2020-03-03 Intel Corporation Spin transfer torque memory (STTM), methods of forming the same using volatile compound forming elements, and devices including the same
US9595451B1 (en) 2015-10-19 2017-03-14 Applied Materials, Inc. Highly selective etching methods for etching dielectric materials
US9653310B1 (en) 2015-11-11 2017-05-16 Applied Materials, Inc. Methods for selective etching of a silicon material
CN105552215A (zh) * 2015-12-03 2016-05-04 中电海康集团有限公司 一种磁阻式随机存储器的位元制造方法
US9831097B2 (en) 2015-12-18 2017-11-28 Applied Materials, Inc. Methods for selective etching of a silicon material using HF gas without nitrogen etchants
KR102398740B1 (ko) 2015-12-25 2022-05-16 고쿠리츠다이가쿠호진 도호쿠다이가쿠 스핀트로닉스 소자
DE112016006556T5 (de) * 2016-03-07 2018-11-22 Intel Corporation Ansätze zum Einbetten von Spin-Hall-MTJ-Vorrichtungen in einen Logikprozessor und die daraus resultierenden Strukturen
US10490732B2 (en) * 2016-03-11 2019-11-26 Toshiba Memory Corporation Magnetic memory device with sidewall layer containing boron and manufacturing method thereof
CN107527994B (zh) * 2016-06-20 2020-10-23 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
CN107623069B (zh) * 2016-07-14 2020-10-09 上海磁宇信息科技有限公司 一种刻蚀磁性隧道结及其底电极的方法
US10497578B2 (en) 2016-07-22 2019-12-03 Applied Materials, Inc. Methods for high temperature etching a material layer using protection coating
WO2018106665A1 (en) * 2016-12-06 2018-06-14 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US10446607B2 (en) 2016-12-28 2019-10-15 GLOBALFOUNDARIES Singapore Pte. Ltd. Integrated two-terminal device with logic device for embedded application
WO2019040504A2 (en) * 2017-08-23 2019-02-28 Everspin Technologies, Inc. METHODS OF MANUFACTURING AN INTEGRATED CIRCUIT USING ENCAPSULATION DURING AN ENGRAVING PROCESS
US10585630B2 (en) * 2017-09-11 2020-03-10 Samsung Electronics Co., Ltd. Selectorless 3D stackable memory
US10833255B2 (en) 2017-09-21 2020-11-10 Hitachi High-Tech Corporation Method for manufacturing magnetic tunnel junction element, and inductively coupled plasma processing apparatus
CN109560102A (zh) * 2017-09-26 2019-04-02 中电海康集团有限公司 Mram与其制作方法
US11189658B2 (en) 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10727075B2 (en) 2017-12-22 2020-07-28 Applied Materials, Inc. Uniform EUV photoresist patterning utilizing pulsed plasma process
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
CN110071214B (zh) * 2019-05-07 2022-03-15 江南大学 一种减小刻蚀产物侧壁再淀积的刻蚀方法
JP2021044359A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 磁気記憶装置
US11145808B2 (en) * 2019-11-12 2021-10-12 Applied Materials, Inc. Methods for etching a structure for MRAM applications
US11778921B2 (en) 2020-12-21 2023-10-03 International Business Machines Corporation Double magnetic tunnel junction device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3601690B2 (ja) * 1999-03-02 2004-12-15 松下電器産業株式会社 磁気抵抗効果素子とその製造方法、磁気抵抗効果型ヘッド、磁気記録装置、磁気抵抗効果メモリ素子
US6781173B2 (en) * 2002-08-29 2004-08-24 Micron Technology, Inc. MRAM sense layer area control
JP4618989B2 (ja) * 2003-02-18 2011-01-26 三菱電機株式会社 磁気記憶半導体装置
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
JP2005079258A (ja) * 2003-08-29 2005-03-24 Canon Inc 磁性体のエッチング加工方法、磁気抵抗効果膜、および磁気ランダムアクセスメモリ
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
JP2005340260A (ja) 2004-05-24 2005-12-08 Sony Corp 磁性体層の加工方法および磁気記憶装置の製造方法
JP2006054229A (ja) * 2004-08-10 2006-02-23 Sony Corp 磁気抵抗効果装置およびその製造方法
JP5007509B2 (ja) * 2006-02-08 2012-08-22 ソニー株式会社 磁気記憶装置の製造方法
CA2644356A1 (en) * 2006-03-16 2007-09-27 Novartis Ag Heterocyclic organic compounds for the treatment of in particular melanoma
JP2007273493A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7388771B2 (en) * 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
JP2008204588A (ja) * 2007-02-22 2008-09-04 Fujitsu Ltd 磁気ヘッドの製造方法
KR100943860B1 (ko) * 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8043732B2 (en) * 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier

Also Published As

Publication number Publication date
KR20120058113A (ko) 2012-06-07
TWI533352B (zh) 2016-05-11
JP2012119684A (ja) 2012-06-21
CN102479918A (zh) 2012-05-30
US8796042B2 (en) 2014-08-05
TW201230142A (en) 2012-07-16
US20120135543A1 (en) 2012-05-31
JP5964573B2 (ja) 2016-08-03

Similar Documents

Publication Publication Date Title
CN102479918B (zh) 形成磁性隧道结结构和形成磁性随机存取存储器的方法
JP7046135B2 (ja) 磁気トンネル接合装置の製造技術と対応装置
KR102297452B1 (ko) Mram mtj 상부 전극 대 비아 계면을 위한 기술
CN110544705B (zh) 磁阻式随机存取存储器(mram)及其制造方法
KR101769196B1 (ko) 공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리(mram)구조물
KR101200008B1 (ko) 2개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법
CN108987427B (zh) 制造mram器件的方法及制造半导体芯片的方法
CN106298831A (zh) 用于mram mtj顶部电极连接的技术
CN102956645A (zh) 数据存储装置及其制造方法
JP2011519165A (ja) Sttmram磁気トンネル接合アーキテクチャおよび集積化
KR20200100831A (ko) 보다 강건한 읽기/쓰기 성능을 위한 stt-mram 히트 싱크 및 자기 차폐 구조 설계
US9379316B2 (en) Method of fabricating a magnetoresistive random access structure
US11944016B2 (en) Magnetoresistive random access memory and method of manufacturing the same
US20150188037A1 (en) Magnetoresistive random access memory devices and methods of manufacturing the same
US10504902B2 (en) Data storage devices and methods of manufacturing the same
US11856867B2 (en) MRAM having multilayered interconnect structures
KR20240016399A (ko) 메모리 셀용 상단 전극에 대한 저저항 컨택트 및 그 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant