KR20200100831A - 보다 강건한 읽기/쓰기 성능을 위한 stt-mram 히트 싱크 및 자기 차폐 구조 설계 - Google Patents

보다 강건한 읽기/쓰기 성능을 위한 stt-mram 히트 싱크 및 자기 차폐 구조 설계 Download PDF

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Abstract

복수의 MTJ 접합부를 포함한 STT-MRAM 디바이스가 봉지되며, 그리하여 반복되는 읽기/쓰기 프로세스에 의해 생성된 열을 방산하고 동시에 이웃하는 디바이스의 외부 자기장으로부터 차폐된다. 또한, 봉지 층은 DR/R 및 Hc에 영향을 미치는 것으로 보인 상부 리드 응력을 감소시키도록 구조화될 수 있다. 모든 이러한 문제에 동시에 대처할 수 있는 디바이스 설계 및 이의 제조 방법을 제공한다.

Description

보다 강건한 읽기/쓰기 성능을 위한 STT-MRAM 히트 싱크 및 자기 차폐 구조 설계
본 개시는 일반적으로 자기 저장 디바이스에 관한 것으로, 구체적으로 열 안정성을 개선하기 위한 STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory) 디바이스 및 방법에 관한 것이다.
STT-MRAM은 임베디드 플래시 메모리 및 임베디드 SRAM(Static Random Access Memory)을 대체할 차세대 비휘발성 작업 메모리에 대하여 점점 더 유망한 후보가 되고 있다. 그러나, 이 기술을 20 nm(나노미터) 치수 너머로 스케일링 다운시키는데 있어서 난제가 존재한다. 하나의 이러한 난제는, MRAM에 채용되는 하나의 유형의 스토리지 셀인, 더 작은 MTJ(magnetic tunneling junction) 디바이스의 열 안정성을 강화하는 것이다. 연구에 따르면, 읽기/쓰기 사이클 동안 MTJ 접합의 자체 가열이 발생한다(예를 들어, S. Chatterjee, S. Salahuddin, S. Kumar, and S. Mukhopadhyay, IEEE Transactions on Electron Device, Vol.59. No.3, March 2012; Y. Wang, H. Cai, L. Naviner, Y. Zhang, X. Zhao, E. Deng, J. Klein, and W. Zhao, IEEE Transaction on Electron Device, Vol. 63, No. 4. April 2016; W. Guo, G. Prenat, V. Javerliac, M. Baraji, N. Mestier, C. Baraduc, B. Dieny, Journal of Physics D: Applied Physics, IOP, 2010, 43(21), pp. 215001. 참조).
읽기/쓰기 속도와 패턴 밀도 둘 다 증가함에 따라 자체 가열은 더욱 더 문제가 될 것으로 예상된다. 한편, 자체 가열은 스위칭 전류를 감소시키도록 도울 수 있지만, 반면에 디바이스 열 안정성을 감소시킬 수도 있고 심지어는 디바이스 신뢰성을 감소시킬 수 있다. STT-MRAM에 대한 또다른 난제는, 이웃 디바이스들로부터의 표유 자계(stray magnetic field)에 의해 야기되는 스위칭 방해이다. STT-MRAM 동작과 관련되는, 바람직하지 않은 응력과 같은, 이들 및 기타 문제들이 종래 기술에서, 예를 들어 다음에서 고려되었다:
U.S. Patent: 20150091109 (Allinger et al.)
U.S. Patent: 9,024,399 (Guo)
U.S. Patent 7,262,069 (Chung et al.)
U.S. Patent Application 2007/0058422 (Phillips et al.)
U.S. Patent 8,194,436 (Fukami et al.)
U.S. Patent 9,081,669 (Tadepalli et al.)
U.S. Patent 8,125,057 (Bonin et al.)
U.S. Patent 7,829,980 (Molla et al.)
U.S. Patent Application 2006/0273418 (Chung et al.)
실제로 자체 가열, 열 안정성, 응력 및 스위칭 방해의 문제를 효과적으로 대처하는 것이 바람직할 것이다. 이 문제들이 조합 및 효율적인 방식으로 대처될 수 있다면 더욱 더 유리할 것이다. 상기에 나타낸 종래 기술은 이 문제들을 논의하였지만, 본 개시에서처럼 포괄적이고 효과적이며 효율적인 방식으로 이들을 다루지는 않았다.
본 개시의 첫 번째 목적은, 읽기/쓰기 동작에 의해 유도되는 자체 가열로부터 초래되는 것과 같은 불리한 열 효과로부터 STT-MRAM 디바이스를 보호하는 방법을 제공하는 것이다.
본 개시의 두 번째 목적은, 이웃 디바이스의 자기장으로 인한 불리한 스위칭 효과로부터 STT-MRAM 디바이스를 보호하기 위한 방법을 제공하는 것이다.
본 개시의 세 번째 목적은, 불리한 열 효과의 결과인 STT-MRAM 디바이스의 특정 영역 내의 응력의 감소를 위한 메커니즘을 제공하는 것이다.
본 개시의 네 번째 목적은, MTJ 디바이스에 대한 응력 버퍼로서 작용하도록 동일 히트 싱크 설계를 사용하는 것이다.
본 개시의 다섯 번째 목적은, 상기의 목적을 전부 동시에 이룰 수 있는 방법을 제공하는 것이다.
이들 목적은 STT-MRAM 디바이스 열 안정성을 개선할 STT-MRAM 디바이스에 대한 히트 싱크 구조의 설계 및 제조를 통해 달성될 것이다. 이 히트 싱크 구조는 동시에 자기 디바이스에 대한 자기 차폐 및 응력 버퍼로서 작용할 것이다. 내부 연구에서, 상부 리드 응력이 DR/R 및 Hc에 영향을 미칠 수 있는 것으로 밝혀졌다. 도 1은 이 결과를 보여준다. 따라서, 동일 히트 싱크 설계가 MTJ 디바이스에 대한 응력 버퍼로도 작용할 수 있다는 경험적 증거를 제공하며, 응력은 고유 막 인장 및 압축 응력에, BIT 라인과 전체 스택 사이의 상이한 팽창/수축에 의해 유도된 응력을 더한 것을 포함한다.
본 개시는, STT-MRAM 디바이스로 집적될 수 있는 MTJ 디바이스와 같은 MTJ 디바이스에 대한 히트 싱크 구조의 설계 및 그의 제조 방법을 제공하며, 그리하여 이러한 MTJ 디바이스의 읽기/쓰기 사이클 동안 생성되는 열은, 현행 방법을 사용하여 제조되는 MTJ 디바이스에서 일어나는 것보다 훨씬 더 빠르게 방산될 수 있다. 그 결과, 그리 설계 및 제조된 MTJ 디바이스는 개선된 읽기/쓰기 신뢰성을 갖게 된다.
도 1a 및 도 1b는 상부 리드 응력이 DR/R 및 Hc 둘 다에 어떻게 영향을 미칠 수 있는지 나타내는 데이터를 표시한다.
도 2는, 도 4a 내지 도 4e에 예시되어 있으며 현재 사용 중인 “이전(old)” MTJ 제조 방식에 대응하는 층 명칭 및 그의 기능을 열거한 표(표 1)이다.
도 3은, 도 4a 내지 도 4e에 예시된 제조 방식에 대응하는 프로세스 흐름 단계들을 열거한 표(표 2)이다.
도 4a 내지 도 4e는 본 MTJ 구조물 및 그를 제조하는데 이용되는 제조 프로세스를 도시한 개략도이다.
도 5는 도 7a 내지 도 7f에 예시된 본 개시의 제조 방식에 대응하는 층 명칭 및 그의 기능을 열거한 표(표 3)이다.
도 6은 도 7a 내지 도 7f에 예시된 본 개시의 제조 방식에 대응하는 프로세스 흐름 단계들을 열거한 표(표 4)이다.
도 7a 내지 도 7f는 본 자기 터널링 접합 구조물 및 그를 제조하는데 이용되는 제조 프로세스를 도시한 일련의 개략도들이다.
도 8a 내지 도 8d는, 도 7a 내지 도 7f에 도시된 바와 등가의 특성을 제공하는 대안의 자기 터널링 접합(MTJ) 구조물 및 이를 제조하는데 이용되는 제조 프로세스를 도시한 일련의 개략도들이다.
도 2는 복수의 개별적으로 형성 및 봉지된(encapsulated) 접합을 포함하는 집적 MTJ 디바이스에 대한 MTJ 접합을 제조하는데 사용되는 현행 집적 방식(즉, 종래 기술)을 예시한다. 이러한 디바이스는 STT-MRAM 로직 디바이스를 형성하는데 사용될 수 있다. 층 명칭 및 일반적인 프로세스 집적 단계들이 각각 표 1(도 2) 및 표 2(도 3)에 열거되어 있다. 현행 방법에 있어서, 첫 번째 단계는, 기본 패터닝되지 않은 MTJ 막 스택, 및 더 큰 디바이스로 집적될 수 있도록 스택을 복수의 더 작은 스택들로 패터닝하는데 사용되는 그 안의 에칭 정지 하드 마스크 퇴적물을 퇴적하는 것이다.
도 2에 도시된 표 및 도 4a의 대응하는 개략도를 참조하면, 막 스택 퇴적물은 일련의 5개 층(14-10)이 있다는 것을 알 수 있으며, 10은 고정 층이고, 11은 배리어 층이고, 12는 자유 층이고, 13은 Ta, TiN 또는 다른 전도성 재료와 같은 제1 하드 마스크 층이고, 14는 비전도성 재료(SION) 또는 전도성 재료(TiN)와 같은 제2 하드 마스크 층이다. 층 13 및 14는 10-12를 퇴적하는 동일 툴을 사용하여 퇴적될 수 있거나, 또는 상이한 툴을 사용하여 퇴적될 수 있다. 모든 프로세싱 단계들이 완료될 때, 제조된 디바이스가 원하는 회로부로 용이하게 집적될 수 있도록, 스택은 전도성 하부 전극(BE; bottom electrode)과 같은 적합한 기판 상에 형성되는 것으로 가정한다는 것을 유의하자.
도 3의 표 및 도 4b에서의 대응하는 도면에 열거된 프로세스 단계들에 따르면, 단계 2는 층(14) 상의 포토레지스트 패턴 층(15)의 퇴적이다. 단계 3은 도 4c에 도시된 2개의 별개의 스택들이 되도록 MTJ 퇴적물을 에칭하는 것이다. 이 설명 및 뒤따르는 설명에서, 2개의 개별 스택들로 패터닝되는 초기 MTJ 스택을 나타낸 것임을 유의하자. 명확하게 하기 위해, 2개의 스택들이 분리된 것으로 도시되어 있으며, 물론 이들은 동일 기판 상에 놓여 있는 것으로 가정하지만, 기판은 도면에 도시되지 않는다. 2개의 스택들의 예는 임의적이고 단순화를 위해 선택된 것이며, 이 방법을 사용하여 임의의 수의 스택이 처리될 수 있다.
단계 4는, 패터닝된 MTJ 스택을 보호하기 위해 대략 20-200 Å 사이의 두께로 퇴적되는, SiN, Si02, A1203, MgO 등과 같은 유전체 재료의 층인, 봉지(encapsulation) 층(도 4d에서의 16)의 퇴적이다. 봉지 층은 또한, 스택이 놓이며 도 7c에 도시되지 않은 기판도 덮는다. 이 봉지 층(16)은, MTJ 디바이스를 에칭하는데 사용되는 동일 툴에서 인시추로 퇴적될 수 있거나, 또는 별개의 툴을 사용하여 퇴적될 수 있다. 이 봉지 층은 보통 SiN, Si02, Al2O3, MgO 등과 같은 유전체 재료이다. 이 봉지 층은 또한, 처음에 금속 층으로서 퇴적될 수 있으며, 그 다음 유전체 층으로 산화될 수 있다. 이 봉지 층의 기능은, MTJ 디바이스를 단락으로부터 절연시키는 것 뿐만 아니라, 각각의 MTJ 디바이스의 자기 특성 및 열 안정성을 보존하는 것이다. 따라서, 이 층을 위한 재료의 선택은 유전체 재료 중의 일부 랜덤 선택일 수 없다.
마지막으로 도 4e를 참조하면, MTJ 디바이스에 18로서 도시된 BIT 라인의 접속을 제조하는 것인 단계 5가 도시되어 있다. 이는 보통, 17로서 도시된 공간 충전 층간 유전체 막(ILD)을 먼저 퇴적한 다음, MTJ 디바이스를 평탄화하고 개방시키도록 화학 기계적 연마(CMP; chemical mechanical polishing)를 행함으로써 행해진다. 마지막으로 BIT 라인(18)이 MTJ에 접속하도록 형성된다. CMP 프로세스는 봉지 층(16)의 상부 표면 뿐만 아니라 제2 하드 마스크(14)를 제거하며, 금속 BIT 라인과 제1 하드 마스크(13) 사이의 전기적 접촉이 가능하도록 디바이스를 개방시킨다는 것을 유의하자. BIT 라인은 보통, 당해 기술분야에 잘 알려져 있으며 여기에서는 기재되지 않을 듀얼 Cu 다마신 프로세스에 의해 형성된다는 것을 유의하자.
봉지 층(16)은 보통 매우 낮은 열 전도성을 갖는다. 층간 유전체 재료(17)도 또한 매우 낮은 열 전도성을 갖는다. 층(17)에 대한 후보는 종종 SiN 및 SiO2이다. 봉지 층 및 ILD 층의 낮은 열 전도성으로 인해, 완성된 디바이스의 읽기/쓰기 프로세스 동안 생성되는 대부분의 열은 단지 MTJ와 BIT 라인(130) 사이의 계면 또는 MTJ와 BE(하부 전극)(140) 사이의 계면을 통해 통과함으로써 방산될 수 있다. MTJ 크기가 감소함에 따라, MTJ와 BIT 라인 사이 그리고 MTJ와 BE 사이의 계면도 또한 감소한다. 그 결과, 이들 계면은 열을 방산시키는데 있어서 덜 효율적이게 되며, 이는 읽기/쓰기 속도가 증가함에 따라 더욱 더 나쁜 문제가 될 수 있다.
도 7a 내지 도 7f는 여기에 기재된 목적을 충족시킬 MTJ 디바이스를 제조하기 위한 새로운 집적 방식을 예시한다. 도 5의 표 및 도 6의 표는, 설명을 용이하게 하기 위해 각각 층 설명 및 프로세스 단계들을 열거한다. 직전에 기재되고 도 4a 내지 도 4e에 예시된 현재 사용되는(종래 기술) 방법과, 이제 기재될 새로운 방법 간의 핵심 차이는, 표 4의 단계 4 및 단계 5, 그리고 도 7d 및 도 7e에서의 그의 대응하는 도면이다. 도 7d에 도시된 단계 4에서, 종래 기술 방법의 도 4d에서와 같이 봉지 유전체의 단일 층(16)을 퇴적하는 대신, 여전히 대략 20-200Å 사이의 두께로 퇴적되는 층(16)을 보강하도록 2개의 추가의 봉지 층(19 및 20)이 추가된다. 제2 봉지 층(도 7d에서의 19)은 통상적으로, 대략 20-100Å 사이의 두께로 퇴적되는, 높은 열 전도성을 갖는 금속성 재료의 층(전기 전도성 또는 비전도성 및 가능하면 자기)이며, 이는 히트 싱크 층으로서 작용할 것이다. 도 7d에서의 제3 봉지 층(20)은 대략 50-300Å 사이의 두께로 SiO2 또는 SiN으로 형성된 하드 마스크 층이며, 이는 층(19)을 패터닝하기 위해 사용될 것이다. 층(19)을 패터닝하기 위한 프로세스(도 7e에 도시된 단계 5)는 보통, 층(16)에서 정지하며 측벽을 따라 층(20 및 19)의 부분들을 남기도록 가이딩되는 에칭을 정렬하기 위한 하드 마스크로서 층(20)을 사용하는, 일반적으로 사용되는 자가 정렬(self-alignment) 스페이서 에칭 방법에 의해 행해진다. 에칭은 층(19/20)과 층(16) 사이의 양호한 선택도의 RIE 에칭임을 유의하자. 층(20)의 에칭 후에 상이한 가스를 사용하는 대안의 에칭 방식이 사용될 수 있으며, 이 경우 층(20 및 16)은 동일한 유전체 재료로 형성될 수 있다. 에칭 후에, 층(19)은 MTJ 에칭 디바이스로부터 분리될 것이다. 각각의 개별 층(19)은 패터닝될 때, 각각의 MTJ 디바이스를 둘러싸도록 작은 “벨 자(bell jar)”처럼 작용할 것이다. 그 후에, 층(19)은 히트 싱크 층으로서 작용할 것이다. 단계 5에서 층(19)이 패터닝된 후에(도 7e), ILD 층(17)이 퇴적될 것이고(도 7f의 단계 6), 그 다음에 히트 싱크 층(19) 및 MTJ 디바이스(13) 둘 다를 동시에 개방시키도록 CMP 프로세스가 이어질 것이다. 그 후에, 도 4e(종래 기술 방법)에서의 단계 5와 유사한 프로세스가, MTJ 및 층(19)에 전기적으로 접속하도록 BIT 라인(도 7f의 18)을 제조하는데 사용될 것이다. 에칭 프로세스는 2개의 패터닝된 MTJ 스택 전부가 아닌 측부로부터 층(19 및 20)을 제거하였지만, CMP 프로세스는 BIT 라인 접속이 이루어질 수 있도록 층(16)의 상부 및 층(14)의 전부를 제거한다는 것을 유의하자.
층(19)에 자기 투과성 재료(예컨대, NiFe 등)가 사용될 때, 이 층은 이어서 인접한 디바이스로부터의 표류 자속을 흡수하고 MTJ 디바이스를 보호하기 위한 자기 차폐물로서 사용될 수 있다. 자기 재료 선택에 따라(양호한 열 전도성을 가져야 함), 이 구조물은 히트 싱크로서 그리고 자기 차폐물로서 둘 다 작용할 수 있다. 동시에, 상이한 탄성 상수의 재료로 형성되는 층(19)을 삽입함으로써 MTJ 디바이스 상의 주변 응력이 조절될 수 있다.
다음으로 개략적인 도 8a 내지 도 8d를 참조하면, 상기에 서술한 기재된 목적을 또한 충족시키는, 히트 싱크 및 자기 차폐된 MTJ 디바이스의 대안의 설계(제2 실시예)가 (도 6의 표에서의 단계들을 사용하여) 예시 및 기재되어 있다.
도 8a 내지 도 8d는 방법의 이 제2 실시예를 개략적으로 예시하며, 도 7c에 도시된 단계 3이 끝나는 곳에서 시작된다. 이 제2 실시예의 단계 1, 2, 및 3은, 도 7a 내지 도 7c에서 앞서 예시되고 도 6의 표에 기재된 이들 3개 단계와 동일한 것으로 가정한다. 도 8a는 이제 도 7c에 도시된 구조물에 바로 이어지며, 도 7d에서의 것을 대체하고 도 6의 표에서 단계 4로서 기재된 봉지 프로세스를 도시한다. 이 대안의 실시예의 도 8a에서, 도 7c의 패터닝된 MTJ 스택은 이미 층(16)에 의해 봉지되었고, 그 다음에 이제 3개의 추가적인 층(19, 19a, 및 20)의 후속 봉지가 이어진다. 층(19)은 히트 싱크 층이고 층(19a)은 자기 차폐물이다. 이들은 이제 둘 다 20-100Å 사이의 두께로 형성되는 2개의 상이한 층(19 및 19a)인 반면에, 이전에 단일 층은 자기 및 열 전도성 둘 다인 경우 히트 싱크 및 자기 차폐 층 둘 다로서 작용할 수 있었다. 19와 19a 사이의 퇴적 순서는 변경될 수 있다. 그러나, 이들이 어떠한 순서로 퇴적되든, 이들 2개의 층은 이제, 자가 정렬 에칭 프로세스를 사용하여 먼저 층(19)을 패터닝한 다음, 층(19a)을 퇴적하고 또다른 포토에칭 프로세스를 사용하여 에칭 제거함으로써, 개별적으로 패터닝된다.
도 8d는 도 8c를 대체할 대안의 접근을 도시한다. 여기에서의 차이는, 자기 차폐 층이, 봉지 층(19)을 제거하는 별개의 단계에서 패터닝된다는 것이며, 그리하여 자기 차폐 층(19a)은 이제 BIT 라인(18)에 접촉할 수 있는 MTJ 스택의 상부 상에 노출된 채 남는다.
마지막으로 당해 기술 분야에서의 숙련자에 의해 이해되는 바와 같이, 상기에 주어진 상세한 설명은 본 개시를 한정하는 것이 아니라 본 개시를 예시하는 것이다. 첨부된 청구항에 의해 정의된 본 발명의 사상 및 범위에 따라 이러한 구조를 계속해서 형성 및 제공하면서, 열적으로 그리고 자기적으로 차폐된 MTJ 디바이스를 형성 및 제공하는데 채용되는 방법, 재료, 구조 및 치수에 대한 수정 및 변형이 이루어질 수 있다.

Claims (38)

  1. 자기 박막 디바이스를 형성하는 방법에 있어서,
    박막 퇴적물(thin film deposition)을 제공하는 단계;
    복수의 개별 스택들을 생성하도록 상기 박막 퇴적물을 패터닝하는 단계;
    상기 패터닝된 퇴적물의 모든 노출된 상부 및 측부 표면 위에 컨포멀하게(conformally) 제1 봉지(encapsulation) 층을 퇴적하는 단계 - 상기 봉지 층은 산화 방지 층이며, 그에 의해 상기 봉지 층은 상기 패터닝된 퇴적물의 상기 측부 표면에 대한 산화 방지 보호 측벽을 형성함 - ;
    상기 제1 봉지 층 위에 컨포멀하게 제2 봉지 층을 형성하는 단계 - 상기 제2 봉지 층은 히트 싱크 층임 - ;
    상기 제2 봉지 층 위에 컨포멀하게 제3 봉지 층을 형성하는 단계 - 상기 제3 봉지 층은 상기 히트 싱크 층을 패터닝하기 위한 하드 마스크 층임 - ;
    자가 정렬(self-aligned) 에칭 프로세스를 만들도록 상기 하드 마스크 층을 사용함으로써 상기 히트 싱크 층의 상부 부분을 제거하는 단계 - 상기 에칭 프로세스는, 상기 패터닝된 퇴적물을 계속해서 컨포멀하게 덮는 상기 제1 봉지 층을 둘러싸도록 상기 히트 싱크 층의 남은 측부 부분을 남김 - ;
    층간 유전체를 사용하여 상기 패터닝된 퇴적물 내의 모든 공간을 채우는 단계;
    상기 제1 봉지 층 및 상기 히트 싱크 층의 상부 부분을 포함하는 상기 봉지된 패터닝된 퇴적물의 일부를 제거하는 CMP(chemical mechanical polishing) 프로세스에 의해 상기 봉지된 퇴적물의 평면 상부 표면을 생성하고, 전기적 접속이 이루어질 수 있는 상기 퇴적물의 전기 전도성 부분을 노출시키는 단계; 및
    모든 상기 퇴적물의 상기 노출된 상부 부분에 전기적으로 접촉하도록 상기 평탄화된 표면 위에 전도성 BIT 라인을 형성하는 단계
    를 포함하는, 자기 박막 디바이스를 형성하는 방법.
  2. 자기 박막 디바이스를 형성하는 방법에 있어서,
    박막 퇴적물을 제공하는 단계;
    복수의 개별 스택들을 생성하도록 상기 박막 퇴적물을 패터닝하는 단계;
    상기 패터닝된 퇴적물의 모든 노출된 상부 및 측부 표면 위에 컨포멀하게 제1 봉지 층을 퇴적하는 단계 - 상기 봉지 층은 산화 방지 층이며, 그에 의해 상기 봉지 층은 상기 패터닝된 퇴적물의 상기 측부 표면에 대한 산화 방지 보호 측벽을 형성함 - ;
    상기 제1 봉지 층 위에 컨포멀하게 제2 봉지 층을 형성하는 단계 - 상기 제2 봉지 층은 히트 싱크 층임 - ;
    상기 제2 봉지 층 위에 컨포멀하게 제3 봉지 층을 형성하는 단계 - 상기 제3 봉지 층은 자기 차폐 층임 - ;
    상기 제3 봉지 층 위에 컨포멀하게 제4 봉지 층을 형성하는 단계 - 상기 제4 봉지 층은 상기 히트 싱크 층을 패터닝하기 위한 하드 마스크 층임 - ;
    자가 정렬 에칭 프로세스를 만들도록 상기 하드 마스크 층을 사용함으로써 상기 히트 싱크 층 및 상기 자기 차폐 층의 상부 부분을 제거하는 단계 - 상기 에칭 프로세스는, 상기 패터닝된 퇴적물을 계속해서 컨포멀하게 덮는 상기 제1 봉지 층을 둘러싸도록 상기 히트 싱크 층 및 상기 자기 차폐 층의 남은 측부 부분을 남김 - ;
    층간 유전체를 사용하여 상기 패터닝된 퇴적물 내의 모든 공간을 채우는 단계;
    상기 제1 봉지 층, 상기 히트 싱크 층 및 상기 자기 차폐 층의 상부 부분을 포함하는 상기 봉지된 패터닝된 퇴적물의 일부를 제거하는 CMP 프로세스에 의해 상기 봉지된 퇴적물의 평면 상부 표면을 생성하고, 전기적 접속이 이루어질 수 있는 상기 퇴적물의 전기 전도성 부분을 노출시키는 단계; 및
    모든 상기 퇴적물의 상기 노출된 상부 부분에 전기적으로 접촉하도록 상기 평탄화된 표면 위에 전도성 BIT 라인을 형성하는 단계
    를 포함하는, 자기 박막 디바이스를 형성하는 방법.
  3. 자기 박막 디바이스를 형성하는 방법에 있어서,
    박막 퇴적물을 제공하는 단계;
    복수의 개별 스택들을 생성하도록 상기 박막 퇴적물을 패터닝하는 단계;
    상기 패터닝된 퇴적물의 모든 노출된 상부 및 측부 표면 위에 컨포멀하게 제1 봉지 층을 퇴적하는 단계 - 상기 봉지 층은 산화 방지 층이며, 그에 의해 상기 봉지 층은 상기 패터닝된 퇴적물의 상기 측부 표면에 대한 산화 방지 보호 측벽을 형성함 - ;
    상기 제1 봉지 층 위에 컨포멀하게 제2 봉지 층을 형성하는 단계 - 상기 제2 봉지 층은 히트 싱크 층임 - ;
    상기 제2 봉지 층 위에 컨포멀하게 제3 봉지 층을 형성하는 단계 - 상기 제3 봉지 층은 자기 차폐 층임 - ;
    상기 제3 봉지 층 위에 컨포멀하게 제4 봉지 층을 형성하는 단계 - 상기 제4 봉지 층은 상기 히트 싱크 층을 패터닝하기 위한 하드 마스크 층임 - ;
    자가 정렬 에칭 프로세스를 만들도록 상기 하드 마스크 층을 사용함으로써 상기 히트 싱크 층 및 상기 자기 차폐 층의 상부 부분을 제거하는 단계 - 상기 에칭 프로세스는, 상기 패터닝된 퇴적물을 계속해서 컨포멀하게 덮는 상기 제1 봉지 층을 둘러싸도록 상기 히트 싱크 층 및 상기 자기 차폐 층의 남은 측부 부분을 남김 - ;
    층간 유전체를 사용하여 상기 패터닝된 퇴적물 내의 모든 공간을 채우는 단계;
    상기 제1 봉지 층 및 상기 히트 싱크 층의 상부 부분을 포함하는 상기 봉지된 패터닝된 퇴적물의 일부를 제거하지만 상기 자기 차폐 층의 상부 부분을 그대로 남기는 CMP 프로세스에 의해 상기 봉지된 퇴적물의 평면 상부 표면을 생성하는 단계 - 상기 자기 차폐 층은 전기적 접속이 이루어질 수 있는 상기 퇴적물의 전기 전도성 부분을 제공함 - ; 및
    모든 상기 퇴적물의 상기 노출된 상부 부분에 전기적으로 접촉하도록 상기 평탄화된 표면 위에 전도성 BIT 라인을 형성하는 단계
    를 포함하는, 자기 박막 디바이스를 형성하는 방법.
  4. 청구항 1에 있어서, 상기 박막 퇴적물은 MTJ(magnetic tunneling junction) 스택인 것인, 자기 박막 디바이스를 형성하는 방법.
  5. 청구항 2에 있어서, 상기 박막 퇴적물은 MTJ 스택인 것인, 자기 박막 디바이스를 형성하는 방법.
  6. 청구항 3에 있어서, 상기 박막 퇴적물은 MTJ 스택인 것인, 자기 박막 디바이스를 형성하는 방법.
  7. 청구항 4에 있어서, 상기 MTJ 스택은 동일 치수의 적어도 2개의 개별 스택들을 형성하도록 패터닝되는 것인, 자기 박막 디바이스를 형성하는 방법.
  8. 청구항 5에 있어서, 상기 MTJ 스택은 동일 치수의 적어도 2개의 개별 스택들을 형성하도록 패터닝되는 것인, 자기 박막 디바이스를 형성하는 방법.
  9. 청구항 6에 있어서, 상기 MTJ 스택은 동일 치수의 적어도 2개의 개별 스택들을 형성하도록 패터닝되는 것인, 자기 박막 디바이스를 형성하는 방법.
  10. 청구항 7에 있어서, 상기 패터닝된 MTJ 스택은 수평 평면 층들의 적층체를 포함하며, 상기 층들은 아래에서 위로, 고정 층, 터널 배리어 층, 자유 층, 제1 하드 마스크 층 및 제2 하드 마스크 층을 포함하는 것인, 자기 박막 디바이스를 형성하는 방법.
  11. 청구항 8에 있어서, 상기 패터닝된 MTJ 스택은 수평 평면 층들의 적층체를 포함하며, 상기 층들은 아래에서 위로, 고정 층, 터널 배리어 층, 자유 층, 제1 하드 마스크 층 및 제2 하드 마스크 층을 포함하는 것인, 자기 박막 디바이스를 형성하는 방법.
  12. 청구항 9에 있어서, 상기 패터닝된 MTJ 스택은 수평 평면 층들의 적층체를 포함하며, 상기 층들은 아래에서 위로, 고정 층, 터널 배리어 층, 자유 층, 제1 하드 마스크 층 및 제2 하드 마스크 층을 포함하는 것인, 자기 박막 디바이스를 형성하는 방법.
  13. 청구항 1에 있어서, 상기 제1 봉지 층은, 대략 20Å 내지 200Å 사이의 두께로 형성된 SiN, SiO2, AlO, AlN 또는 MgO의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  14. 청구항 2에 있어서, 상기 제1 봉지 층은, 대략 20Å 내지 200Å 사이의 두께로 형성된 SiN, SiO2, AlO, AlN 또는 MgO의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  15. 청구항 3에 있어서, 상기 제1 봉지 층은, 대략 20Å 내지 200Å 사이의 두께로 형성된 SiN, SiO2, AlO, AlN 또는 MgO의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  16. 청구항 1에 있어서, 상기 히트 싱크 층은, 대략 20Å 내지 100Å 사이의 두께로 형성된, 높은 열전도성을 갖는 재료, Ti, TiN, Cu, Ta, TaN, W, Al 및 AlN의 그룹으로부터 선택된 재료인 것인, 자기 박막 디바이스를 형성하는 방법.
  17. 청구항 2에 있어서, 상기 히트 싱크 층은, 대략 20Å 내지 100Å 사이의 두께로 형성된, 높은 열전도성을 갖는 재료, Ti, TiN, Cu, Ta, TaN, W, Al 및 AlN의 그룹으로부터 선택된 재료인 것인, 자기 박막 디바이스를 형성하는 방법.
  18. 청구항 3에 있어서, 상기 히트 싱크 층은, 대략 20Å 내지 100Å 사이의 두께로 형성된, 높은 열전도성을 갖는 재료, Ti, TiN, Cu, Ta, TaN, W, Al 및 AlN의 그룹으로부터 선택된 재료인 것인, 자기 박막 디바이스를 형성하는 방법.
  19. 청구항 1에 있어서, 상기 층간 유전체 충전 재료는 SiO2 또는 SiN인 것인, 자기 박막 디바이스를 형성하는 방법.
  20. 청구항 2에 있어서, 상기 층간 유전체 충전 재료는 SiO2 또는 SiN인 것인, 자기 박막 디바이스를 형성하는 방법.
  21. 청구항 13에 있어서, 상기 층간 유전체 충전 재료는 SiO2 또는 SiN인 것인, 자기 박막 디바이스를 형성하는 방법.
  22. 청구항 1에 있어서, 하드 마스크 층으로서 작용하는 상기 제3 봉지 층은, 대략 50Å 내지 300Å 사이의 두께로 형성된 SiO2 또는 SiN의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  23. 청구항 2에 있어서, 하드 마스크 층으로서 작용하는 상기 제4 봉지 층은, 대략 50Å 내지 300Å 사이의 두께로 형성된 SiO2 또는 SiN의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  24. 청구항 3에 있어서, 하드 마스크 층으로서 작용하는 상기 제4 봉지 층은, 대략 50Å 내지 300Å 사이의 두께로 형성된 SiO2 또는 SiN의 층인 것인, 자기 박막 디바이스를 형성하는 방법.
  25. 청구항 1에 있어서, 상기 히트 싱크 층은 NiFe 또는 CoFe로부터 선택된 투자율(magnetic permeability)을 갖는 재료이며, 그에 의해 히트 싱크 뿐만 아니라 자기 차폐물로도 작용하는 것인, 자기 박막 디바이스를 형성하는 방법.
  26. 청구항 2에 있어서, 상기 자기 차폐 층은 NiFe 또는 CoFe로부터 선택된 투자율을 갖는 재료이며, 그에 의해 히트 싱크 뿐만 아니라 자기 차폐물로도 작용하는 것인, 자기 박막 디바이스를 형성하는 방법.
  27. 청구항 3에 있어서, 상기 자기 차폐 층은 NiFe 또는 CoFe로부터 선택된 투자율을 갖는 재료이며, 그에 의해 히트 싱크 뿐만 아니라 자기 차폐물로도 작용하는 것인, 자기 박막 디바이스를 형성하는 방법.
  28. 청구항 1에 있어서, 상기 히트 싱크 층은 디바이스 동작 동안 응력 완화를 제공하는 열 팽창 계수를 갖도록 선택되는 것인, 자기 박막 디바이스를 형성하는 방법.
  29. 청구항 2에 있어서, 상기 히트 싱크 층은 디바이스 동작 동안 응력 완화를 제공하는 열 팽창 계수를 갖도록 선택되는 것인, 자기 박막 디바이스를 형성하는 방법.
  30. 청구항 3에 있어서, 상기 히트 싱크 층은 디바이스 동작 동안 응력 완화를 제공하는 열 팽창 계수를 갖도록 선택되는 것인, 자기 박막 디바이스를 형성하는 방법.
  31. 봉지된 MTJ 디바이스에 있어서,
    복수의 개별 패터닝된 MTJ 스택들을 포함하고,
    상기 스택들은 상기 스택들 각각의 노출된 상부 표면에 접촉하는 연속 BIT 라인에 의해 전기적으로 접속되고,
    각각의 상기 스택은 순차적으로 형성된 3개의 층들의 구성에 의해 봉지되며, 상기 순차적인 3개의 층들은:
    각각의 상기 스택을 산화로부터 보호하는 제1 층;
    상기 제1 층에 컨포멀하게 접촉하며 그의 재료 조성의 함수로서 복수의 목적을 제공하는 제2 층; 및
    상기 제2 층을 패터닝하는데 사용된 하드 마스크 층
    을 포함하고,
    층간 유전체 재료가 각각의 상기 패터닝된 MTJ 스택들 사이의 그리고 이를 둘러싸는 모든 공간을 채우며,
    CMP 프로세스에 의해 생성된 각각의 MTJ 스택의 상부 표면과 상기 BIT 라인 사이에 평면 계면이 생성되고, 각각의 상기 상부 표면은 상기 MTJ 스택의 전도성 층의 노출된 표면이며, 그에 의해 상기 BIT 라인과 각각의 상기 MTJ 스택 사이에 전기적 접속이 확립되는 것인, 봉지된 MTJ 디바이스.
  32. 봉지된 MTJ 디바이스에 있어서,
    복수의 개별 패터닝된 MTJ 스택들을 포함하고,
    상기 스택들은 상기 스택들 각각의 노출된 상부 표면에 접촉하는 연속 BIT 라인에 의해 전기적으로 접속되고,
    각각의 상기 스택은 순차적으로 형성된 4개의 층들의 구성에 의해 봉지되며, 상기 순차적인 4개의 층들은:
    각각의 상기 스택을 산화로부터 보호하는 제1 층;
    상기 제1 층에 컨포멀하게 접촉하며 히트 싱크 층으로서 작용하는 제2 층;
    상기 제2 층에 컨포멀하게 접촉하며 자기 차폐물로서 작용하는 제3 층; 및
    상기 제2 및 제3 층을 패터닝하는데 사용된 하드 마스크 층인 제4 층
    을 포함하고,
    층간 유전체 재료가 각각의 상기 패터닝된 MTJ 스택들 사이의 그리고 이를 둘러싸는 모든 공간을 채우며,
    CMP 프로세스에 의해 생성된 각각의 MTJ 스택의 상부 표면과 상기 BIT 라인 사이에 평면 계면이 생성되고, 각각의 상기 상부 표면은 상기 MTJ 스택의 전도성 층의 노출된 표면이며, 그에 의해 상기 BIT 라인과 각각의 상기 MTJ 스택 사이에 전기적 접속이 확립되는 것인, 봉지된 MTJ 디바이스.
  33. 청구항 31에 있어서, 상기 제1 봉지 층은, 대략 20Å 내지 200Å 사이의 두께로 형성된 SiN, SiO2, AlO, AlN 또는 MgO의 층인 것인, 봉지된 MTJ 디바이스.
  34. 청구항 31에 있어서, 상기 제2 층은 높은 열전도성을 갖는 재료, Ti, TiN, Cu, Ta, TaN, W, Al 및 AlN의 그룹으로부터 선택된 재료이며, 상기 제2 층은 대략 20Å 내지 100Å 사이의 두께로 형성된 히트 싱크 층으로서 작용하는 것인, 봉지된 MTJ 디바이스.
  35. 청구항 31에 있어서, 상기 층간 유전체 충전 재료는 대략 20Å 내지 200Å 사이의 두께로 형성된 SiO2 또는 SiN인 것인, 봉지된 MTJ 디바이스.
  36. 청구항 31에 있어서, 하드 마스크 층으로서 작용하는 상기 제4 봉지 층은, 대략 50Å 내지 300Å 사이의 두께로 형성된 SiO2 또는 SiN의 층인 것인, 봉지된 MTJ 디바이스.
  37. 청구항 31에 있어서, 상기 자기 차폐 층은 대략 20Å 내지 100Å 사이의 두께로 형성된 NiFe 또는 CoFe로부터 선택된 투자율을 갖는 재료인 것인, 봉지된 MTJ 디바이스.
  38. 청구항 31에 있어서, 디바이스 동작 동안 응력 완화를 제공하는 열 팽창 계수를 갖도록 선택되는 것인, 봉지된 MTJ 디바이스.
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