KR20160118386A - 멀티-스텝 자기 터널 접합(mtj) 에칭을 위한 대체 전도성 하드 마스크 - Google Patents

멀티-스텝 자기 터널 접합(mtj) 에칭을 위한 대체 전도성 하드 마스크 Download PDF

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Abstract

자기 터널 접합(MTJ) 장치를 제조하기 위한 멀티-단계 에칭 기술은 제 1 에칭 단계 동안 제 1 전극을 에칭하기 위해 MTJ 장치의 제 1 전극 상에 제 1 전도성 하드 마스크를 형성하는 단계를 포함한다. 방법은 또한 제 2 에칭 단계 동안 MTJ 장치의 자성층들을 에칭하기 위해 제 1 전도성 하드 마스크 상에 제 2 전도성 하드 마스크를 형성하는 단계를 포함한다. 스페이서 층이 제 1 전도성 하드 마스크의 측벽들 상에 컨포멀하게 증착된다. 제 2 전도성 하드 마스크가 제 1 전도성 하드 마스크 상에 증착되고 제 1 전도성 하드 마스크의 측벽들 상의 스페이서 층과 일직선이 된다.

Description

멀티-스텝 자기 터널 접합(MTJ) 에칭을 위한 대체 전도성 하드 마스크{REPLACEMENT CONDUCTIVE HARD MASK FOR MULTI-STEP MAGNETIC TUNNEL JUNCTION (MTJ) ETCH}
[0001] 본 발명은 일반적으로 자기 터널 접합(MTJ) 디바이스들에 관한 것이다. 보다 구체적으로, 본 개시물은 자기 랜덤 액세스 메모리(MRAM) 디바이스들의 고밀도 어레이들을 제조하는 것에 관한 것이다.
[0002] 종래의 RAM(random access memory) 칩 기술들과는 달리, MRAM(magnetic RAM)에서, 데이터가 저장 엘리먼트들의 자화에 의해 저장된다. 저장 엘리먼트들의 기본 구조는 얇은 터널링 배리어에 의해 분리되는 금속 강자성 층들로 이루어진다. 통상적으로, 배리어(예를 들어, 핀층) 아래의 강자성 층들은 특정 방향으로 고정되는 자화를 갖는다. 터널링 배리어(예를 들어, 자유층) 위의 강자성 자성층들은 "1" 또는 "0"을 나타내도록 변경될 수 있는 자화 방향을 갖는다. 예를 들어, 자유층 자화가 고정층 자화에 대해 역평행(anti-parallel)한 경우에는 "1"로 나타내어질 수 있다. 이외에도, 자유층 자화가 고정층 자화에 평행한 경우에는 "0"로 나타내어질 수 있거나 또는 그 반대의 경우가 가능하다. 고정층, 터널링 층, 및 자유층을 갖는 하나의 이러한 디바이스는 자기 터널 접합(MTJ;magnetic tunnel junction)이다. MTJ의 전기 저항은, 자유층 자화 및 고정층 자화가 서로 평행한지 또는 역평행한지 여부에 따른다. MRAM과 같은 메모리 디바이스는 독립적으로 어드레싱가능한 MTJ들의 어레이로부터 구축된다.
[0003] 종래의 MRAM에 데이터를 기록하기 위해서, 임계 스위칭 전류를 초과하는 기입 전류가 MTJ를 통해 인가된다. 임계 스위칭 전류를 초과하는 기입 전류의 인가는 자유층의 자화 방향을 변경시킨다. 기입 전류가 제 1 방향으로 흐르는 경우, MTJ는, 자신의 자유층 자화 방향과 고정층 자화 방향이 평행 배향으로 정렬되는 제 1 상태에 놓이거나 또는 이 제 1 상태를 유지할 수 있다. 기입 전류가 제 1 방향에 반대인 제 2 방향으로 흐르는 경우, MTJ는, 자신의 자유층 자화와 고정층 자화가 역평행 배향에 있는 제 2 상태로 놓이거나 또는 이 제 2 상태를 유지할 수 있다.
[0004] 종래의 MRAM에서 데이터를 판독하기 위해서, 판독 전류(read current)가 MTJ에 데이터를 기입하는데 이용되는 동일한 전류 경로를 통해 MTJ를 통해서 흐를 수 있다. MTJ의 자유층 및 고정층의 자화들이 서로 평행하게 배향되는 경우, MTJ는 평행 저항을 나타낸다. 평행 저항은, 자유층과 고정층의 자화들이 역평행 방향에 있었던 경우 MTJ가 나타내었을 저항(역평행)과는 상이하다. 종래의 MRAM에서, MRAM의 비트셀에서의 MTJ의 이러한 2개의 상이한 저항들에 의해 2개의 별개의 상태들이 정의된다. 2개의 상이한 저항들은, 로직 0 또는 로직 1 값이 MTJ에 의해 저장되는지 여부를 나타낸다.
[0005] MRAM은 자기 엘리먼트들을 사용하는 비휘발성 메모리 기술이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통해 통과함에 따라 핀-분극화되는 전자들을 사용한다. STT-MRAM은 또한 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달(SMT-RAM)으로도 또한 알려진다.
[0006] 자기 랜덤 액세스 메모리의 비트셀들은 메모리 엘리먼트들(예컨대, MRAM의 경우에서는 MTJ들)의 패턴을 포함하는 하나 또는 그 초과의 어레이들로 배열될 수 있다. 스핀-전달-토크 자기 랜덤 액세스 메모리(STT-MRAM)는 비휘발성의 이점들을 갖는 이머징 비휘발성 메모리이다. 특히, STT-MRAM은 오프-칩 동적 랜덤 액세스 메모리(DRAM)보다 더 높은 속도로 동작한다. 이외에도, STT-MRAM은 임베딩된 정적 랜덤 액세스 메모리(eSRAM)보다 더 작은 칩 사이즈, 무제한 판독/기록 내구성, 및 저 어레이 누설 전류를 갖는다.
[0007] 본 개시물의 양상에 따른 자기 터널 접합(MTJ) 장치를 제조하는 방법은 MTJ의 제 1 전도성 하드 마스크 상에, 제 1 전극 상에, 그리고 자성층들 상에 제 1 스페이서 층을 컨포멀하게 증착하는 단계를 포함한다. 제 1 스페이서 층의 제 1 부분은 제 1 전도성 하드 마스크의 측벽들 상에 증착되고 스페이서 층의 제 2 부분이 제 1 전도성 하드 마스크의 표면 상에 증착된다. 방법은 또한 1 스페이서 층의 제 1 부분과 일직선이 되는, 유전체 층 내에 오목부를 생성하기 위해 제 1 스페이서 층의 제 2 부분을 선택적으로 제거하는 단계를 포함한다. 본 개시물의 이 양상에 따르면, 방법은 또한 제 1 스페이서 층의 제 1 부분 상에 그리고 제 1 전도성 하드 마스크 상에 제 2 전도성 하드 마스크를 형성하기 위해 오목부를 전도성 재료로 충진하는 단계를 포함한다.
[0008] 본 개시물의 일 양상에 따른 MTJ 장치는 제 2 전극 층 상에 제 1 전도성 하드 마스크를 포함한다. 제 2 전극층은 MTJ 층들의 스택 상에 있고 MTJ 층들의 스택에 전기적으로 결합된다. MTJ 장치는 제 1 전도성 하드 마스크의 측벽들, 제 2 전극층의 측벽들, 및 MTJ 층들의 스택의 표면 상에 제 1 스페이서를 포함한다. 본 개시물의 이 양상에 따르면, MTJ 장치는 또한 제 1 스페이서의 측벽들을 따라 일직선이 되는 제 2 전도성 하드 마스크를 포함한다. 제 2 전도성 하드 마스크는 제 1 전도성 하드 마스크 상에 그리고 제 1 스페이서 상에 있다.
[0009] 본 개시물의 다른 양상에 따른 MTJ 장치는 MTJ 층들의 스택에 결합되는 제 1 전극 층을 마스킹하고 제 1 전극층에 도전성 경로를 제공하기 위한 제 1 수단을 포함한다. 제 1 마스킹 수단은 제 1 전극층에 접한다. MTJ 장치는 또한, 제 1 수단의 측벽들을 보호하기 위한 수단을 포함한다. 보호 수단은 제 1 수단의 측벽들, 제 1 전극 층의 측벽들, 및 MTJ 층들의 스택의 표면과 접한다. 본 개시물의 이 양상에 따르면, MTJ 장치는 또한 MTJ 자성층들의 스택을 마스킹하기 위한 그리고 제 1 전도성 경로에 전기적으로 결합하기 위한 제 2 수단을 포함한다. 제 2 수단은 제 1 수단의 측벽들과 일직선이 되고 제 1 수단의 표면에 접한다.
[0010] 다음의 상세한 설명이 더 양호하게 이해될 수 있도록, 본 개시의 특징들 및 기술적 이점들을 오히려 광범위하게 약술하였다. 본 개시의 부가적인 특성들 및 이점들은 후술될 것이다. 본 개시물이, 본 개시물의 동일한 목적을 수행하기 위한 다른 구조들을 변경하거나 또는 설계하기 위한 기초로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 이러한 등가의 구성들이 첨부된 청구항들에서 설명되는 바와 같이 본 개시의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 인식될 것이다. 추가적인 목적들 및 이점들과 함께, 본 발명의 구성 및 동작 방법 양자에 대해 본 개시의 특징인 것으로 믿어지는 신규한 특성들은, 첨부한 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들의 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시의 제한들의 정의로서 의도되지 않다는 것이 명백히 이해될 것이다.
[0011] 본 개시의 더욱 완전한 이해를 위해서, 이제, 첨부 도면들과 함께 다음 설명을 참조한다.
[0012] 도 1은 액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 디바이스의 다이어그램이다.
[0013] 도 2는 MTJ를 포함하는 종래의 자기 랜덤 액세스 메모리(MRAM) 셀의 개념적인 다이어그램이다.
[0014] 도 3은 프로세스 관련 손상에 민감한 MTJ 스택의 일부들을 나타내는 종래의 MTJ 스택의 개략적 단면도이다.
[0015] 도 4a 내지 도 4b는 프로세스 관련된 손상으로부터 MTJ 스택을 보호하기 위한 현재 알려진 2-단계 에칭 기술을 도시하는 부분적으로 제조된 MTJ 구조의 개략적인 단면도들이다.
[0016] 도 5a 내지 도 5j는 본 개시물의 양상들에 따른 제조 동안 MTJ 구조의 개략적인 단면도들이다.
[0017] 도 6은 본 개시물의 일 양상들에 따른 MTJ 구조를 구성하는 예시적인 방법을 도시하는 프로세스 흐름도이다.
[0018] 도 7은 본 개시물의 구성이 유리하게 활용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0019] 도 8은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록도이다.
[0020] 첨부된 도면과 관련하여 후술되는 상세한 설명은 다양한 구성들의 설명을 위한 것이며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내기 위한 것은 아니다. 상세한 설명은 여러 개념들의 완전한 이해를 제공할 목적으로 특정 세부 사항들을 포함한다. 그러나 이러한 개념들은 이러한 특정 세부사항들 없이 실시될 수도 있음이 해당 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 어떤 경우들에는, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다. 본원에 설명된 바와 같이 용어 "및/또는"의 사용은 "내포적 OR"을 나타내도록 의도되고, 용어 "또는"의 사용은 "배타적 OR"을 나타내도록 의도된다.
[0021] MRAM과 같은 메모리 디바이스는 독립적으로 어드레싱가능한 자기 터널 접합(MTJ들)의 어레이로부터 구축된다. MTJ 스택은 자유 층, 고정층 및 이들 사이의 터널 배리어 층뿐만 아니라 하나 또는 그 초과의 강자성 층들을 포함할 수 있다. MTJ 스택은 에칭 부산물들의 재증착으로 의한 에칭 프로세스 동안의 손상에 민감하다. 예를 들어, 포토레지스트의 제거는 산소 애싱과 같은 프로세스들을 포함할 수 있다. 산소 애싱은 포토레지스트 제거 프로세스 동안 하드 마스크 층(예컨대, 전극층)에 손상을 줄 수 있다. 산소 애싱은 또한 MTJ 스택의 자유층의 측벽들의 상부 부분들에 손상을 줄 수 있다. 에칭 프로세스는 MTJ 스택(300)의 하드 마스크 층을 에칭하는 것에서부터 스택의 (예를 들어, 피닝된) 고정층들을 에칭하는 것으로 진행한다. 에칭 프로세스가 MTJ 스택을 통해 진행됨에 따라, 자유층(314)의 측벽들(322)에 손상을 줄 수 있다. 에칭 프로세스가 더 진행됨에 따라, 터널링 배리어 층의 측벽들의 상부 부분들과 하부 부분들이 또한 손상될 수 있다.
[0022] 에칭 프로세스의 비휘발성 부산물들이 또한 메모리 디바이스의 MTJ들의 측벽들 주위에 재증착 막들로서 가라앉을 수 있다. 재증착 막들이 측벽들을 따라 누설 경로들로서 작용할 수 있고, 이로써, MTJ의 자기 저항(MR) 비를 감소시킨다. 이러한 프로세스 관련 손상들은 상당히 낮은 수율들의 원인이 될 수 있다. 기존 기술들은 적어도 모든 이러한 프로세스 관련 손상들로부터 MTJ들을 보호하기 위한 효과적인 솔루션을 제공하지 않는다.
[0023] 본 개시물의 일 양상에 따른 2-단계 MTJ 에칭 프로세스를 구현하는 방법이 설명된다. 본 개시물의 양상에서, 스페이서가 제 2 에칭 단계 동안 보호된다.
[0024] 도 1은 액세스 트랜지스터(104)에 결합된 자기 터널 접합(MTJ)(102)을 포함하는 메모리 셀(100)을 도시한다. MTJ(102)의 자유층(110)이 비트 라인(112)에 결합된다. 액세스 트랜지스터(104)가 MTJ(102)의 고정층(106)과 고정 전위 노드(122) 사이에 결합된다. 터널 배리어 층(114)이 고정층(106)과 자유층(110) 사이에 결합된다. 액세스 트랜지스터(104)가 워드 라인(118)에 결합된 게이트(116)를 포함한다.
[0025] 합성 반강자성 재료들은 고정층(106) 및 자유층(110)을 형성하기 위해 사용될 수 있다. 예를 들어, 고정층(106)은 코발트-철-붕소(CoFeB) 층, 루테늄 (Ru) 층 및 코발트-철(CoFe) 층을 포함하는 다수의 재료 층들을 포함할 수 있다. 이외에도, 자유층(110)은 CoFeB와 같은 반강자성 재료일 수 있고, 터널 배리어 층(114)은 마그네슘 산화물(MgO)일 수 있다.
[0026] 도 2는 종래의 STT-MRAM 비트 셀(200)을 도시한다. STT-MRAM 비트 셀(200)은 자기 터널 접합(MTJ) 저장 엘리먼트(205), 트랜지스터(201), 비트 라인(202) 및 워드 라인(203)을 포함한다. MTJ 저장 엘리먼트는, 얇은 비자성 절열층(터널링 배리어)에 의해 분리되는 자기장 또는 편광을 각각 홀딩할 수 있는 적어도 2개의 강자성 층들(핀층과 자유층)로부터 형성된다. 2개의 강자성 층들으로부터의 전자들은, 강자성 층들에 인가되는 바이어스 전압 하에서 터널링 효과로 인해 터널링 배리어를 통해 관통할 수 있다. 자유층의 자기 편광이 반전될 수 있으므로, 핀층과 자유층의 극성이 실질적으로 나란하게 되거나 또는 반대가 된다. MTJ를 통과하는 전기 경로의 저항은 핀층과 자유층의 편광들의 정렬에 따라 변화한다. 이러한 저항의 변화는 비트 셀(200)을 프로그래밍하고 판독하기 위해 사용될 수 있다. STT-MRAM 비트 셀(200)은 또한 소스 라인(204), 감지 증폭기(208), 읽기/쓰기 회로(206) 및 비트 라인 기준(207)을 포함한다.
[0027] 도 3에 도시 된 바와 같이, 종래의 MTJ 저장 엘리먼트들은 일반적으로 (예를 들어, Si의) 반도체 기판과 같은 전극(302)(예를 들어, 하부 전극) 상에 형성된다. 하나 또는 그 초과의 시드 층들(미도시)은 전극(302) 상에 형성될 수 있다. 일반적으로, 반강자성(AFM) 층(304)이 먼저 전극(302) 상에 형성된 후, 제 1 강자성 층이 AFM 층(304) 상에 형성된다. 제 1 강자성 층은 핀층을 형성하기 위해서 고정된 자화로 "피닝"된다. 핀층은 하나 또는 그 초과의 층들, 이를 테면, 제 1 핀층(306)(예를 들어, 하부 핀층), 통상적으로 루테늄(Ru)와 같은 비자성 금속으로 형성되는 결합층(308), 및 제 2 핀층(310)(예를 들어, 상부 핀층)을 포함할 수 있다. 절연체(예를 들어, 금속 산화물)를 포함하는 터널링 배리어 층(312)이 제 2 핀층(310) 상에 형성된다. 제 2 강자성 층의 자유층(314)이 터널링 배리어 층(312) 상에 직접 형성된다. 하드 마스크 층(316)(예를 들어, 탄탈의 상부 전극)이 자유층(314) 상에 형성된다.
[0028] 이 프로세스에서, MTJ 스택(300)은 진공 상태에서 자기 어닐링 프로세스를 거치게 된다. 이후, 패턴이 리소그래피 기술을 이용하여 MTJ 스택에 적용된다. 포토레지스트(도 3에 미도시)가 하드 마스크 층(316) 상에 형성된다. 패터닝된 셀 크기는 최종 크기보다 더 클 수 있다. 상기 언급된 층들 각각은 하나 또는 그 초과의 층들 또는 막들을 포함할 수 있다.
[0029] 다음으로, MTJ 스택(300)이 반응성 이온 에칭과 같은 에칭 프로세스를 이용하여 에칭된다. 에칭 프로세스는, 포토레지스트의 크기를 트리밍하는 것, 하드 마스크 층(316)을 패터닝하는 것, 포토레지스트를 제거하는 것, 자유층(314)을 에칭하는 것, 터널링 배리어 층(312)을 에칭하는 것, 제 1 핀층(306), 결합층(308) 및 제 2 핀층(310)을 에칭하는 것, 및 AFM 층(304)을 에칭하는 것을 포함한다. 다음으로, 패시베이션 층이, MTJ 저장 엘리먼트 및 층간 유전체(ILD) 절연체 층(318)을 보호하기 위해 증착된다. 조합 스택은, MTJ를 보호하고 MTJ와 ILD 사이의 접착력을 촉진하기 위해 저 증착 온도와 함께 지정될 수 있다. 마지막으로, 평탄화 및 금속화가 수행된다.
[0030] MTJ 스택(300)은 에칭 부산물들의 재증착으로 의한 에칭 프로세스 동안의 손상에 민감하다. 예를 들어, 포토레지스트의 제거는 산소 애싱과 같은 프로세스들을 포함할 수 있다. 산소 애싱은 포토레지스트 제거 프로세스 동안 하드 마스크 층에 손상을 줄 수 있다. 산소 애싱은 또한 자유층(314)의 측벽들의 상부 부분들(320)에 손상을 줄 수 있다. 상술된 바와 같이, 에칭 프로세스는 MTJ 스택(300)의 상부에서 하드 마스크 층(316)을 에칭하는 것으로부터 스택의 하부에서 핀층들을 에칭하는 것으로 향하여 진행한다. 에칭 프로세스가 MTJ 스택 아래로 더 깊이 진행함에 따라, 자유층(314)의 측벽들(322)에 손상을 줄 수 있다. 에칭 프로세스가 스택 아래로 더 진행함에 따라, 터널링 배리어 층(312)의 측벽들의 상부 부분들(324)과 하부 부분들(326)이 또한 손상될 수 있다.
[0031] 에칭 프로세스의 비휘발성 부산물들은 또한 MTJ 디바이스들 측벽들 주위에 재증착 막들로서 가라앉을 수 있다. 재증착 막들이 측벽들을 따라 누설 경로들로서 작용할 수 있고, 이로써, MTJ의 자기 저항(MR) 비를 감소시킨다. 이러한 프로세스 관련 손상들은 상당히 낮은 수율들의 원인이 될 수 있다. 기존 기술들은 상술된 적어도 모든 프로세스 관련 손상들로부터 MTJ들을 보호하기 위한 효과적인 솔루션을 제공하지 않는다.
[0032] 재증착 막들의 유해한 영향들을 줄이기 위한 하나의 기술은, 서로 다른 이온 입사각들에서 여러 단계들을 통한, 완만한 각도들에서의 이온빔 에칭이다. 완만한 각도 단계는 측벽 재증착을 세정한다. 불행히도, 이러한 방향성 에칭 기술들의 이용은, MTJ들의 공간 비들에 대한 높이가 MTJ 어레이들 고전류 밀도의 MTJ 밀도와 함께 증가하기 때문에 점점 어려워진다.
[0033] 재증착 막들의 유해한 영향들을 감소시키기 위한 제 2 기술은 측벽 재증착을 감소시키기 위한 에칭 최적화에 의존하는 단일 단계 에칭이다. 에칭 최적화는 MTJ 재료, 크기 및 간격에 민감하다. 최종 에칭 프로파일은 일반적으로 측벽 재증착을 감소시키기 위해 테이퍼링된다. 테이퍼링된 에칭 프로파일은 고밀도 MTJ 어레이의 MTJ들의 밀도 감소를 발생시킬 수 있다.
[0034] 재증착 막들의 유해한 영향들 및 플라즈마 손상의 유해한 영향을 감소시키기 위한 제 3 기술은, 제 1 단계가 터널 배리어까지만 아래로 에칭하는 2-단계 에칭이다. 이후, MTJ의 측벽은 절연 재료에서 캡슐화된다. 제 2 리소그래피 레벨 또는 스페이서 마스킹 프로세스를 통해, MTJ와 중첩되는 에칭 마스크는 제 1 에칭 단계 이후에 형성된다. 이 에칭 마스크는 이후, 나머지 MTJ 스택 재료들을 에칭하는 데 사용된다. 이 기술은 재증착 재료 및 에칭의 제 2 부분을 위한 플라즈마를 활성 자성층과 터널 배리어 영역으로부터 물리적으로 분리한다.
[0035] 재증착 막들 및 플라즈마 손상의 유해한 영향들을 감소시키기 위해 시도하는 MTJ를 에칭하기 위해 현재 알려진 2-단계 기술의 예가 도 4a 및 도 4b를 참조하여 설명된다. 도 4a는 제 1 에칭 단계 후 MTJ 구조(400)의 층들을 도시한다. MTJ 구조(400)는 기판(402), 하부 전극층(404), 자성층들(406), 상부 전극(408), 스페이서(410) 및 전도성 하드 마스크(412)를 포함한다. 이 예에서, 제 1 에칭 단계는 MTJ의 자성층들(406) 상에서 정지하고 MTJ의 상부 전극(408) 및 전도성 하드 마스크(412)의 측면들 둘레로 스페이서(410)를 형성한다.
[0036] 제 2 에칭 단계는 기판(402) 상에서 정지하고 MTJ의 자성층들(406) 및 하부 전극층(404)의 측방 치수들을 정의한다. 불행하게도, 고밀도 MTJ 어레이들의 제 2 에칭 단계를 수행하기 위한 리소그래피 식각 기술들은 구현하기가 어렵다. 또한, 제 2 에칭 단계를 위한 리소그래피 에칭 기술들의 사용은 추가 마스크 레벨 및 제조 프로세스에 대한 관련 비용들을 추가할 수 있다.
[0037] 스페이서 재료로서 SiNx (실리콘 질화물) 또는 SiOx(실리콘 산화물)를 이용한 스페이서 정의 에칭 프로세스가 반도체 산업에서 수행되었다. 불행하게도, SiNx 및 SiOx는, MTJ의 자성층들(406) 및 하부 전극층(404)을 에칭하는데 사용되는 에천트들 및 프로세스들에 대해 내성이 강하지 않다. 따라서, 도 4b에 도시된 바와 같이, SiNx 또는 SiOx로 이루어진 스페이서(410)는 스페이서 정의 제 2 에칭 단계 동안 상당히 부식된다. 스페이서(410)의 부식은 테이퍼링된 에칭 프로파일을 발생시키고 재증착 막들(414)이 MTJ의 하부 전극층(404), 자성층들(406) 및/또는 전도성 하드 마스크(412)에 근접하게 한다. 따라서, 재증착 막들(414)은 이러한 층들 간의 분로(shunting)를 훨씬 촉진시키고 MTJ의 전기 저항 특성들에 유해하게 영향을 미친다.
[0038] 스페이서가 본 개시물의 양상에 따른 제 2 에칭 단계 동안 보호되는 멀티-단계 MTJ 에칭 프로세스를 구현하는 방법이 도 5a 내지 도 5j에 설명된다. 도 5a는, 본 개시물의 일 양상에 따른 스페이서 막의 제 1 에칭 단계 및 증착 이후의 MTJ 구조(500)의 층들을 도시한다. MTJ 구조(500)는 기판(502), MTJ의 기판(502) 상에 증착된 제 1 전극층(504)을 포함한다. MTJ 구조(500)는 또한 제 1 전극층(504) 상에 증착된 자성층들(506), 자성층들(506) 상에 증착된 제 2 전극층(508), 제 2 전극층(508) 상에 증착되는 제 1 전도성 하드 마스크(512) 층 및 제 1 전도성 하드 마스크(512) 위에 증착되는 제 1 스페이서 층(510)을 포함한다.
[0039] 제 1 에칭 단계는 제 2 전극층(508) 및 제 1 전도성 하드 마스크의 측방 치수들을 정의한다. 제 1 스페이서 층(510)이 제 1 에칭 스텝 후에 증착된다. 제 1 스페이서 층(510)은 MTJ의, 제 1 전도성 하드 마스크(512) 상에, 제 2 전극층(508) 상에, 그리고 자성층들(506) 상에 증착된다. 일 구성에서, 제 1 전도성 하드 마스크(512)의 측벽들과 접하는 제 1 스페이서 층(510)의 제 1 부분(520)은 제 1 전도성 하드 마스크(512)의 상부 표면과 접하는 제 1 스페이서 층(510)의 제 2 부분(522)보다 더 얇다. 이는, 제 1 스페이서 층(510)의 증착 동안 컨포멀리티의 레벨을 감소시킴으로써, 예를 들어, 챔버 압력 또는 바이어스 전력을 변경시킴으로써 달성될 수 있다. 제 1 스페이서 층(510)은 SiNx일 수 있다. 제 1 스페이서 층(510)의 제 1 부분(520)의 두께는 약 10 내지 50 나노미터일 수 있고 제 1 스페이서 층(510)의 제 2 부분(522)의 두께는 50 나노미터를 초과할 수 있다. 제 1 스페이서 층(510)의 제 2 부분(522)의 더 두꺼운 두께는, 예를 들어, 후속 평탄화 프로세스들에 프로세스 마진들의 증가를 제공할 수 있다.
[0040] 도 5b는 본 개시물의 양상에 따른 제조 동안 MTJ 구조(500)를 추가로 도시하는 개략적인 단면도를 도시한다. 이 구성에서, 제 1 유전체층(514)이 제 1 스페이서 층(510) 상에 증착된다. 이 예에서, 제 1 스페이서 층(510)이 MTJ의, 제 1 전도성 하드 마스크(512) 상에, 제 2 전극층(508) 상에, 그리고 자성층들(506) 상에 컨포멀하게 증착된 후, 제 1 유전체 층(514)이 제 1 스페이서 층(510) 상에 증착된다.
[0041] 도 5c는 본 개시물의 양상에 따른 제조 동안 MTJ 구조(500)를 추가로 도시하는 개략적인 단면도를 도시한다. 이 구성에서, 제 1 유전체층(514)은 화학 기계적 평탄화 프로세스와 같은 잘 알려진 방법들을 사용하여 평탄화된다. 제 1 유전체층(514)의 평탄화는 제 1 스페이서 층(510) 상에서 정지하고 제 1 스페이서 층(510)의 제 2 부분(522)의 표면과 실질적으로 동일 평면인 제 1 유전체층(514)의 표면을 형성한다.
[0042] 산화물 디싱(dishing)을 감소시키거나 또는 심지어 최소화하면서 제 1 스페이서 층(510)과 같은 질화물 층 상에서 정지하는 평탄화 프로세스는, 선택적인 슬러리들, 감소된 힘들 및/또는 더 높은 속도들의 사용을 포함하여 평탄화 성능을 개선할 수 있다. 본 개시물의 양상들에 따른 제 1 스페이서 층(510)에서 정지시키기 위해서 제 1 유전체 층(514)을 평탄화하는 단계에 적용될 수 있는 평탄화 성능을 개선하기 위한 기술들의 예들이 위더스(Withers) 등의, "Wide margin CMP for STI", Solid State Technology, 0038111X, Jul98, Vol. 41, Issue 7에 설명되며, 개시 내용은 그 전체가 본원에 인용에 의해 명시적으로 포함된다.
[0043] 도 5d에서, 제 1 스페이서 층(510)의 제 2 부분(522)이 선택적으로 제거된다. 이 단계는, 예를 들어, 잘 알려진 게이트 스페이서 프로세스들에서 SiNx의 고도의 선택적 에칭과 같은 현재 공지된 프로세스들을 사용하여 수행될 수 있다. SiNx의 고도의 선택적 에칭의 예는 이 성훈 등의 JVacciTEch B 20 (1), P131-7, 2010년에 설명된다. 제 1 유전체층(514)의 오목부(516)는 제 1 스페이서 층(510)의 제 2 부분(522)의 제거에 의해 형성된다. 오목부(516)는 제 1 스페이서 층(510)의 제 1 부분(520)의 외부 수직 표면과 일직선이 되고, 제 1 전도성 하드 마스크(512) 및 제 2 전극층(508)과 중첩된다.
[0044] 본 개시물의 이 양상에서, 제 1 유전체층(514)의 재료는 제 1 유전체층(514) 내에 오목부(516)를 형성하기 위해 제 1 스페이서 층(510) 재료의 선택적인 제거를 허용하는 특성들을 갖기 위해 선택된다. 일 예로, 제 1 유전체층(514)의 재료는 SiOx이다.
[0045] 도 5e는 본 개시물의 양상에 따른 제조 동안의 MTJ 구조(500)를 추가로 도시한다. 이 구성에서는, 리세스(516)는 제 2 전도성 하드 마스크(518)로 충진된다. 오목부(516)를 제 2 전도성 하드 마스크(518)로 충진하는 것은, 제 1 스페이서 층(510)의 제 2 부분(522)의 제거 이후에 수행될 수 있다. 제 2 전도성 하드 마스크는, 예를 들어, 탄탈륨, 하프늄, 또는 백금일 수 있다. 재료 선택은 사용될 에칭 화학물질에 기초한다. 재료는, 이것이 에칭 화학물질들에 대해 더 내성이 있도록 처리될 수 있다. 화학 기계적 연마(CMP)와 같은 공통 평탄화 프로세스는 오목부(516) 외부의 과도한 재료들을 제거하므로, 결과적으로 발생된 제 2 전도성 하드 마스크(518)는 또한 제 1 스페이서 층(510)의 제 1 부분(520)의 외부 범위와 일직선이 된다.
[0046] 도 5f에서, 리세스(516)가 제 2 전도성 하드 마스크(518)로 충진된 후 제 1 유전체 층(514)이 제거된다. 제 1 유전체층(514)은, 예를 들어, 플라즈마 에칭에 의해 제거될 수 있다. 이 구성에서, 제 1 유전체층(514)의 제거는 제 2 전도성 하드 마스크(518)를 제 1 스페이서 층(510)의 제 1 부분(520)과 일직선이 되게 하고, 제 1 전도성 하드 마스크(512)와 제 2 전극층(508)이 중첩되게 한다. 이 스테이지에서, 제 1 스페이서 층(510)의 나머지 부분은 제 1 전도성 하드 마스크 및 제 2 전극층(508)의 측벽들과 접하는 제 1 부분(520)을 포함한다. 제 1 스페이서 층(510)의 다른 부분들은 MTJ의 자성층들(506)과 접하는 제 3 부분들(524)을 포함하며, 자성층들(506)이 제 2 전도성 하드 마스크(518)에 의해 중첩되지 않는다.
[0047] 도 5g에서, 제 1 스페이서 층(510)의 제 3 부분들(524)은, 제 1 유전체 층(514)이 이방성 에칭으로 제거된 후에 제거된다. 일례로, 제 1 유전체 층은 SiNx 재료이다. 제 1 스페이서 층(510)의 제 3 부분들(524)은 SiNx 재료의 플라즈마 에칭에 의해 제거될 수 있다. 제 2 전도성 하드 마스크(518)는, 제 1 스페이서 층(510)의 제 2 부분(522)이 이 단계 동안 제거되는 것을 방지할 수 있다.
[0048] 도 5h에서, MTJ의 자성층들(506)은, 제 1 유전체층(514)의 제 3 부분들(524)이 제거된 후 제 2 에칭 단계 동안 에칭된다. 이 단계는, 예를 들어, 반응성 이온 에칭, 또는 이온 빔 에칭에 의해 수행될 수 있다. 자성층들(506)의 측방 치수들이 제 2 전도성 하드 마스크(518)의 측방 치수들과 실질적으로 일직선이 되도록 MTJ의 자성층들(506)이 이 에칭 단계 동안 제 2 전도성 하드 마스크(518)에 의해 마스킹된다. 따라서, MTJ의 자성층들(506)은 제 2 전도성 하드 마스크(518)에 의해 정의된 패턴으로 에칭된다. 본 개시물의 양상에 따르면, 제 2 전도성 하드 마스크(518)의 상부 표면이 제 2 에칭 단계에 대한 에칭 내성을 향상시키기 위해 변경될 수 있다.
[0049] 도 5i에서, 제 2 스페이서 층(526)은 제 2 전도성 하드 마스크(518), 제 1 스페이서 층(510)의 제 2 부분(522), 자성층(506) 및 제 1 전극층(504) 위에 컨포멀하게 증착된다. 제 2 스페이서 층(526)이, MTJ의 자성층들(506)이 에칭된 후에 컨포멀하게 증착될 수 있다. 제 2 스페이서 층(526)은, 예를 들어 SiNx 재료일 수 있다. 제 2 스페이서 층(526) 및 제 1 스페이서 층(510)의 제 2 부분은 제 2 전극층(508), 자성층들(506) 및 제 1 전극층(504)을 재증착 막들, 산화, 툴 오염 등으로부터 보호한다.
[0050] 도 5j는 본 개시물의 양상에 따른 제조 이후 MTJ 구조(500)를 도시하는 개략적인 단면도를 도시한다. 이 구성에서, 제 2 유전체 층(528)은, 제 2 스페이서 층이 컨포멀하게 증착된 후, 제 2 스페이서 층 위에 증착된다. 제 2 유전체 층(528)은, 예를 들어 SiOx 재료일 수 있다. 이후, 제 2 유전체층(528)은 종래의 화학 기계적 평탄화 프로세스를 이용하여 평탄화될 수 있다. 도전성 상호접속부(530)가 제 2 유전체 층(528)에 형성되고 제 2 전도성 하드 마스크(518)에 결합되어 전도성 경로를 제 1 전도성 하드 마스크(512) 및 제 2 전극층(508)으로 제공할 수 있다. 전도성 상호접속부는, 예를 들어, 종래에 형성된 Cu 상호접속부일 수 있다.
[0051] 도 6은 본 개시물의 일 양상에 따른 자기 터널 접합(MTJ) 장치를 제조하는 방법을 도시하는 프로세스 흐름도이다. 다음 설명은 막 성장의 실제 시퀀스를 반드시 반영하지 않는다는 것을 주목해야 한다. 방법(600)은 MTJ의, 제 1 전도성 하드 마스크 상에, 상부 전극 상에, 그리고 자성층들 상에 제 1 스페이서 층을 컨포멀하게 증착하는 단계를 포함한다(블록(602)). 제 1 스페이서 층의 제 1 부분은 제 1 전도성 하드 마스크의 측벽들 상에 증착되고 스페이서 층의 제 2 부분이 제 1 전도성 하드 마스크의 상부 표면 상에 증착된다. 블록(604)에서, 방법은 제 1 스페이서 층 위에 제 1 유전체층을 증착하는 단계를 포함한다. 블록(606)에서, 방법은 제 1 스페이서 층의 제 2 부분의 아래로 제 1 유전체 층을 평탄화하는 단계를 포함한다. 블록(608)에서, 스페이서 층의 제 2 부분은 제 1 유전체 층 내에 오목부를 형성하기 위해서 선택적으로 제거된다. 본 개시물의 일 양상에 따르면, 오목부는 제 1 스페이서 층의 제 1 부분과 일직선이 된다. 블록(610)에서, 오목부는 전도성 재료로 충진되어 제 1 스페이서 층의 제 1 부분 상에 그리고 제 1 전도성 하드 마스크 상에 제 2 전도성 하드 마스크를 형성한다.
[0052] 본 개시물의 다른 양상에 따른 MTJ 장치는 MTJ 층들의 스택에 결합되는 상부 전극을 마스킹하고 상부 전극에 도전성 경로를 제공하기 위한 제 1 수단을 포함한다. 상부 전극을 마스킹하고 전도성 하드 마스크를 제공하기 위한 제 1 수단은, 예를 들어, 도 5a 내지 도 5j에 대하여 상술되는 제 1 전도성 하드 마스크(512)를 포함할 수 있다. 본 개시물의 이 양상에 따르면, 장치는 또한 제 1 수단의 측벽들을 보호하기 위한 수단을 포함한다. 보호 수단은, 예를 들어, 도 5a 내지 도 5j에 설명되는 제 1 스페이서 층(510)을 포함할 수 있다. 본 개시물의 이 양상에 따르면, 장치는 또한 MTJ 자성층들의 스택을 마스킹하기 위한 그리고 제 1 전도성 경로에 전기적으로 결합하기 위한 제 2 수단을 포함한다. MTJ 자성층들의 스택을 마스킹하기 위한 그리고 제 1 전도성 경로에 전기적으로 결합하기 위한 제 2 수단은, 예를 들어, 도 5e 내지 도 5j의 제 2 전도성 하드 마스크(518)를 포함할 수 있다.
[0053] 다른 구성에서, 상기 언급된 수단은 상기 언급된 수단에 의해 인용된 기능들을 수행하도록 구성되는 임의의 재료 또는 임의의 층일 수 있다. 특정 수단이 제시되었지만, 당업자는, 개시된 수단 전부가 개시된 구성들을 실시하기 위해 필요로 되는 것은 아니라는 것을 인식할 것이다. 더욱이, 본 발명에 계속 집중할 수 있도록 특정한 잘 알려진 수단은 설명되지 않았다.
[0054] 도 7은, 본 개시물의 양상이 유리하게 활용될 수 있는 예시적인 무선 통신 시스템(700)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 7은 3개의 원격 유닛들(720, 730, 및 750) 및 2개의 기지국들(740)을 도시한다. 무선 통신 시스템들이 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음을 인식할 것이다. 원격 유닛들(720, 730, 및 750)은, 개시된 MTJ 장치를 포함하는 IC 디바이스들(725A, 725C 및 725B)을 포함한다. 다른 디바이스들은 또한, 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 개시된 MTJ 장치를 포함할 수 있다는 것을 인식할 것이다. 도 7은 기지국들(740)로부터 원격 유닛들(720, 730, 및 750)로의 순방향 링크 신호들(780) 및 원격 유닛들(720, 730, 및 750)로부터 기지국들(740)로의 역방향 링크 신호들(790)을 도시한다.
[0055] 도 7에서, 원격 유닛(720)은 모바일 전화로서 도시되고, 원격 유닛(730)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(750)은 무선 로컬 루프 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화기들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 개인용 데이터 보조기기와 같은 휴대용 데이터 유닛들, GPS 인에이블드 디바이스들, 내비게이션 디바이스들, 셋탑 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브하는 다른 디바이스들, 또는 이들의 조합들일 수 있다. 도 7이 본 개시의 교시들에 따라 원격 유닛들을 도시하지만, 본 개시는 이들 예시적인 도시된 유닛들로 제한되지 않는다. 예를 들어, 본 개시의 양상들은 MTJ 장치를 포함하는 많은 디바이스들에서 적절히 이용될 수도 있다.
[0056] 도 8은 위에서 개시된 MTJ 장치와 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 도시하는 블록도이다. 설계 워크스테이션(800)은 운영 시스템 소프트웨어, 지원 파일들, 및 설계 소프트웨어, 이를 테면, Cadence 또는 OrCAD를 포함하는 하드 디스크(801)를 포함한다. 설계 워크스테이션(800)은 또한 MTJ 장치와 같은 반도체 컴포넌트(812) 또는 회로(810)의 설계를 용이하게 하기 위한 디스플레이(802)를 포함한다. 저장 매체(804)는 회로 설계(810) 또는 반도체 컴포넌트(812)를 유형으로(tangibly) 저장하기 위해 제공된다. 회로 설계(810) 또는 반도체 컴포넌트(812)는 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(804) 상에 저장될 수 있다. 저장 매체(804)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 디바이스일 수 있다. 또한 설계 워크스테이션(800)은 저장 매체(804)로부터의 입력을 수락하거나 저장 매체(804)에 출력을 기록하기 위한 드라이브 장치(803)를 포함한다.
[0057] 저장 매체(804) 상에 레코딩된 데이터는 특정 로직 회로 구성, 포토리소그래피 마스크들에 대한 패턴 데이터 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 포함할 수 있다. 데이터는 추가로 로직 시뮬레이션들과 연관되는 타이밍도들 또는 넷(net) 회로들과 같은 로직 검증 데이터를 포함한다. 저장 매체(804) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 반도체 컴포넌트(812) 또는 회로 설계(810)의 설계를 용이하게 한다.
[0058] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 여기에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수도 있다. 명령들을 유형으로 구현하는 임의의 머신 또는 컴퓨터 판독가능 매체가, 여기에 설명된 방법들을 구현할 시에 사용될 수도 있다. 예를 들어, 소프트웨어 코드는 메모리에 저장되고 프로세서 유닛에 의해 실행될 수도 있다. 메모리는 프로세서 유닛 내부에서 또는 프로세서 유닛 외부에서 구현될 수도 있다. 여기에 사용된 바와 같이, 용어 "메모리"는 임의의 타입의 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리를 지칭하며, 임의의 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0059] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 하나 또는 그보다 많은 명령들 또는 코드로서 컴퓨터-판독가능 매체로서 저장될 수 있다. 예시로서 데이터 구조로 인코딩된 컴퓨터 판독가능 매체 및 컴퓨터 프로그램으로 인코딩된 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있다; 여기에 사용된 바와 같이, 디스크(disk) 및/또는 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야한다.
[0060] 컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터가 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수도 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수도 있다. 명령들 및 데이터는, 하나 또는 그 초과의 프로세서들로 하여금 청구범위에서 약술된 기능들을 구현하게 하도록 구성된다.
[0061] 본원에 논의되는 예시적인 양상들은, 유리하게도, MTJ 스택이 적어도 상술된 프로세스 관련 손상들로부터 보호되게 함으로써, MTJ들의 제조 시 높은 수율을 발생시킨다. MTJ 스택의 다양한 층들은 단지 예시를 위해 제공되며 제한을 위해 제공되지 않는다는 것을 인식해야 한다. 추가적인 층들이 추가될 수 있고/있거나 층들은 제거 또는 결합될 수 있고 이후 예시되는 상이한 재료들을 포함할 수 있다.
[0062] 본원에 설명된 MTJ 저장 엘리먼트들을 포함하는 메모리 디바이스들은, 모바일 전화, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인 휴대 정보 단말기(PDA)들과 같은 휴대용 데이터 유닛들, GPS 인에이블 디바이스들, 네비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 내에 포함될 수 있다는 것을 인식해야 한다. 그에 따라, 본 개시물의 양상들은, 본원에 개시된 바와 같은 MTJ 저장 엘리먼트들을 갖는 메모리를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
[0063] 또한, 메모리 디바이스들에 대한 다양성은, 본원에 개시된 바와 같은 MTJ 저장 엘리먼트들의 어레이를 포함할 수 있다는 것을 인식해야 한다. 추가로, 본원에 개시된 MTJ 저장 엘리먼트들은 논리 회로들에서와 같은 다양한 다른 애플리케이션들에서 사용될 수 있다. 그에 따라, 전술한 개시물의 부분들이 독립형 MTJ 저장 엘리먼트를 논의하지만, 다양한 양상들이 MTJ 저장 엘리먼트가 통합되는 디바이스들을 포함할 수 있다는 것을 인식할 것이다.
[0064] 따라서, 양상들은 프로세서에 의해 실행될 경우 프로세서 및 임의의 다른 협력 엘리먼트들을 명령들에 의해 규정되는 바와 같이 본원에 설명된 기능들을 수행하기 위한 머신들로 변환하는 명령들을 수록하는 머신-판독가능 매체 또는 컴퓨터-판독가능 매체를 포함할 수 있다.
[0065] 앞의 개시물은 예시적인 양상들을 도시하지만, 다양한 변경들 및 수정들이 첨부된 청구범위에 의해 정의되는 바와 같이 본 개시물의 범위를 벗어나지 않고 본원에서 이루어질 수 있다는 것을 주목해야 한다. 본원에 설명된 양상들에 따른 방법 청구항들의 기능들, 단계들 및/또는 액션들은 임의의 특정 순서로 수행될 필요는 없다. 또한, 본 양상들의 엘리먼트들이 단수로 설명되거나 청구될 수 있지만, 단수에 대한 제한이 명시적으로 언급되지 않는 한 복수인 것으로 고려된다.
[0066] 본 발명의 교시들 및 그들의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시물의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 여기서 행해질 수 있음을 이해해야 한다. 예를 들어, "위", "아래", "상부" 및 "하부" 와 같은 상대적인 용어들은 기판 또는 전자 디바이스에 대하여 사용된다. 물론, 기판 또는 전자 디바이스가 반전되는 경우, 위는 아래가 되고, 상부는 하부가 되며 그 역의 경우도 성립된다. 추가적으로, 측면 배향의 경우, 용어 "위", "아래", "상부" 및 "하부" 는, 예를 들어, 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다.
[0067] "예시적인"이라는 용어는 본 명세서에서 "예, 예시 또는 예증으로서 제공되는"의 의미로 사용된다. "예시"로서 본 명세서에 기술된 임의의 양상은, 반드시 다른 양상들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "개시물의 양상들"은, 본 개시물의 모든 양상들이, 설명되는 특징, 이점 또는 동작 모드를 포함할 것을 요구하지 않는다. 본 명세서에 이용된 용어는 특정 양상들만을 설명하기 위한 것이며 본 개시물의 양상들을 제한하려고 의도되지 않는다.
[0068] 본원에 사용되는 바와 같이, 단수 표현들은 문맥상 명백하게 다르게 나타내어지지 않는 한, 복수형들도 포함하는 것으로 의도된다. 용어들 "포함하다(comprises)", "포함하는(comprising)", "갖다(includes)" 및/또는 "갖는(including)"은 본 명세서에 이용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 그들의 그룹들의 존재 또는 추가를 배제하지는 않음이 더 이해될 것이다.
[0069] 또한, 본 출원의 범위는, 그 명세서에 설명된 프로세스, 머신, 제조법, 물질의 조성, 수단, 방법들 및 단계들의 특정한 구성들로 제한되도록 의도되지 않는다. 당업자가 본 발명으로부터 용이하게 인식할 바와 같이, 여기에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조법, 물질의 합성, 수단, 방법들, 또는 단계들이 본 발명의 교시들에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에, 그러한 프로세스들, 머신들, 제조법, 물질의 조성, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.

Claims (13)

  1. MTJ 장치로서,
    제 2 전극층 상의 제 1 전도성 하드 마스크 ―상기 제 2 전극층은 MTJ 층들의 스택 상에 있고 상기 MTJ 층들의 스택에 전기적으로 결합됨―;
    상기 제 1 전도성 하드 마스크의 측벽들, 상기 제 2 전극층의 측벽들, 및 상기 MTJ 층들의 스택의 표면 상의 제 1 스페이서; 및
    상기 제 1 스페이서의 측벽들과 정렬되는(aligned) 제 2 전도성 하드 마스크를 포함하고,
    상기 제 2 전도성 하드 마스크는 상기 제 1 전도성 하드 마스크 및 상기 제 1 스페이서 상에 있고, 상기 제 2 전도성 하드 마스크는 상기 제 1 전도성 하드 마스크 및 상기 제 2 전극층과 중첩하도록 배열되고, 상기 MTJ 층들의 스택의 측방 치수들은 상기 제 2 전도성 하드 마스크의 측방 치수들과 정렬되는, MTJ 장치.
  2. 제 1 항에 있어서,
    상기 제 2 전도성 하드 마스크는 상기 제 1 전도성 하드 마스크에 전기적으로 결합되는, MTJ 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전도성 하드 마스크는 탄탈륨(tantalum), 하프늄(hafnium) 및 백금(platinum)으로 이루어지는 그룹 내의 물질인, MTJ 장치.
  4. 제 1 항에 있어서,
    상기 제 1 스페이서는 두께가 10 나노미터 내지 50 나노미터인, MTJ 장치.
  5. 제 1 항에 있어서,
    상기 제 1 스페이서 상의 제 1 유전체 층은 SiNx 물질인, MTJ 장치.
  6. 제 1 항에 있어서,
    상기 MTJ 층들의 스택에 전기적으로 결합되는 제 1 전극층을 더 포함하는, MTJ 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전극층 상에 그리고 상기 제 2 전도성 하드 마스크 상에 제 2 스페이서를 더 포함하는, MTJ 장치.
  8. 제 7 항에 있어서,
    상기 MTJ 층들의 스택의 측벽들 상에, 상기 제 1 스페이서의 측벽들 상에 그리고 상기 제 2 전도성 하드 마스크의 측벽들 상에 상기 제 2 스페이서를 더 포함하는, MTJ 장치.
  9. 제 7 항에 있어서,
    상기 제 2 스페이서 상에 제 2 유전체 층을 더 포함하는, MTJ 장치.
  10. 제 9 항에 있어서,
    상기 제 2 스페이서 및 상기 제 2 유전체 층을 통과하여 확장되고 그리고 상기 제 2 전도성 하드 마스크에 전기적으로 결합되는 전도성 상호접속부(interconnect)를 더 포함하는, MTJ 장치.
  11. 제 1 항에 있어서,
    모바일 폰, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정 위치 데이터 유닛에 통합되는, MTJ 장치.
  12. MTJ 장치로서,
    MTJ 층들의 스택에 결합되는 제 1 전극층을 마스킹하고 전도성 경로를 상기 제 1 전극층에 제공하기 위한 제 1 수단 ―상기 제 1 수단은 상기 제 1 전극층에 접함―;
    상기 제 1 수단의 측벽들을 보호하기 위한 수단 ―상기 보호하기 위한 수단은 상기 제 1 수단의 측벽들, 상기 제 1 전극층의 측벽들 및 상기 MTJ 층들의 스택의 표면에 접함―; 및
    MTJ 자성층들의 스택을 마스킹하고 상기 전도성 경로에 전기적으로 결합시키기 위한 제 2 수단을 포함하고,
    상기 제 2 수단은 상기 제 1 수단의 측벽들과 정렬되고 상기 제 1 수단의 표면과 접하며,
    상기 제 2 수단은 상기 제 1 수단 및 상기 제 2 전극층과 중첩하도록 배열되고 그리고 상기 MTJ 층들의 스택의 측방 치수들은 상기 제 2 수단의 측방 치수들과 정렬되는, MTJ 장치.
  13. 제 12 항에 있어서,
    모바일 폰, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정 위치 데이터 유닛에 통합되는, MTJ 장치.
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