CN110098321B - 一种制备磁性随机存储器导电硬掩模的方法 - Google Patents

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Abstract

本发明提供了一种制备磁性随机存储器导电硬掩模的方法，包括如下步骤：(1)提供表面抛光的带金属通孔的CMOS基底，并在基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；(2)图形化导电硬掩模图案，并且使图案转移到导电硬掩模的掩模层顶部；(3)部分刻蚀导电硬掩模，并去掉残留物；(4)继续刻蚀剩余导电硬掩模，使刻蚀停止在刻蚀阻挡层之上，并维持部分过刻蚀。由于在刻蚀过程中，采用了两个步骤对导电硬掩模进行刻蚀和后处理，这样既解决了在刻蚀过程中刻蚀选择比过低的问题，又解决了因为Cl的引入而对磁性隧道结潜在性能的影响，有利于磁性随机存储器磁性、电学和良率的提升。

Description

一种制备磁性随机存储器导电硬掩模的方法
技术领域
本发明涉及一种制备磁性随机存储器导电硬掩模(C-HM，Conductive Hard Mask)的方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。
背景技术
近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有：磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，一般采用一次光罩对磁性随机存储器(MRAM)的顶电极(TE，Top Electrode)、磁性隧道结(MTJ)单元和底电极(BE，Bottom Electrode)进行制作；其中，在刻蚀MTJ和BE单元阵列的时候，采用顶电极作为硬掩模，使MTJ和BE自对准硬掩模进行刻蚀，所以，顶电极(TE)也被称为导电硬掩模(C-HM)。
由于磁性隧道结中含有Co、Fe、Ni、Pt等元素，如果这些元素和Cl和H2O等接触，那么磁性隧道结(MTJ)将会受到化学损伤(Chemical Corrosion和galvanic effect)，进而影响其磁性性能和电学性能的提升。
为了避免Cl元素带来的潜在负面影响，在目前的导电硬掩模刻蚀工艺中，一般采用C/F气体对导电硬掩模进行反应离子刻蚀(RIE，Reactive Ion Etching)；由于SiO2、SiON或SiN对导电硬掩模的选择比非常低，在进行反应离子刻蚀工艺的时候，只能采用采用光刻胶(PR，Photo Resist)作为软掩模(Soft Mask)或含碳膜层作为硬掩模(Hard Mask)进行刻蚀，由于大量C的存在，将会在刻蚀后的导电硬掩模和光刻胶/含碳膜层的侧壁形成一层难以去除的导电聚合物，由于不规则导电聚合存在，这使得在后续的MTJ刻蚀中，很难得到标准的圆形MTJ图案，这将非常不利用MTJ关键尺寸(CD，Critical Dimension)的控制，从而增加了MRAM电路读/写电流的波动，非常不利于其良率的提升，非常不利于MTJ阵列单元的继续缩微。
发明内容
为了解决上述技术问题，本发明提供了一种制备磁性随机存储器导电硬掩模的方法，选用Cl2等作为主要气体刻蚀导电硬掩模，并且保持刻蚀深度为整个导电硬掩模厚度的80％～95％，这样既形成了一个很好的硬掩模形状，又解决了在C/F基气体中，刻蚀选择比过低的问题；随后，采用高温H2O蒸气进行去Cl处理。最后采用含C/F气体(比如：CF4或CFxHy等)作为主要刻蚀气体的反应离子刻蚀工艺对剩下的导电硬掩模进行刻蚀，并采用不含氧的发泡气体(N2/4％H2)，N2/H2混合气或NH3等去除刻蚀过程中的残留物。具体技术方案如下：
一种制备磁性随机存储器导电硬掩模的方法，包括如下步骤：
步骤一、提供表面抛光的带金属通孔的CMOS基底，并在基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；
步骤二、图形化导电硬掩模图案，并且使图案转移到导电硬掩模的掩模层顶部；
步骤三、部分刻蚀导电硬掩模，并去掉残留物；
步骤四、继续刻蚀剩余导电硬掩模，使刻蚀停止在刻蚀阻挡层之上，并维持部分过刻蚀。
进一步地，导电硬掩模的刻蚀阻挡层的材料为Ru，导电硬掩模的刻蚀阻挡层的厚度为1nm～10nm。
进一步地，导电硬掩模的厚度为20nm～100nm，导电硬掩模的材料为Ta、TaN、Ti、TiN、W或WN。
进一步地，导电硬掩模的掩模层的厚度为10nm～100nm，导电硬掩模的掩模层的材料是SiO2、SiON、SiC、SiCN、SiN单层材料，或者是由SiO2、SiON、SiC、SiCN、SiN中任意两种组成的双层材料。
进一步地，步骤三细分为如下步骤：
步骤3.1：穿透刻蚀去掉导电硬掩模的氧化层；
步骤3.2：选用Cl2作为主要刻蚀气体，刻蚀导电硬掩模，并维持刻蚀深度为导电硬掩模的厚度的80％～95％；
步骤3.3：采用高温H2O蒸气作为主要原料气体，等离子化学刻蚀进行除Cl处理。
更进一步地，步骤3.1中，选用C/F气体作为主要刻蚀气体的反应离子刻蚀工艺。
更进一步地，步骤3.2，添加N2、Ar、CH4或BCl3作为辅助刻蚀气体。
更进一步地，步骤3.3中，各项工艺参数如下：压力为100mTorr～9Torr，温度为150℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm。
进一步地，步骤四中，刻蚀剩余导电硬掩模的主要刻蚀气体为CF4、NF3或SF6，并添加He、CH4、N2、CH3F、CH2F2、CHF3或Ar等中的一种或几种作为辅助刻蚀气体。
进一步地，步骤四中，在刻蚀之后，采用不带偏压的反应离子刻蚀工艺除去残留物，刻蚀气体为N2/4％H2发泡气体、N2/H2混合气或NH3。
本发明的有益效果：由于在刻蚀过程中，采用了两个步骤对导电硬掩模(C-HM)进行刻蚀和后处理，这样既解决了在刻蚀过程中刻蚀选择比过低的问题，又解决了因为刻蚀气体中Cl的引入，对磁性隧道结潜在性能的影响，有利磁性随机存储器磁性、电学和良率的提升。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1(a)至图1(b)是本发明一个较佳实施例中在CMOS基底上沉积各个膜层的示意图；
图2是本发明一个较佳实施例中部分刻蚀导电硬掩模的示意图；
图3是本发明一个较佳实施例中完全刻蚀导电硬掩模的示意图；
图4是本发明一个较佳实施例中刻蚀形成底电极和磁性隧道结的示意图。
附图标记说明：100-表面抛光的带金属通孔(Vx(x>＝1))的CMOS基底，101-CMOS电介质，102-CMOS通孔金属，201-底电极和磁性隧道结多层膜，202-导电硬掩模的刻蚀阻挡层，203-导电硬掩模，204-导电硬掩模的掩模层，205-磁性隧道结覆盖层，206-磁性隧道结电介质。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的一种制备磁性随机存储器导电硬掩模的方法，选用Cl2等作为主要气体刻蚀导电硬掩模，并且保持刻蚀深度为整个导电硬掩模厚度的80％～95％，这样解决了在C/F基气体中，刻蚀选择比过低的问题；随后，采用高温H2O蒸气进行去Cl处理，以及使用N2/O2或N2/H2等的去除刻蚀残留物处理。最后，采用含F气体(例如CF4、NF3或SF6)作为主要刻蚀气体的反应离子刻蚀工艺对剩下的导电硬掩模进行刻蚀，并采用不含氧的发泡气体(N2/4％H2)、N2/H2或NH3等去除刻蚀过程中的残留物。
由于在刻蚀过程中，采用了两个步骤对导电硬掩模(C-HM)进行刻蚀和后处理，这样既解决了在刻蚀过程中刻蚀选择比过低的问题，又解决了因为刻蚀气体中Cl的引入，对磁性隧道结潜在性能的影响，有利于磁性随机存储器磁性、电学和良率的提升。
本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：
步骤一：提供表面抛光的带金属通孔(Vx(x>＝1))的CMOS基底100，如图1(a)所示；并在基底100上沉积底电极和磁性隧道结多层膜201、导电硬模层的刻蚀阻挡层202、导电硬掩模203和导电硬掩模的掩模层204，如图1(b)所示；其中，CMOS通孔的材料一般为Cu或W等。
底电极(BE)包含Ta、TaN、Ti、TiN、W或WN等材料，其厚度范围为20nm～80nm，一般采用物理气象沉积(PVD，Physical Vapor Deposition)等的方式实现。更进一步为，为了提高其表面平整度可以对其进行表面平坦化处理。
其中，磁性隧道结(MTJ)多层膜的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO或Al2O3，其厚度为0.5nm～3nm。更进一步地，可以采用双层MgO的结构。
进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
导电硬掩模的刻蚀阻挡层202，一般为Ru，其厚度为1nm～10nm。
导电硬掩模203(顶电极膜层)的厚度为20nm～100nm，选择Ta、TaN、Ti、TiN、W或WN等，以期在卤素电浆中获得更好刻轮廓。
导电硬掩模的掩模层204的厚度为10nm～100nm，其形成材料可以是SiO2、SiON、SiC、SiCN或SiN等单层材料，或者是由上述任意两种组成的双层材料。
步骤二：图形化导电硬掩模203图案，并且使图案转移到图形化导电硬掩模的掩模层204顶部。
在此过程中，采用光刻胶/底部抗反射层(BARC，Bottom Anti-ReflectiveCoating)的双层结构，或者，采用光刻胶/无机抗反射层(DARC，Dielectric Anti-Reflective Coating)/含碳膜层的三层结构来进行导电硬掩模的掩模层204的图形化定义。
接着，采用C/F气体为主刻蚀气体，对导电硬掩模的掩模层204进行刻蚀，在刻蚀之后，可以选择去除或者保留残留的含碳物质。
步骤三：部分刻蚀导电硬掩模203，并去掉残留物，如图2所示；在步骤可以具体分为如下几步：
步骤3.1：穿透刻蚀(BT，Break Through)去掉导电硬掩模203的氧化层；在此步中，选用C/F等(比如CF4或CFxHy等)作为主要刻蚀气体的反应离子刻蚀工艺进行可刻蚀。
步骤3.2：刻蚀导电硬掩模203，并维持刻蚀深度d在整个导电硬掩模203厚度的80％～95％，选用Cl2气体等作为主要刻蚀气体，并可以添加N2、Ar、CH4或BCl3等作为辅助刻蚀气体。
步骤3.3：采用高温H2O作为主要原料气体，等离子化学刻蚀进行除Cl处理，其中，压力为100mTorr～9Torr，温度为150℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm，并可以添加Ar以增加气体的电正性。
步骤3.4：采用O2/N2或者N2/H2等除去残留的含碳膜层。
步骤四：继续刻蚀剩余的导电硬掩模203，使刻蚀停止在导电硬掩模的刻蚀阻挡层202之上，并维持少量过刻蚀，如图3所示。
其中，刻蚀剩余的导电硬掩模203的主要刻蚀气体为CF4、NF3或SF6等，并可添加He、CH4、N2、CH3F、CH2F2、CHF3或Ar等中的一种或几种作为辅助刻蚀气体。
在刻蚀之后，采用不带偏压的反应离子刻蚀工艺除去残留物，其中，刻蚀气体为发泡气体(N2/4％H2)、N2/H2或NH3等。
步骤五：刻蚀底电极和磁性隧道结多层膜201，接着以磁性隧道结覆盖层205覆盖，然后填充磁性隧道结电介质206，最后磨平磁性隧道结电介质206，如图4所示。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种制备磁性随机存储器导电硬掩模的方法，其特征在于，包括如下步骤：
步骤一、提供表面抛光的带金属通孔的CMOS基底，并在所述基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；
步骤二、图形化导电硬掩模图案，并且使所述图案转移到所述导电硬掩模的掩模层顶部；
步骤三、部分刻蚀所述导电硬掩模，并去掉残留物；
步骤四、继续刻蚀剩余的所述导电硬掩模，使刻蚀停止在所述导电硬模层的刻蚀阻挡层之上，并维持部分过刻蚀；
其中，步骤三细分为如下步骤：
步骤3.1：穿透刻蚀去掉所述导电硬掩模的氧化层；
步骤3.2：选用Cl2作为主要刻蚀气体，刻蚀所述导电硬掩模，并维持刻蚀深度为所述导电硬掩模的厚度的80％～95％；
步骤3.3：采用高温H2O蒸气作为主要原料气体，等离子化学刻蚀进行除Cl处理；
步骤3.4：采用O2/N2或者N2/H2除去残留的含碳膜层。
2.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，所述导电硬掩模的刻蚀阻挡层的材料为Ru，所述导电硬掩模的刻蚀阻挡层的厚度为1nm～10nm。
3.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，所述导电硬掩模的厚度为20nm～100nm，所述导电硬掩模的材料为Ta、TaN、Ti、TiN、W或WN。
4.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，所述导电硬掩模的掩模层的厚度为10nm～100nm，所述导电硬掩模的掩模层的材料是SiO2、SiON、SiC、SiCN、SiN单层材料，或者是由SiO2、SiON、SiC、SiCN、SiN中任意两种组成的双层材料。
5.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，步骤3.1中，选用C/F气体作为主要刻蚀气体的反应离子刻蚀工艺进行所述穿透刻蚀。
6.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，步骤3.2，添加N2、Ar、CH4或BCl3作为辅助刻蚀气体。
7.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，步骤3.3中，各项工艺参数如下：压力为100mTorr～9Torr，温度为150℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm。
8.根据权利要求1所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，步骤四中，刻蚀剩余的所述导电硬掩模的主要刻蚀气体为CF4、NF3或SF6，并添加He、CH4、N2、CH3F、CH2F2、CHF3或Ar中的一种或几种作为辅助刻蚀气体。
9.根据权利要求8所述的一种制备磁性随机存储器导电硬掩模的方法，其特征在于，步骤四中，在刻蚀之后，采用不带偏压的反应离子刻蚀工艺除去刻蚀残留物，刻蚀气体为N2/4％H2发泡气体、N2/H2混合气或NH3。
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