CN107623014A - 一种磁性随机存储器的制备方法 - Google Patents
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Abstract
本发明提供一种磁性随机存储器的制备方法，包括以下步骤：(1)在CMOS衬底上，依次形成底电极膜层、磁性隧道结多层膜和硬掩模膜层；(2)图形化定义磁性隧道结图案，刻蚀硬掩模膜层和磁性隧道结多层膜并停止在底电极膜层上；(3)离子束刻蚀去除侧壁的覆盖层/破坏层；(4)自对准刻蚀底电极膜层，直到底电极膜层之下的层间介电质被部分刻蚀掉；(5)填充介电质并磨平。本发明提供的磁性随机存储器的制备方法，采用先制备磁性隧道结，再对底电极进行制作，提高了底电极和磁性隧道结相互对准的精准度；在刻蚀底电极时，采用自对准的方式，不需要额外的底电极光罩，降低了工艺复杂程度和制造成本，有利于MRAM的大规模生产。
Description
技术领域
本发明涉及集成电路制造技术领域，具体涉及一种磁性随机存储器的制备方法。
背景技术
近年来，利用磁性隧道结(MTJ，Magnetic Tunnel Junction)的磁电阻效应的磁性随机存储器(MRAM，Magnetic Radom Access Memory)，人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。
铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以通过改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；以及磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。
依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。
在现在的MRAM制造工艺中，一般会优先制备底电极，然后再对磁性隧道结进行制作，然而，在这种制作工艺中，由于底电极和磁性隧道结并不是一次制作完成，这将需要额外的底电极光罩，从而增加了工艺的复杂程度和制造成本。同时，由于底电极膜层和磁性隧道结膜层不是一次性形成，这将会直接影响底电极和磁性隧道结的相互对准，给器件的微型化制备带来很大困难。
发明内容
鉴于现有技术中存在的问题，本发明提供的一种磁性随机存储器的制备方法，采用一次性沉积底电极和磁性隧道结多层膜，先制备磁性隧道结然后再对底电极进行制作的工艺流程，提高了底电极和磁性隧道结相互对准的精准度，给器件的微型化制备提供了有利条件；同时，由于在刻蚀底电极的时候，采用自对准的方式，不需要额外的底电极光罩，降低了工艺复杂程度和制造成本，有利于MRAM电路的大规模生产。
本发明提供一种磁性随机存储器的制备方法，包括以下步骤：
(1)在包括层间介电质和导电插塞的CMOS衬底上，依次形成底电极膜层、磁性隧道结多层膜和硬掩模膜层；
(2)图形化定义磁性隧道结图案，采用反应离子刻蚀(RIE，Reactive Ion Etching)硬掩模膜层和磁性隧道结多层膜并停止在底电极膜层上；
(3)离子束刻蚀(IBE，Ion Beam Etching)去除侧壁的覆盖层/破坏层；
(4)自对准刻蚀底电极膜层，直到底电极膜层之下的层间介电质被部分刻蚀掉；
(5)填充介电质在被刻蚀的硬掩模膜层、磁性隧道结多层膜和底电极膜层周围的空隙里，并采用化学机械抛光(CMP，Chemical Mechanical Polish)磨平介电质直到硬掩模膜层。
进一步地，步骤(4)中的自对准刻蚀底电极膜层包括以下步骤：
(41)在蚀刻后的硬掩模膜层和磁性隧道结多层膜的周围，沉积一层覆盖侧墙的第一介电质层与覆盖底电极膜层的第二介电质层；
(42)反应离子刻蚀或者离子束刻蚀第二介电质层与底电极膜层，同时避免第一介电质层被刻蚀穿。
进一步地，步骤(41)中的第一介电质层的厚度为2nm～20nm，第一介电质层为SiO2、SiN、SiCN、SiC、MgO或者Al2O3。
进一步地，步骤(41)中的第二介电质层的厚度为2nm～20nm，第二介电质层为SiO2、SiN、SiCN、SiC、MgO或者Al2O3。
进一步地，步骤(42)中的反应离子刻蚀所选用的气体压强为1mTorr～100mTorr。
进一步地，步骤(42)中的反应离子刻蚀(RIE)所采用的主刻蚀气体为CF4、SF6、CHF3、CH4/H2、CO/NH3、CH3OH或C2H5OH中的一种或者几种，能够添加He、O2、N2、Ar、Kr或者Xe作为辅助刻蚀气体。
进一步地，步骤(42)中的离子束刻蚀(IBE)所采用的气体为Ar、Kr或Xe。
进一步地，步骤(4)中的自对准刻蚀底电极进行一次或多次。
进一步地，步骤(1)中的底电极膜层包括依次向上叠加的种子层、导电层与覆盖层；种子层的厚度为0.5nm～10nm，所述种子层为Ta、TaN、Ti或者TiN；导电 层的厚度为5nm～30nm，所述导电层为Cu、CuN、Mo、W或者Ru；覆盖层的厚度为0nm～10nm，所述覆盖层为Ta、TaN、Ti、TiN、W或者WN。
进一步地，磁性隧道结多层膜的厚度为15nm～40nm，主要由铁磁性和绝缘性材料组成；硬掩模膜层的厚度为40nm～100nm，所述硬掩模膜层为Ta、TaN、W或者WN。
与现有技术相比，本发明提供的磁性随机存储器的制备方法，具有以下有益效果：采用先制备磁性隧道结然后再对底电极进行制作的工艺流程，底电极和磁性隧道结多层膜一次沉积，提高了底电极和磁性隧道结相互对准的精准度，给器件的微型化制备提供了有利条件；同时，由于在刻蚀底电极的时候，采用自对准的方式，不需要额外的底电极光罩，降低了工艺复杂程度和制造成本，有利于MRAM电路的大规模生产。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1是本发明的一个实施例的磁性随机存储器的制备方法的流程图；
图2是磁性随机存储器的CMOS衬底示意图；
图3是磁性随机存储器的CMOS衬底上依次沉积底电极膜层，磁性隧道结多层膜和硬掩模膜层之后示意图；
图4是图形化定义并刻蚀硬掩模膜层和磁性隧道结多层膜之后的示意图；
图5是离子束刻蚀去掉侧壁的破坏层/覆盖层之后的示意图；
图6A是第一次沉积之后的示意图；
图6B是第一次刻蚀之后的示意图；
图6C是第二次沉积之后的示意图；
图6D是第二次刻蚀之后的示意图；
图7是填充介电质并采用化学机械抛光磨平介电质之后的示意图。
图中所示：100-包括层间介电质和导电插塞的CMOS衬底，101-层间介电质，102-导电插塞，201-底电极，2011-底电极种子层,2012-底电极导电层，2013-底电极覆盖层，202-磁性隧道结多层膜，203-硬掩模膜层(顶电极膜层)，204-侧壁破坏层/覆盖层，2051-第一介电质层(第一次沉积)，2052-第二介电质层(第一次沉积)，2061-第一介电质层(第二次沉积)，2062-第二介电质层(第二次沉积)，207-介电质。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，本发明提供一种磁性随机存储器的制备方法，包括以下步骤：
步骤一：在包括层间介电质101和导电插塞102的CMOS衬底上，如图2所示，依次形成底电极膜层201、磁性隧道结多层膜202和硬掩模膜层203，如图3A所示；
其中，底电极膜层201包括依次向上叠加的种子层2011、导电层2012和覆盖层2013，如图3B所示。
种子层2011的厚度为0.5nm～10nm，可以是Ta、TaN、Ti或者TiN等，种子层2011采用离子束沉积的方法形成。
导电层2012的厚度为5nm～30nm，可以是Cu，CuN，Mo，W或者Ru等，导电层2012采用离子束沉积的方式形成。
覆盖层2013的厚度为0nm～10nm，可以是Ta、TaN、Ti、TiN、WN或者W等，覆盖层2013采用离子束沉积的方式形成。
磁性隧道结多层膜202的厚度为15nm～40nm，主要由铁磁性和绝缘性材料组成，采用离子束沉积的方式形成；
硬掩模膜层203既可以作为刻蚀磁性隧道结的硬掩模，又可以部分作为顶电极，其厚度为40nm～100nm，可以是Ta、TaN、TiN、W或者WN等，硬掩模膜层203采用离子束沉积的方式形成。
步骤二：图形化定义磁性隧道结图案，采用反应离子刻蚀硬掩模膜层203和磁性隧道结多层膜202并停止在底电极膜层201上，如图4所示；
采用抗反射层和光刻胶的两层结构，或者碳膜层、无机抗反射层和光刻胶的三层结构，或者牺牲掩模层、碳膜层、无机抗反射层和光刻胶的四层结构，来进行硬掩模膜层203和磁性隧道结多层膜202的定义。
采用反应离子刻蚀(RIE)的方法，使图案转移到硬掩模膜层203顶部；接着，采用主要含氟或者氯元素的气体，反应离子刻蚀(RIE)硬掩模膜层203并用灰化工艺除去残留的含碳物质，采用CH3OH、CH3OH/Ar、C2H5OH、CO/NH3或CH4/H2等刻蚀磁性隧道结多层膜202并停止在覆盖层2013上，以完成对硬掩模膜层203和磁性隧道结多层膜202的制作。
步骤三：离子束刻蚀去除侧壁的覆盖层/破坏层204，如图5所示；
作为优选，离子束刻蚀(IBE)采用Ar,Kr或者Xe的离子源，离子束的方向角为0°～90°，比如5°或者15°等，衬底旋转的速度为0～60rpm，比如15rpm或者45rpm等。
步骤四：自对准刻蚀底电极膜层201，直到底电极膜层之下的层间介电质被部分刻蚀掉；101，如图6所示；
自对准刻蚀底电极膜层201包括以下步骤：
(1)沉积：在蚀刻后的硬掩模膜层203和磁性隧道结多层膜202的周围，沉
积一层覆盖侧墙的第一介电质层与覆盖底电极膜层2012的第二介电质层；
其中，第一介电质层与第二介电质层的厚度为2nm～20nm，可以是SiO2、SiN、SiCN、SiC、MgO或者Al2O3，一般采用化学气相沉积(CVD，Chemical Vapor Deposition)或者原子层沉积(ALD，Atomic Layer Deposition)的方式实现。
作为优选，通过调节CVD或者ALD的工艺参数来调节第二介电质和第一介电质的厚度之比，以期获得有利于刻蚀的侧墙/底部沉积。
(2)刻蚀：反应离子刻蚀(RIE)或者离子束刻蚀(IBE)第二介电质层与底电极膜层201，同时避免第一介电质层被刻蚀穿。
作为优选，反应离子刻蚀(RIE)所选用的气体压强为1mTorr～100mTorr；所采用的主刻蚀气体为CF4、SF6、CF4/CHF3、CH4/H2、CO/NH3、CH3OH或C2H5OH中的一种或者几种，其中，CF4、SF6、CHF3、CH4、H2、CO、NH3、CH3OH或C2H5OH的流量为5sccm～100sccm，也可以添加He、O2、N2、Ar、Kr或Xe等作为辅助刻蚀气体，其流量为10sccm～200sccm；产生并维持等离子的射频电源功率为200W～3000W；产生并维持偏压的射频电源功率为0W～1500W；晶圆控制台温度为20℃～300℃。
作为优选，离子束刻蚀(IBE)采用Ar，Kr或者Xe等作为离子源，其流量为10sccm～200sccm，比如：10sccm，30sccm，50sccm，100sccm或者200sccm等；产生并维持等离子的射频电源的功率为100Watt～3000Watt，离子束加速电压为50V～1000V，离子束的方向角为0°～90°，比如：0°或者5°等，晶圆控制台旋转的速度为0～60rpm，比如：0rpm，30rpm或者60rpm等。
自对准刻蚀底电极膜层201可以进行一次，也可以进行多次。
本实施例中，通过两次沉积/刻蚀流程，以获得良好侧壁保护和充足过刻蚀的底电极膜层，如图6A-6D所示。
其具体流程为：
首先，在被刻蚀的硬掩模膜层203和磁性隧道结多层膜202的周围沉积覆盖侧壁的第一介电质层2051以及覆盖底电极膜层201的第二介电质层2052，如图6A所示；
接着，刻蚀沉淀在底电极膜层201之上的第二介电质层2052并部分刻蚀底电极，如图6B所示；
紧接着，再次在硬掩模膜层203、磁性隧道结多层膜202以及被刻蚀的底电极膜层201的周围沉积覆盖侧壁的第一介电质层2061以及覆盖未被刻蚀的底电极膜层201的第二介电质层2062，如图6C；
最后，刻蚀沉积在未被刻蚀的底电极膜层201之上的第二介电质层2062和未被刻蚀的底电极膜层201，并保持部分层间介电质101被刻蚀掉，如图6D所示。
步骤五：填充介电质207在被刻蚀的硬掩模膜层203、磁性隧道结多层膜202 和底电极膜层201周围的空隙里，并采用化学机械抛光(CMP)磨平介电质207直到硬掩模膜层203，如图7所示。
介电质207为SiO2或者SiN等，一般采用化学气相沉积(CVD)的方式实现。
本发明提供的一种自对准制备磁性随机存储器底电极的方法，采用先制备磁性隧道结然后再对底电极进行制作的工艺流程，底电极和磁性隧道结多层膜一次沉积，提高了底电极和磁性隧道结相互对准的精准度，给器件的微型化制备提供了有利条件；同时，由于在刻蚀底电极的时候，采用自对准的方式，不需要额外的底电极光罩，降低了工艺复杂程度和制造成本，有利于MRAM电路的大规模生产。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
Claims (10)
1.一种磁性随机存储器的制备方法，其特征在于，所述磁性随机存储器的制备方法包括以下步骤：
(1)在包括层间介电质和导电插塞的CMOS衬底上，依次形成底电极膜层、磁性隧道结多层膜和硬掩模膜层；
(2)图形化定义磁性隧道结图案，采用反应离子刻蚀硬掩模膜层和磁性隧道结多层膜并停止在底电极膜层上；
(3)离子束刻蚀去除侧壁的覆盖层/破坏层；
(4)自对准刻蚀底电极膜层，直到底电极膜层之下的层间介电质被部分刻蚀掉；
(5)填充介电质在被刻蚀的硬掩模膜层、磁性隧道结多层膜和底电极膜层周围的空隙里，并采用化学机械抛光磨平介电质直到硬掩模膜层。
2.如权利要求1所述的磁性随机存储器的制备方法，其特征在于，步骤(4)中的自对准刻蚀底电极膜层包括以下步骤：
(41)在蚀刻后的硬掩模膜层和磁性隧道结多层膜的周围，沉积一层覆盖侧墙的第一介电质层与覆盖底电极膜层的第二介电质层；
(42)反应离子刻蚀或者离子束刻蚀所述第二介电质层与底电极膜层，同时避免所述第一介电质层被刻蚀穿。
3.如权利要求2所述的磁性随机存储器的制备方法，其特征在于，步骤(41)中的第一介电质层的厚度为2nm～20nm，所述第一介电质层为SiO2、SiN、SiCN、SiC、MgO或者Al2O3。
4.如权利要求2所述的磁性随机存储器的制备方法，其特征在于，步骤(41)中的第二介电质层的厚度为2nm～20nm，所述第二介电质层为SiO2、SiN、SiCN、SiC、MgO或者Al2O3。
5.如权利要求2所述的磁性随机存储器的制备方法，其特征在于，步骤(42)中的反应离子刻蚀所选用的气体压强为1mTorr～100mTorr。
6.如权利要求2所述的磁性随机存储器的制备方法，其特征在于，步骤(42)中的反应离子刻蚀(RIE)所采用的主刻蚀气体为CF4、SF6、CF4/CHF3、CH4/H2、CO/NH3、CH3OH或C2H5OH中一种或者几种，能够添加He、O2、N2、Ar、Kr或者Xe作为辅助刻蚀气体。
7.如权利要求2所述的磁性随机存储器的制备方法，其特征在于，步骤(42)中的离子束刻蚀(IBE)所采用的气体为Ar、Kr或Xe。
8.如权利要求1所述的磁性随机存储器的制备方法，其特征在于，步骤(4)中的自对准刻蚀底电极进行一次或多次。
9.如权利要求1所述的磁性随机存储器的制备方法，其特征在于，步骤(1)中的底电极膜层包括依次向上叠加的种子层、导电层与覆盖层；种子层的厚度为0.5nm～10nm，所述种子层为Ta、TaN、Ti或者TiN；导电层的厚度为5nm～30nm，所述导电层为Cu、CuN、Mo、W或者Ru；覆盖层的厚度为0nm～10nm，所述覆盖层为Ta、TaN、Ti、TiN、W或者WN。
10.如权利要求1所述的磁性随机存储器的制备方法，其特征在于，磁性隧道结多层膜的厚度为15nm～40nm，主要由铁磁性和绝缘性材料组成；硬掩模膜层的厚度为40nm～100nm，所述硬掩模膜层为Ta、TaN、W或者WN。
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