CN111490151A - 一种制作超小型磁性随机存储器阵列的方法 - Google Patents

一种制作超小型磁性随机存储器阵列的方法 Download PDF

Info

Publication number
CN111490151A
CN111490151A CN201910079448.XA CN201910079448A CN111490151A CN 111490151 A CN111490151 A CN 111490151A CN 201910079448 A CN201910079448 A CN 201910079448A CN 111490151 A CN111490151 A CN 111490151A
Authority
CN
China
Prior art keywords
etching
mask
tunnel junction
bottom electrode
magnetic tunnel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910079448.XA
Other languages
English (en)
Other versions
CN111490151B (zh
Inventor
张云森
郭一民
陈峻
肖荣福
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Ciyu Information Technologies Co Ltd
Original Assignee
Shanghai Ciyu Information Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Ciyu Information Technologies Co Ltd filed Critical Shanghai Ciyu Information Technologies Co Ltd
Priority to CN201910079448.XA priority Critical patent/CN111490151B/zh
Publication of CN111490151A publication Critical patent/CN111490151A/zh
Application granted granted Critical
Publication of CN111490151B publication Critical patent/CN111490151B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本发明提供一种制作超小型磁性随机存储器阵列的方法：在基底上沉积底电极、磁性隧道结(MTJ)、硬掩模和牺牲掩模各膜层；图形化定义MTJ图案，选择性横向缩微硬掩模和牺牲掩模；刻蚀MTJ直到底电极之上并维持少量过刻蚀；沉积绝缘层，并使底电极刻蚀前端和牺牲掩模顶部绝缘层厚度大于MTJ和硬掩模侧壁绝缘层厚度；对MTJ侧壁进行修剪；沉积底电极刻蚀用自对准掩模；刻蚀底电极；覆盖绝缘覆盖层，填充电介质并磨平。本发明在刻蚀MTJ和底电极时采用两次刻蚀，有效降低了阴影效应，另外在硬掩模刻蚀后，增加横向修剪工艺，使得后续底电极刻蚀前端和牺牲掩模顶端沉积绝缘层厚度大于MTJ和硬掩模侧壁绝缘层厚度，大大提升修剪效率。

Description

一种制作超小型磁性随机存储器阵列的方法
技术领域
本发明涉及半导体芯片制造技术领域，尤其涉及一种制作超小型磁性随机存储器单元阵列的方法。
背景技术
近年来，采用磁性隧道结(Magnetic Tunnel Junction,MTJ)的磁性随机存储器(Magnetic Radom Access Memory，MRAM)被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小，因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，通常采用两种刻蚀工艺来对磁性隧道结进行缩微，第一种为离子束刻蚀(IBE,Ion Beam Etching)，第二种为反应离子刻蚀(RIE,Reactive IonEtching)。两种刻蚀技术各有优缺点，为了获得更高的刻蚀速率，通常会把单个离子加速到很高的能量范围内，高能离子通常会破坏晶体结构，同时，物理溅射或者化学刻蚀副产物的再次沉积也会加大，通常，在磁性隧道结刻蚀之后，侧壁会形成一层损伤层/沉积层，这将会影响磁性隧道结的磁性和电学性能，更有甚者，将会直接导致从参考层到记忆层的短路，从而不利于磁性存储器良率的提高。
由于刻蚀副产物的沉积通常来自于刻蚀前端(Etch Front)和侧壁(Side wall)，那么在刻蚀的时候减少刻蚀前端和侧壁副产物尤为重要。
在制作超小型的磁性随机存储器单元阵列的时候，为了减少刻蚀的难度，特别是采用IBE工艺的时候，由于阴影效应(shadow effect)使刻蚀难度的增加，通常可以减少磁性隧道结(MTJ)单元膜层的厚度，底电极(Bottom Electrode，BE)的厚度和/或改变两者的组成材料。然而，在目前的技术条件下，减少磁性隧道结厚度异常困难，那么减少底电极的厚度和减少在底电极刻蚀过程中由于刻蚀前端带来的再次沉积(改变底电极材料使刻蚀过程中的再次沉积变少)变得尤为重要。
专利：US 2018/0190901A1提供了一种防止磁性隧道结参考层和记忆层短路的方法，具体为：在磁性隧道结底电极刻蚀前端沉积一层绝缘物质，以减少在后续进行侧壁修剪的时候，刻蚀前端带来的副产物的再次沉积，然而采用这种方法，在沉积绝缘层的时候，硬掩模和磁性隧道结的周围也会沉积一层较厚的绝缘层，由于这层绝缘层的存在，侧壁修剪的效率将会大大降低或者说很难把侧壁损伤/沉积层清除干净。
发明内容
有鉴于现有技术的上述缺陷，本发明提出一种制作超小型磁性随机存储器阵列的方法，在刻蚀磁性隧道结和底电极的时候采用一次光刻两次刻蚀工艺，即：通过光刻图形化定义磁性隧道结图案后，先对磁性隧道结进行刻蚀，紧接着，沉积一层自对准掩模，然后以自对准掩模为硬掩模对底电极进行刻蚀。采用这种两次刻蚀工艺，相对于一次刻蚀，有效的降低了阴影效应，同时，在对磁性隧道侧壁进行清理的时候，有效的降低了刻蚀前端带来的再次沉积；另外，由于采用了两步刻蚀工艺，那么在对磁性隧道结侧壁进行修剪的时候，对没有刻蚀的底电极刻蚀前端和侧壁进行选择性保护尤为重要，本发明在硬掩模刻蚀之后，增加了一道横向修剪工艺，使得硬掩模和后面的磁性隧道结单元的关键尺寸要比前面的牺牲掩模要小。这样就可以在磁性隧道结刻蚀之后，在底电极刻蚀前端和牺牲掩模顶端沉积一层较厚的绝缘保护层，在磁性隧道结和硬掩模侧壁沉积一层超薄绝缘层，这将会大大提升侧壁覆盖/损伤层的修剪效率。本发明具体技术方案如下：
一种制作超小型磁性随机存储器阵列的方法，其特征在于，包括：
步骤1、提供表面抛光的带金属通孔的CMOS基底，在所述基底上沉积底电极、多层膜结构的磁性隧道结、硬掩模的膜层和牺牲掩模的膜层；
步骤2、图形化定义磁性隧道结图案，并对硬掩模和牺牲掩模进行选择性横向缩微；
步骤3、对磁性隧道结进行刻蚀，使刻蚀停止在底电极之上并维持少量过刻蚀；
步骤4、在底电极刻蚀前端和牺牲掩模顶部以及磁性隧道结和硬掩模侧壁沉积绝缘层，并使底电极刻蚀前端和牺牲掩模顶部绝缘层厚度大于磁性隧道结和硬掩模侧壁绝缘层厚度。
步骤5、对磁性隧道结侧壁进行修剪以除去侧壁损伤/沉积层；
步骤6、沉积一层底电极刻蚀用的自对准掩模；
步骤7、基于自对准掩模对底电极进行刻蚀；
步骤8、覆盖绝缘覆盖层，填充电介质，并磨平电介质直至硬掩模顶部。进一步地，所述底电极的厚度为5nm-80nm，其组成材料为Ti、TiN、Ta、TaN、W、WN或者它们的任意组合。
进一步地，所述磁性隧道结为底部钉扎或顶部钉扎结构，磁性隧道结多层膜厚度为8nm-40nm。
进一步地，所述硬掩模层的厚度为20nm-100nm，其组成材料为Ta、TaN、TaN/Ta、Ti、TiN、TiN/Ti、W、WN或WN/W。
进一步地，所述牺牲掩模的厚度为20nm～100nm，其组成材料为SiO2、SiON、SiN、SiCN、SiC或它们的任意组合。
进一步地，步骤2包括如下细分步骤：
步骤2.1、图形化定义磁性隧道结图案，并转移图案到磁性隧道结的顶部；
步骤2.2、选择性的对硬掩模和牺牲掩模进行横向缩微。
进一步地，步骤2.2中，所述选择性的对硬掩模和牺牲掩模进行横向微缩采用低偏压或者零偏压的反应离子刻蚀工艺，主要刻蚀气体为Cl2，并添加CF4、SF6、NF3、CHF3、CH2F2、BCl3、He、HBr或Ar中的一种或几种作为辅助刻蚀气体。
进一步地，步骤3中刻蚀采用反应离子刻蚀和/或离子束刻蚀；反应离子刻蚀采用HCN、(CN)2、CH3CN、CH3OH/NH3、CH4/NH3、CH3CH2OH/NH3、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；离子束刻蚀采用He、Ne、Ar、Kr或者Xe作为离子源，并可以添加O2和/或N2；并采用发射光谱仪或者二次离子质谱仪来判断刻蚀终点信号。
进一步地，步骤4中，所述绝缘层可以选择SiO2、SiON、SiN、SiCN或SiC等材料，其实现方法可以采用PVD，化学气相沉积(Chemical Vapor Deposition,CVD)，原子层沉积(Atomic Layer Deposition,ALD)或离子束沉积(Ion Beam Deposition，IBD)方式实现。
进一步地，步骤5中修剪采用离子束刻蚀或气体团簇离子束工艺，选用气体为He、Ne、Ar、Kr或Xe，并可以添加O2和/或N2。
进一步地，如采用离子束刻蚀工艺进行修剪，控制加速电压为0～200V，并可选择性地不停调整入射角和晶圆控制台的速度，用于将侧壁所有的覆盖/损伤层清除掉。
进一步地，如采用气体团簇离子束工艺，控制加速电压为3KeV到60KeV；辐照剂量为5x1013到5x1018ions/cm2；入射方向与垂直平面的夹角≤15°。
进一步地，步骤6中底电极刻蚀用的自对准掩模材料为SiN、SiON、SiCN、SiC、MN或MON，其中M为Mg、Al、Zr、Ga、In、Sn、Sb、B或Zn，其实现方法是CVD、ALD或IBD，该自对准掩模也是磁性隧道结侧壁的保护层；步骤7中底电极刻蚀采用IBE或者RIE工艺方式来实现。
技术效果：
1、本发明在刻蚀磁性隧道结和底电极的时候采用最少一次光刻两次刻蚀工艺，即：通过光刻图形化定义磁性隧道结图案后，先对磁性隧道结进行刻蚀，紧接着，沉积一层自对准掩模，然后以自对准掩模为硬掩模对底电极进行刻蚀。采用这种两次刻蚀工艺，相对于一次刻蚀，有效的降低了阴影效应。同时，在对磁性隧道侧壁进行清理的时候，有效的降低了刻蚀前端带来的再次沉积，这将有利于磁性隧道结单元的进一步缩微化，避免了两次或多次光刻带来的OVERLAY误差，非常有利于制作超小型磁性隧道结单元。
2、另外，由于采用了两步刻蚀工艺，那么在对磁性隧道结侧壁进行修剪的时候，对没有刻蚀的底电极刻蚀前端和侧壁进行选择性保护尤为重要，本发明提供的一种制作超小型磁性隧道结阵列的方法，由于在硬掩模刻蚀之后，增加了一道横向修剪工艺，使得硬掩模和后面的磁性隧道结单元的关键尺寸要比前面的牺牲掩模要小。这样就可以在磁性隧道结刻蚀之后，在底电极刻蚀前端和牺牲掩模顶端沉积一层较厚的绝缘保护层，在磁性隧道结和硬掩模侧壁沉积一层超薄绝缘层，这将会大大提升侧壁覆盖/损伤层的修剪效率，非常有利于磁性随机存储器磁学，电学性能的提升和良率的改善。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1：本发明实施例中底电极，磁性隧道结多层膜，硬掩模和牺牲掩模沉积之后的示意图；
图2(a)：本发明实施例中图形化转移到磁性隧道结顶部之后的示意图；
图2(b)：本发明实施例中对硬掩模和牺牲掩模进行选择性横向缩微之后的示意图；
图3：本发明实施例中对磁性隧道结进行刻蚀，使刻蚀停止在底电极之上之后并维持少量过刻蚀之后的示意图；
图4：本发明实施例中选择性沉积绝缘层之后的示意图；
图5：本发明实施例中对侧壁进行修剪之后的示意图；
图6：本发明实施例中沉积底电极自对准掩模之后的示意图；
图7：本发明实施例中刻蚀底电极之后的示意图；
图8：本发明实施例中沉积绝缘覆盖层，电介质并对其磨平直到硬掩模顶部之后的示意图；
附图标号说明：
100-带CMOS VIA的基底；101-CMOS VIA；201-底电极；202-磁性隧道结；203-硬掩模；204-牺牲掩模；205-侧壁损伤/沉积层；206-绝缘层；207-自对准掩模；208-绝缘覆盖层；209-电介质。
具体实施方式
在本发明的实施方式的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“垂直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。附图为原理图或者概念图，各部分厚度与宽度之间的关系，以及各部分之间的比例关系等等，与其实际值并非完全一致。
本发明提供的一种制作超小型磁性随机存储器阵列的方法，在刻蚀磁性隧道结和底电极的时候采用最少一次光刻两次刻蚀工艺，即：通过光刻图形化定义磁性隧道结图案后，先对磁性隧道结进行刻蚀，紧接着，沉积一层自对准掩模，然后以自对准掩模为硬掩模对底电极进行刻蚀。采用这种两次刻蚀工艺，相对于一次刻蚀，有效的降低了阴影效应(Shadow Effect)，同时，在对磁性隧道侧壁进行清理的时候，有效的降低了刻蚀前端带来的再次沉积，这将有利于磁性隧道结单元的进一步缩微化，避免了两次或多次光刻带来的OVERLAY误差，非常有利于制作超小型磁性隧道结单元。
同时，由于采用了两步刻蚀工艺，那么在对磁性隧道结侧壁进行修剪的时候，对没有刻蚀的底电极刻蚀前端和侧壁进行选择性保护尤为重要，本发明提供的一种制作超小型磁性隧道结阵列的方法，由于在硬掩模刻蚀之后，增加了一道横向修剪工艺，使得硬掩模和后面的磁性隧道结单元的关键尺寸(Critical Dimension,CD)要比前面的牺牲掩模要小。这样就可以在磁性隧道结刻蚀之后，在底电极刻蚀前端和牺牲掩模顶端沉积一层较厚的绝缘保护层，在磁性隧道结和硬掩模侧壁沉积一层超薄绝缘层。这将会大大提升侧壁覆盖/损伤层的修剪效率。非常有利于磁性随机存储器磁学，电学性能的提升，和良率的改善。以下将详细描述本发明的技术方案。
实施例1
步骤1、如图1所示，提供表面抛光带CMOS VIA101的基底100，并在基底上沉积底电极201，多层膜结构的磁性隧道结202和硬掩模203的膜层和牺牲掩模204的膜层。
其中，底电极的厚度为5nm～80nm，其组成材料为Ti、TiN、Ta、TaN、W、WN或者它们的任意组合，一般采用物理气相沉积(Physical Vapor Deposition,PVD)，通常在沉积之后，对其进行化学机械抛光处理，以达到制作磁性隧道结的表面平整度。
磁性隧道结(MTJ)202的多层膜厚度为8nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的底部钉扎(Bottom Pinned)结构或者是由记忆层、势垒层和参考层的依次向上叠加的顶部钉扎(Top Pinned)结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]nCo/Ru/[CoPt]m超晶格多层膜结构，其优选总厚度为3～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO、MgAlxOy、MgZnxOy、MgBxOy或Al2O3，其厚度为0.5nm～3nm。
进一步地,记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又有所不同，面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta、W、Mo)/CoFeB，其优选厚度为0.8nm～2nm。
硬掩模203的膜层厚度为20nm～100nm，选择Ta、TaN、TaN/Ta、Ti、TiN、TiN/Ti、W、WN、或WN/W等以期在卤素电浆中获得更好刻轮廓。
牺牲掩模204的厚度为20nm～100nm，可以选择SiO2、SiON、SiN、SiCN、SiC或它们的任意组合。
步骤2、如图2所示，图形化定义磁性隧道结202图案，并对硬掩模203和牺牲掩模204进行选择性横向缩微，更进一步地，此步骤可以分为如下几个步骤：
步骤2.1、图形化定义磁性隧道结202图案，并转移图案到磁性隧道结202的顶部，如图2(a)所示；在此过程中，采用三层掩模(Tri-Layer)或一层掩模，一次光刻一次刻蚀(LE,lithography-etching)或者两次光刻两次刻蚀(LELE,lithography-etching-lithography-etching)完成对磁性隧道结202的定义和硬掩模203膜层的反应离子(RIE)刻蚀。
步骤2.2、选择性的对硬掩模203和牺牲掩模204的横向缩微，如图2(b)所示；在此过程中，采用低偏压或者零偏压的RIE工艺，选用气体一般为Cl2，并可以添加少量的CF4、SF6、NF3、CHF3、CH2F2、BCl3、He、HBr或Ar等，以调整硬掩模203和牺牲掩模204的关键尺寸(Critical Dimension,CD)，以使得硬掩模的CD要比牺牲掩模204的CD小。
在以上步骤之后，采用RIE工艺和/或湿法清洗工艺除去残留的聚合物和极少量氯元素。
步骤3、如图3所示，对磁性隧道结202进行刻蚀，使刻蚀停止在底电极201之上并维持少量过刻蚀。
其中，刻蚀工艺可以采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE,Ion Beam Etching)。IBE主要采用He,Ne,Ar，Kr或者Xe等作为离子源；RIE主要采用HCN、(CN)2、CH3CN、CH3OH/NH3、CH4/NH3、CH3CH2OH/NH3、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体；并采用发射光谱仪(OES,Optical EmissionSpectroscopy)或者二次离子质谱仪(SIMS,Second Ion Mass Spectroscopy)来判断刻蚀终点信号。
步骤4、如图4所示，选择性在底电极201刻蚀前端和牺牲掩模204顶部沉积一层绝缘层206，并同时保证在磁性隧道结202和硬掩模203侧壁仅有少量的绝缘层覆盖。
其中，绝缘层206可以选择SiO2、SiON、SiN、SiCN或SiC等材料，其实现方法可以采用PVD，化学气相沉积(Chemical Vapor Deposition,CVD)，原子层沉积(Atomic LayerDeposition,ALD)或离子束沉积(Ion Beam Deposition，IBD)等方式实现。
步骤5、对磁性隧道结202侧壁进行修剪以除去侧壁损伤/沉积层205，如图5所示；其中，可以采用离子束刻蚀(IBE)或气体团簇离子束(Gas Cluster Ion Beam，GCIB)对侧壁进行修剪，选用气体为He、Ne、Ar、Kr或Xe等，并可少量的添加O2和/或N2等。
如果采用IBE工艺，控制IBE的加速电压为0～200V，并可选择性地不停调整入射角和晶圆控制台的速度，以使得侧壁所有的覆盖/损伤层都被清除掉。
如果采用GCIB工艺，控制GCIB的加速电压从3KeV到60KeV不等，辐照剂量(irradiation dose)从5x1013到5x1018ions/cm2不等。作为优选，通常选用GCIB垂直入射，或者选用小角度的辐照角度(irradiation angle：θ)，比如：5度，10度或15度等。
在本步骤中需要严格控制工艺参数，以使得侧壁导电/损伤层完全被清除掉，而底电极201刻蚀前端还保留着部分绝缘层。
在本步骤中由于在侧壁修剪的工艺中，底电极201刻蚀前端都覆盖了较厚的绝缘层206，而侧壁仅有少量的绝缘层，这将大大的增加侧壁清除效率。
步骤6、底电极刻蚀自对准掩模207沉积，如图6所示；其中，底电极刻蚀自对准掩模207一般为SiN、SiON、SiCN、SiC、MN或MON等，其中M为Mg、Al、Zr、Ga、In、Sn、Sb、B或Zn等，其实现方法可以是CVD、ALD或IBD等，同时该自对准掩模也可以作为磁性隧道结侧壁的保护层。
步骤7、刻蚀底电极201，如图7所示；其中，底电极201刻蚀可以采用IBE或者RIE工艺等方式来实现。
步骤8、绝缘覆盖层208沉积，电介质209填充，并磨平电介质直到到硬掩模203顶部，如图8所示。
综上，本发明提供的一种制作超小型磁性随机存储器阵列的方法，在刻蚀磁性隧道结和底电极的时候采用两次刻蚀工艺，即：先对磁性隧道结进行刻蚀，紧接着，沉积一层自对准掩模，然后以自对准掩模为硬掩模对底电极进行刻蚀。采用这种最少一次光刻两次刻蚀工艺，相对于一次刻蚀，有效的降低了阴影效应(Shadow Effect)，同时，在对磁性隧道结侧壁进行清理的时候，有效的降低了刻蚀前端带来的再次沉积，这将有利于磁性隧道结单元的进一步缩微化，避免了两次或多次光刻带来的OVERLAY误差，非常有利于制作超小型磁性隧道结单元。
同时，由于采用了两步刻蚀工艺，那么在对磁性隧道结侧壁进行修剪的时候，对没有刻蚀的底电极刻蚀前端和侧壁进行选择性保护尤为重要，本发明提供的一种制作超小型磁性隧道结阵列的方法，由于在硬掩模刻蚀之后，增加了一道横向修剪工艺，使得硬掩模和后面的磁性隧道结单元的关键尺寸(Critical Dimension,CD)要比前面的牺牲掩模要小。这样就可以在磁性隧道结刻蚀之后，在底电极刻蚀前端和牺牲掩模顶端沉积一层较厚的绝缘保护层，在磁性隧道结和硬掩模侧壁沉积一层超薄绝缘层。这将会大大提升侧壁覆盖/损伤层的修剪效率。非常有利于磁性随机存储器磁学，电学性能的提升，和良率的改善。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种制作超小型磁性随机存储器阵列的方法，其特征在于，包括：
步骤1、提供表面抛光的带金属通孔的CMOS基底，在所述基底上沉积底电极、多层膜结构的磁性隧道结、硬掩模的膜层和牺牲掩模的膜层；
步骤2、图形化定义磁性隧道结图案，并对硬掩模和牺牲掩模进行选择性横向缩微；
步骤3、对磁性隧道结进行刻蚀，使刻蚀停止在底电极之上并维持过刻蚀；
步骤4、在底电极刻蚀前端和牺牲掩模顶部以及磁性隧道结和硬掩模侧壁沉积绝缘层，并使底电极刻蚀前端和牺牲掩模顶部绝缘层厚度大于磁性隧道结和硬掩模侧壁绝缘层厚度；
步骤5、对磁性隧道结侧壁进行修剪以除去侧壁损伤/沉积层；
步骤6、沉积一层底电极刻蚀所用的自对准掩模；
步骤7、基于自对准掩模对底电极进行刻蚀；
步骤8、覆盖绝缘覆盖层，填充电介质，并磨平电介质直至硬掩模顶部。
2.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，所述底电极的厚度为5nm-80nm，其组成材料为Ti、TiN、Ta、TaN、W、WN或它们的任意组合；所述磁性隧道结为底部钉扎或顶部钉扎结构，磁性隧道结的多层膜厚度为8nm-40nm。
3.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，所述硬掩模的膜层厚度为20nm-100nm，其组成材料为Ta、TaN、TaN/Ta、Ti、TiN、TiN/Ti、W、WN或WN/W；所述牺牲掩模的厚度为20nm～100nm，其组成材料为SiO2、SiON、SiN、SiCN、SiC或它们的任意组合。
4.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，所述步骤2包括如下细分步骤：
步骤2.1、图形化定义磁性隧道结图案，并转移图案到磁性隧道结的顶部；
步骤2.2、选择性的对硬掩模和牺牲掩模进行横向缩微。
5.如权利要求5所述的制作超小型磁性随机存储器阵列的方法，其特征在于，步骤2.2中，所述选择性的对硬掩模和牺牲掩模进行横向微缩采用底偏压或者零偏压的反应离子刻蚀工艺，主要刻蚀气体为Cl2，并添加CF4、SF6、NF3、CHF3、CH2F2、BCl3、HBr或Ar中的一种或几种作为辅助刻蚀气体。
6.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，步骤3中刻蚀采用反应离子刻蚀和/或离子束刻蚀；反应离子刻蚀采用HCN、(CN)2、CH3CN、CH3OH/NH3、CH4/NH3、CH3CH2OH/NH3、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；离子束刻蚀采用He,Ne、Ar、Kr或者Xe作为离子源；并采用发射光谱仪或者二次离子质谱仪来判断刻蚀终点信号。
7.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，步骤4中沉积绝缘层所选择材料为SiO2、SiON、SiN、SiCN或SiC材料，其实现方法为物理气相沉积，化学气相沉积，原子层沉积或离子束沉积。
8.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，步骤5中修剪采用离子束刻蚀或气体团簇离子束工艺，选用气体为He、Ne、Ar、Kr或Xe。
9.如权利要求8所述的制作超小型磁性随机存储器阵列的方法，其特征在于，如采用离子束刻蚀工艺，控制加速电压为0～200V，并不停调整入射角和晶圆控制台的速度，用于将侧壁所有的覆盖/损伤层清除掉；如采用气体团簇离子束工艺，控制加速电压为3KeV到60KeV；辐照剂量为5x1013到5x1018ions/cm2；入射方向与垂直平面的夹角≤15°。
10.如权利要求1所述的制作超小型磁性随机存储器阵列的方法，其特征在于，步骤6中底电极刻蚀用的自对准掩模，其材料为SiN、SiON、SiCN、SiC、MN或MON，其中M为Mg、Al、Zr、Ga、In、Sn、Sb、B或Zn，其实现方法为CVD、ALD或IBD；步骤7中底电极刻蚀采用IBE或者RIE工艺。
CN201910079448.XA 2019-01-28 2019-01-28 一种制作超小型磁性随机存储器阵列的方法 Active CN111490151B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910079448.XA CN111490151B (zh) 2019-01-28 2019-01-28 一种制作超小型磁性随机存储器阵列的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910079448.XA CN111490151B (zh) 2019-01-28 2019-01-28 一种制作超小型磁性随机存储器阵列的方法

Publications (2)

Publication Number Publication Date
CN111490151A true CN111490151A (zh) 2020-08-04
CN111490151B CN111490151B (zh) 2023-06-02

Family

ID=71811488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910079448.XA Active CN111490151B (zh) 2019-01-28 2019-01-28 一种制作超小型磁性随机存储器阵列的方法

Country Status (1)

Country Link
CN (1) CN111490151B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023142420A1 (zh) * 2022-01-28 2023-08-03 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6721141B1 (en) * 1998-07-10 2004-04-13 Interuniversitair Microelektronica Centrum (Imecvzw) Spin-valve structure and method for making spin-valve structures
US20070215911A1 (en) * 2006-03-17 2007-09-20 Magic Technologies, Inc. Magnetic tunnel junction patterning using Ta/TaN as hard mask
US20070257300A1 (en) * 2006-05-05 2007-11-08 Macronix International Co., Ltd. Structures and Methods of a Bistable Resistive Random Access Memory
US20080088980A1 (en) * 2006-10-13 2008-04-17 Eiji Kitagawa Magnetoresistive element and magnetic memory
CN102938445A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种磁阻存储器的环状存储单元的制作方法
US20140299951A1 (en) * 2013-04-07 2014-10-09 T3Memory, Inc. Novel hybrid method of patterning mtj stack
US20160293837A1 (en) * 2015-04-01 2016-10-06 Shanghai CiYu Information Technologies Co., LTD Multilayer hard mask patterning for fabricating integrated circuits
CN107623014A (zh) * 2016-07-14 2018-01-23 上海磁宇信息科技有限公司 一种磁性随机存储器的制备方法
US20180033957A1 (en) * 2016-07-26 2018-02-01 Shanghai CiYu Information Technologies Co., LTD Method to make magnetic ramdom accesss memroy array with small footprint
CN107785483A (zh) * 2016-08-25 2018-03-09 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN108232007A (zh) * 2016-12-21 2018-06-29 上海磁宇信息科技有限公司 一种气体团簇离子束修剪被刻蚀后的磁性隧道结的方法
CN108232005A (zh) * 2016-12-09 2018-06-29 上海磁宇信息科技有限公司 一种横向修剪缩微磁性隧道结图案的方法
CN108231580A (zh) * 2016-12-21 2018-06-29 上海磁宇信息科技有限公司 一种清除磁性隧道结硬掩模刻蚀之后形成的聚合物的方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6721141B1 (en) * 1998-07-10 2004-04-13 Interuniversitair Microelektronica Centrum (Imecvzw) Spin-valve structure and method for making spin-valve structures
US20070215911A1 (en) * 2006-03-17 2007-09-20 Magic Technologies, Inc. Magnetic tunnel junction patterning using Ta/TaN as hard mask
US20070257300A1 (en) * 2006-05-05 2007-11-08 Macronix International Co., Ltd. Structures and Methods of a Bistable Resistive Random Access Memory
US20080088980A1 (en) * 2006-10-13 2008-04-17 Eiji Kitagawa Magnetoresistive element and magnetic memory
CN102938445A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种磁阻存储器的环状存储单元的制作方法
US20140299951A1 (en) * 2013-04-07 2014-10-09 T3Memory, Inc. Novel hybrid method of patterning mtj stack
US20160293837A1 (en) * 2015-04-01 2016-10-06 Shanghai CiYu Information Technologies Co., LTD Multilayer hard mask patterning for fabricating integrated circuits
CN107623014A (zh) * 2016-07-14 2018-01-23 上海磁宇信息科技有限公司 一种磁性随机存储器的制备方法
US20180033957A1 (en) * 2016-07-26 2018-02-01 Shanghai CiYu Information Technologies Co., LTD Method to make magnetic ramdom accesss memroy array with small footprint
CN107785483A (zh) * 2016-08-25 2018-03-09 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN108232005A (zh) * 2016-12-09 2018-06-29 上海磁宇信息科技有限公司 一种横向修剪缩微磁性隧道结图案的方法
CN108232007A (zh) * 2016-12-21 2018-06-29 上海磁宇信息科技有限公司 一种气体团簇离子束修剪被刻蚀后的磁性隧道结的方法
CN108231580A (zh) * 2016-12-21 2018-06-29 上海磁宇信息科技有限公司 一种清除磁性隧道结硬掩模刻蚀之后形成的聚合物的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023142420A1 (zh) * 2022-01-28 2023-08-03 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Also Published As

Publication number Publication date
CN111490151B (zh) 2023-06-02

Similar Documents

Publication Publication Date Title
US10069064B1 (en) Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
US20180033957A1 (en) Method to make magnetic ramdom accesss memroy array with small footprint
KR101870873B1 (ko) 반도체 소자의 제조방법
CN108232009B (zh) 一种制作磁性随机存储器的方法
CN108242502B (zh) 一种制备磁性隧道结的方法
CN107623069B (zh) 一种刻蚀磁性隧道结及其底电极的方法
US11217744B2 (en) Magnetic memory device with multiple sidewall spacers covering sidewall of MTJ element and method for manufacturing the same
CN109994602B (zh) 一种制备磁性随机存储器存储单元与逻辑单元的方法
CN108232008B (zh) 一种磁性随机存储器底电极接触及其制备方法
CN109713006B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
US11283009B2 (en) Method for manufacturing memory device having protection spacer
US11545617B2 (en) Method of fabricating magnetic memory device
CN111566831A (zh) 用于高性能磁性随机存取存储器装置的自由层氧化与间隔物辅助磁性穿隧结蚀刻
CN109713121B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
CN111613719B (zh) 一种制作磁性随机存储器单元阵列的方法
CN108075037B (zh) 一种制备磁性隧道结的方法
CN109545744B (zh) 一种磁性随机存储器单元阵列及周边电路连线的制造方法
CN111613572A (zh) 一种磁性随机存储器存储单元及其外围电路的制备方法
KR102589614B1 (ko) Ru 및 다이아몬드 형 탄소 하드 마스크를 사용하는 자기 메모리 소자 제조 방법
US20230389437A1 (en) Semiconductor memory device and method of forming the same
CN111490151B (zh) 一种制作超小型磁性随机存储器阵列的方法
CN109994600B (zh) 一种磁性随机存储器的制作方法
CN111490152B (zh) 一种制作超小型磁性随机存储器阵列的方法
CN111613571B (zh) 一种制作磁性随机存储器单元阵列的方法
CN111668368B (zh) 一种假磁性隧道结单元结构制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant