CN111613571B - 一种制作磁性随机存储器单元阵列的方法 - Google Patents
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Abstract
本发明公开了一种制作磁性随机存储器单元阵列的方法，通过一种在底电极通孔和金属连线或金属通孔之间制作一层非Cu底电极通孔接触来解决随着MRAM尺寸不断缩小，底电极通孔和金属连线或金属通孔的接触电阻不断恶化的而出现的一些列问题。由于底电极通孔接触由TaN、Ta、Ti,TiN、Co、W、Al、WN、Ru等金属构成，在制作底电极通孔的时候，有了足够的过刻蚀空间，不会在BEVC和BEV之间留下导电性能不好的残留物；同时，由于BEVC并不会随着MTJ的临界尺寸变小，而显著变小；故而，随着MTJ尺寸的缩小，MTJ底电极和金属连线之间的回路并不会出现问题，非常有利MRAM的磁性存储单元阵列的缩微化。
Description
技术领域
本发明涉及磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域，具体来说，本发明涉及一种制作磁性随机存储器单元阵列的方法。
背景技术
近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制作方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制作一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
发明内容
在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(Vx(x≥1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜Cu。然而，由于MTJ结构单元的尺寸要比Vx(x≥1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIAx(x≥1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜Vx(x≥1)到其外面的低介电常数(low-k)电介质的扩散通道，Cu原子将会扩散到低介电常数(low-k)电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，Time Dependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。
另外，在对磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(IonBombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的低介电常数(low-k)材料的表面，从而对整个MRAM器件造成污染。
为了解决Cu带来的一些问题，通常可以在Mx或Vx(x≥1)和底电极之间制作比磁性隧道结及其底电极关键尺寸(Critical Dimension,CD)小的底电极通孔(BottomElectrode Via)通孔。但是，由于金属Cu的存在，在制作底电极通孔(BEV)的时候，由于担心Cu在刻蚀过程中由于溅射造成的污染，并不会进行大量过刻蚀，这那么势必会在底电极通孔(BEV)和金属连线Mx(x≥1)或金属通孔Vx(x≥1)之间留下一些残留物。
随着磁性隧道结及其底电极的关键尺寸(CD)做的越来越小，那么要求底电极通孔(BEV)的关键尺寸(CD)也要做的越来越下。在这种趋势下，底电通孔和金属连线Mx(x≥1)或金属通孔Vx(x≥1)的接触电阻也会变得越来越大，对于过刻蚀并不十分充分底电极通孔(BEV)，这种现象尤为严重，这非常不利整个回路器件良率的提升和器件的缩微化。
具体的，一种制作磁性随机存储器单元阵列的方法，包括：
在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，所述BEVC的材料为TaN、Ta、Ti,、TiN、Co、W、Al、WN、Ru或者他们的组合；在底电极通孔接触BEVC之上制作底电极通孔BEV；
沉积底电极金属层、磁性隧道结多层膜和顶电极膜层；
图形化定义磁性隧道结图案，对顶电极、磁性隧道结及其底电极进行刻蚀，并对刻蚀之后的磁性隧道结进行电介质填充。
进一步的，所述在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，包括：
在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上，沉积一层底电极通孔接触BEVC金属层；金属层的总厚度为5nm～40nm。
图形化定义底电极通孔接触BEVC图案；
刻蚀制备底电极通孔接触BEVC；
填充电介质并其进行磨平。
进一步地，金属层的材料是TaN，Ta，Ti,Al，TiN，W，WN，Ru或者他们的组合，其形成方法为化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)或离子束沉积(IBD)。
进一步地，金属层刻蚀工艺采用反应离子刻蚀(RIE)工艺来实现，其刻蚀气体选自Cl2，HBr，BCl3，CF4，CH3F,CH2F2，CHF3，He，O2，N2或Ar。
进一步地，电介质为SiO2,SiN，SiON,SiC或SiCN。
进一步的，所述在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，包括：
在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上，沉积一层电介质；电介质的总厚度为5nm～40nm；
图形化定义底电极通孔接触BEVC图案；
刻蚀制备底电极通孔接触BEVC；
填充底电极通孔接触BEVC金属，并对其磨平。
进一步地，电介质材料为是SiO2,SiN，SiON,SiC或SiCN，其形成方法为CVD。
进一步地，刻蚀工艺采用反应离子刻蚀(RIE)工艺实现，其刻蚀气体选自C4F8，C3F6，CF4，CH3F,CH2F2，CHF3，He，CO,CO2，O2，N2或Ar。
进一步地，底电极接触金属为TaN，Ta，Ti,TiN，Co,W，Al，WN，Ru或者他们的组合。
进一步的，刻蚀制备底电极通孔接触后，还包括：采用干法或/和湿法工艺去掉残留的有机物和副产物。
进一步的，所述底电极通孔(BEV)填充材料为W或Cu。
进一步的，所述在底电极通孔接触BEVC之上制作底电极通孔BEV，包括：
在表面抛光的带底电极通孔接触BEVC的基底上沉积底电极通孔BEV电介质；
图形化定义底电极通孔BEV图案；
刻蚀形成底电极通孔BEV；
填充金属到底电极通孔BEV里面，并采用化学机械抛光CMP磨平，形成底电极通孔填充。
进一步的，在表面抛光的带底电极通孔接触BEVC的基底上沉积底电极通孔BEV电介质之前，还包括：
沉积底电极通孔BEV刻蚀终止信息判断层，材料可以为SiN,SiC，或SiCN等，其厚度为0nm～40nm。
进一步的，所述底电极金属层的厚度为5nm～80nm；磁性隧道结多层膜的总厚度为5nm～40nm；顶电极的厚度为20nm～100nm。
进一步的，磁性隧道结多层膜是由参考层，势垒层和记忆层的依次向上叠加的结构；或者，磁性隧道结多层膜由是由记忆层，势垒层和参考层的依次向上叠加的结构。
进一步的，参考层具有磁极化不变性；势垒层为非磁性金属氧化物。
本发明的一种制作磁性随机存储器单元阵列的方法，提供了一种制作超小尺寸磁性存储器单元阵列的制作方法，通过一种在底电极通孔(BEV)和金属连线Mx(x≥1)或金属通孔Vx(x≥1)之间制作一层非Cu底电极通孔接触(Bottom Electrode VIA Contact,BEVC)来解决随着MRAM尺寸不断缩小，底电极通孔和金属连线Mx(x≥1)或金属通孔Vx(x≥1)的接触电阻不断恶化的而出现的一些列问题。
更具体地，由于底电极通孔接触(BEVC)由非Cu金属构成，那么在制作底电极通孔(BEV)的时候，就有了足够的过刻蚀空间，不会在BEVC和BEV之间留下导电性能不好的残留物；同时，由于底电极通孔接触(BEVC)并不会随着MTJ的临界尺寸变小，而显著变小；故而，随着MTJ尺寸的缩小，MTJ底电极和金属连线Mx(x≥1)或金属通孔Vx(x≥1)之间的回路并不会出现问题。这种大关键尺寸(CD)底电极通孔接触(BEVC)/小关键尺寸(CD)底电极通孔(BEV)的双层结构非常有利MRAM的磁性存储单元阵列的缩微化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1是根据本发明实施例的一种制作磁性存储器单元阵列的方法，带金属连线Mx(x≥1)或Vx(x≥1)的CMOS基底的示意图。
图2(a)至图2(d)是本发明的实施例一中，制备底电极通孔接触(BEVC)的各步骤示意图。
图3(a)至图3(d)是本发明的实施例二中，制备底电极通孔接触(BEVC)的各步骤示意图。
图4(a)至图4(d)是根据本发明一种制备磁性存储器单元阵列的方法，制作底电极通孔(BEV)之后示意图。
图5(a)至图5(d)是根据本的一种制备磁性存储器单元阵列的方法，沉积底电极，磁性隧道结多层膜和顶电极膜层之后的示意图。
图6(a)至图6(d)是根据的一种制备磁性存储器单元阵列的方法，顶电极，磁性隧道结和底电极刻蚀，并对其电介质填充磨平之后的示意图。
附图标记说明：100-表面抛光的带金属连线Mx(x≥1)或金属通孔Vx(x≥1)的CMOS基底，110-金属连线(Mx(x≥1)或金属通孔Vx(x≥1)，120-金属连线(Mx(x≥1)或金属通孔Vx(x≥1)层间电介质，210-实施例一中底电通孔接触(BEVC)金属层，2101-第一底电极通孔接触(BEVC)掩模，220-实施例一中底电极通孔接触(BEVC)层间电介质，230-实施例二中底电极通孔接触(BEVC)层间电介质，2301-第二底电极通孔接触(BEVC)掩模，240-实施例二中底电极通孔接触(BEVC)金属填充，310-底电极通孔(BEV)刻蚀终止信号判断层，320-底电极通孔(BEV)层间电介质，330-底电极通孔(BEV),410-底电极(BE)，420-磁性隧道结(MTJ)多层膜，430-顶电极(TE),510-磁性隧道结侧壁覆盖层和520-磁性隧道结电介质填充。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明的一种制作磁性随机存储器单元阵列的方法，提供了一种制作超小尺寸磁性存储器单元阵列的方法，通过一种在底电极通孔(BEV)和金属连线Mx(x≥1)或金属通孔Vx(x≥1)之间制作一层非Cu底电极通孔接触(Bottom Electrode VIA Contact,BEVC)来解决随着MRAM尺寸不断缩小，底电极通孔和金属连线Mx(x≥1)或金属通孔Vx(x≥1)的接触电阻不断恶化的而出现的一些列问题。
更具体地，由于底电极通孔接触(BEVC)由非Cu金属构成，那么在制作底电极通孔(BEV)的时候，就有了足够的过刻蚀空间，不会在BEVC和BEV之间留下导电性能不好的残留物；同时，由于底电极通孔接触(BEVC)并不会随着MTJ的关键尺寸变小，而显著变小；故而，随着MTJ尺寸的缩小，MTJ底电极和金属连线Mx(x≥1)或金属通孔Vx(x≥1)之间的回路并不会出现问题。这种大关键尺寸(CD)底电极通孔接触(BEVC)/小关键尺寸(CD)底电极通孔(BEV)的双层结构非常有利MRAM的磁性存储单元阵列的缩微化。
本发明包括但不只限于制作磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制作得到的产品或装置与以下优选工艺顺序或流程制作得到的相同或相似方法，其具体步骤如下：
步骤一：提供表面抛光的带金属连线Mx(x≥1)或金属通孔Vx(x≥1)的CMOS基底100，并在其上制作带底电极通孔接触(BEVC,Bottom Electrode Via Contact)，其材料可以是TaN，Ta，Ti,TiN，Co,W，Al，WN，Ru或者他们的组合等。其形成步骤可以具体为：
如图2所示：
图2(a)为实施例一中沉积底电极通孔接触金属层之后的示意图。
1.1.1：在表面抛光的带金属连线Mx(x≥1)或金属通孔Vx(x≥1)的CMOS基底100之上，沉积一层底电极通孔接触(BEVC)金属层210。其总厚度为5nm～40nm，其材料选择自TaN，Ta，Ti,Al，TiN，W，WN，Ru或者他们的组合等，其形成方法可以采用化学气相沉积(ChemicalVapor Deposition，CVD)，物理气相沉积(Physical Vapor Deposition，PVD)，原子层沉积(Atomic Layer Deposition,ALD)或离子束沉积(Ion Beam Deposition，IBD)等方式实现。
图2(b)为实施例一中图形化定义底电极通孔接触图案之后的示意图。
1.1.2：图形化定义底电极通孔接触(BEVC)210图案。在此过程中，可以采用一层光刻胶(Photo Resist，PR)或者光刻胶(PR)/抗反射层(ARC，Anti-reflective Coating)/含碳层的三层结构完成对底电极通孔接触(BEVC)210的定义。
图2(c)为实施例一中刻蚀制作底电极通孔接触之后的示意图。
1.1.3：刻蚀制作底电极通孔接触(BEVC)210。刻蚀工艺一般采用反应离子刻蚀(Reactive Ion Etching，RIE)工艺来实现，其刻蚀气体选自Cl2，HBr，BCl3，CF4，CH3F,CH2F2，CHF3，He，O2，N2或Ar等。刻蚀完成后，一般采用干法或/和湿法工艺去掉残留的有机物和副产物。
图2(d)为实施例一中填充电介质之后的示意图。
1.1.4：填充电介质220并选用平坦化工艺对其进行磨平。其中，电介质220一般选自SiO2,SiN，SiON,SiC或SiCN等。
步骤二：在底电极通孔接触(BEVC)之上制作底电极通孔(BEV)330。
图4(a)为实施例一中，根据本发明实施例的一种制作磁性存储器单元阵列的方法，在底电极通孔接触之上制作底电极通孔之后的示意图；
图4(c)为实施例一中的一个较佳案例，根据本发明实施例的一种制作磁性存储器单元阵列的方法，在底电极通孔接触之上制作底电极通孔之后的示意图；
其中，底电极通孔(BEV)填充材料优选W或Cu等。
更进一步地，可以分为如下的形成步骤：
2.1:在表面抛光的带底电极通孔接触(BEVC)的基底上沉积底电极通孔(BEV)电介质320。
其中，底电极通孔电介质320的厚度为60nm～150nm，形成材料可以为SiO2,SiON或低介电常数(low-k)等；
其中，低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7,综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
更进一步地，可以选择性地在沉积底电极通孔电介质之前沉积底电极通孔(BEV)刻蚀终止信息判断层310，如图4(c)所示，310的材料可以是SiN,SiC，或SiCN等。
2.2:图形化定义底电极通孔(BEV)330图案。
2.3：刻蚀形成底电极通孔(BEV)330。在刻蚀之后，一般采用干法工艺和/或湿法清洗工艺除去残留的聚合物；
2.4:填充金属到底电极通孔(BEV)330里面，并采用化学机械抛光(CMP,ChemicalMechanical Planarization)磨平，形成底电极通孔填充。
通常选用在底电极通孔(BEV)330金属沉积之前，对底电极通孔(BEV)底部进行原位等离子刻蚀预处理，并维持足够多的过刻蚀，以除去底电极通孔接触(BEVC)之上的残留物。
所选金属一般为W或者Cu等，通常在填充之前，都会事先沉积一层Ti/TiN或Ta/TaN防止扩散层。
步骤三：沉积底电极(BE,Bottom Electrode)金属层410,磁性隧道结多层膜420和顶电极膜层430。
图5(a)为实施例一中，根据本发明实施例的一种制作磁性存储器单元阵列的方法，沉积底电极，磁性隧道结多层膜和顶电极膜层之后的示意图；
图5(c)为实施例一中的一个较佳案例，根据本发明实施例的一种制作磁性存储器单元阵列的方法，沉积底电极，磁性隧道结多层膜和顶电极膜层之后的示意图；
其中，底电极金属(BE)410可以是Ta,TaN,Ru，Ti,TiN,W，WN或者他们的任意组合等；其厚度为5nm～80nm，可以采用化学气相沉积(CVD,Chemical Vapor Deposition),物理气相沉积(PVD,Physical Vapor Deposition),原子层沉积(ALD,Atomic LayerDeposition)或离子束沉积(IBD,Ion Beam Deposition)等方式实现；作为优选，可以在底电极300沉积之后对其进行平坦化处理，以获得在磁性隧道结多层膜沉积之前最佳的表面平坦度。
磁性隧道结(MTJ)多层膜420的总厚度为5nm～40nm，可以是由参考层，势垒层和记忆层的依次向上叠加的底部钉扎(Bottom Pinned)结构或者是由记忆层，势垒层和参考层的依次向上叠加的顶部钉扎(Top Pinned)结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层缓冲/种子层,例如Ta/Pt，Ta/Ru，Ta/Ru/Pt，CoFeB/Ta/Pt，Ta/CoFeB/Pt，CoFeB/Ru/Pt或CoFeB/Ta/Ru/Pt等,优选参考层总厚度为3～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO，MgAlxOy或Al2O3等，其厚度为0.5nm～3nm。
进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
顶电极(Top Electrode，TE)430的厚度为20nm～100nm，选择Ta，TaN，Ti，TiN,W,W或他们的任意组合等以期在卤素电浆中获得更好刻轮廓。
步骤四：图形化定义磁性隧道结图案，对顶电极，磁性隧道结及其底电极进行刻蚀，并对刻蚀之后的磁性隧道结进行电介质填充，如图6所示。
其中，采用RIE工艺对顶电极430进行刻蚀。其中，顶电极刻蚀的气体主要是Cl2或CF4等。刻蚀之后采用RIE和/或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。
采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE,IonBeam Etching)的方法完成对磁性隧道结420及其底电极410的刻蚀；
其中，IBE主要采用Ne，Ar，Kr或者Xe等作为离子源；RIE主要采用CH3OH,CH4/Ar，C2H5OH,CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。
更进一步地，般采用IBE工艺对刻蚀之后顶电极/磁性隧道结/底电极侧壁进行修剪以去除侧壁损伤/沉积层，其气体为Ne，Ar，Kr或者Xe等，严格控制工艺参数，如：离子入射角度，功率，气体种类和温度等参数，以使得所有的侧壁损伤/覆盖层都能被有效的去除掉。
图6(a)为实施例一中，根据本发明实施例的一种制作磁性存储器单元阵列的方法，顶电极，磁性隧道结和底电极刻蚀，并对其电介质填充磨平之后的示意图。
图6(c)为实施例一中的较佳案例，根据本发明实施例的一种制作磁性存储器单元阵列的方法，顶电极，磁性隧道结和底电极刻蚀，并对其电介质填充磨平之后的示意图。
侧壁覆盖层510材料为SiC，SiN或者SiCN等；磁性隧道结电介质520可以为SiO2或低介电常数(low-k)电介质等。
实施例二
实施例二与实施例的主要区别在于提供了另一种步骤一的方案，其余部分与实施例一相同。
步骤一：提供表面抛光的带金属连线Mx(x≥1)或金属通孔Vx(x≥1)的CMOS基底100，并在其上制作带底电极通孔接触(BEVC,Bottom Electrode Via Contact)，其材料可以是TaN，Ta，Ti,TiN，Co,W，Al，WN，Ru或者他们的组合等。
图3(a)是本发明的实施例二中，步骤1.2.1的示意图；
图3(b)是本发明的实施例二中，步骤1.2.2的示意图；
图3(c)是本发明的实施例二中，步骤1.2.3的示意图；
图3(d)是本发明的实施例二中，步骤1.2.4的示意图。
其形成步骤可以具体为：
1.2.1：在表面抛光的带金属连线Mx(x≥1)或金属通孔Vx(x≥1)的CMOS基底100之上，沉积一层电介质230。电介质230的总厚度为5nm～40nm，其形成材料是SiO2,SiN，SiON,SiC或SiCN等，其形成方法一般为CVD。
1.2.2：图形化定义底电极通孔接触(BEVC)240图案。在此过程中，可以采用一层光刻胶(Photo Resist，PR)或者光刻胶(PR)/抗反射层(ARC，Anti-reflective Coating)/含碳层的三层结构完成对底电极通孔接触(BEVC)240的定义。
1.2.3：刻蚀制作底电极通孔接触(BEVC)240。刻蚀工艺一般采用反应离子刻蚀(Reactive Ion Etching，RIE)工艺实现，其刻蚀气体选自C4F8，C3F6，CF4，CH3F,CH2F2，CHF3，He，CO,CO2，O2，N2或Ar等。刻蚀完成后，一般采用干法或/和湿法工艺去掉残留的有机物和副产物。
1.2.4：填充底电极通孔接触(BEVC)240金属，并对其磨平。其形成材料可以是TaN，Ta，Ti,TiN，Co,W，Al，WN，Ru或者他们的组合，。并可以通过PVD,ALD,CVD或IBD等方式实现。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种制作磁性随机存储器单元阵列的方法，其特征在于，包括：在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，所述BEVC的材料为TaN、Ta、Ti、TiN、Co、W、Al、WN、Ru或者其组合；在底电极通孔接触BEVC之上制作底电极通孔BEV；沉积底电极金属层、磁性隧道结多层膜和顶电极膜层；图形化定义磁性隧道结图案，对顶电极、磁性隧道结及其底电极进行刻蚀，并对刻蚀之后的磁性隧道结进行电介质填充；所述底电极通孔BEV的关键尺寸小于磁性隧道结及其底电极的关键尺寸；所述底电极通孔接触BEVC的关键尺寸大于所述底电极通孔BEV的关键尺寸，且所述底电极通孔接触BEVC的关键尺寸不会随着所述磁性隧道结的临界尺寸变小而显著变小，以使所述底电极通孔BEV和金属连线Mx或金属通孔Vx之间回路的接触电阻不会随着所述磁性隧道结的临界尺寸变小而变得越来越大。
2. 根据权利要求1所述的方法，其特征在于，所述在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，包括：在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上，沉积一层底电极通孔接触BEVC金属层；金属层的总厚度为5nm~40nm；图形化定义底电极通孔接触BEVC图案；刻蚀制备底电极通孔接触BEVC； 填充电介质并其进行磨平。
3.根据权利要求1所述的方法，其特征在于，所述在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上制作底电极通孔接触BEVC，包括：在表面抛光的带金属连线Mx或金属通孔Vx的CMOS基底之上，沉积一层电介质；电介质的总厚度为5nm~40nm；图形化定义底电极通孔接触BEVC图案；刻蚀制备底电极通孔接触BEVC；填充底电极通孔接触BEVC金属，并对其磨平。
4. 根据权利要求2所述的方法，其特征在于，所述底电极通孔接触BEVC金属层的形成方法为化学气相沉积（CVD），物理气相沉积（PVD），原子层沉积(ALD)或离子束沉积（IBD）；所述刻蚀工艺采用反应离子刻蚀（RIE）工艺来实现，其刻蚀气体选自Cl2，HBr，BCl3，CF4，CH3F, CH2F2，CHF3，He，O2，N2或Ar；所述电介质为SiO2, SiN，SiON, SiC或SiCN。
5. 根据权利要求3所述的方法，其特征在于，所述电介质材料为SiO2, SiN, SiC,SiON或SiCN，其形成方法为CVD；所述刻蚀工艺采用反应离子刻蚀（RIE）工艺实现，其刻蚀气体选自C4F8，C3F6，CF4，CH3F, CH2F2，CHF3，He，CO, CO2，O2，N2或Ar。
6.根据权利要求2或3所述的方法，其特征在于，刻蚀制备底电极通孔接触后，还包括：采用干法或/和湿法工艺去掉残留的有机物和副产物。
7. 根据权利要求1所述的方法，其特征在于，所述在底电极通孔接触BEVC之上制作底电极通孔BEV，包括：在表面抛光的带底电极通孔接触BEVC的基底上沉积底电极通孔BEV电介质, 材料为SiO2, SiN, SiC, SiCN, SiON的单层或它们中两种材料的双层结构，其厚度为10nm~100nm；图形化定义底电极通孔BEV图案；刻蚀形成底电极通孔BEV； 填充金属到底电极通孔BEV里面，并采用化学机械抛光CMP磨平，形成底电极通孔填充。
8.根据权利要求7所述的方法，其特征在于，所述底电极通孔(BEV)填充材料为W或Cu。
9. 根据权利要求7所述的方法，其特征在于，在表面抛光的带底电极通孔接触BEVC的基底上沉积底电极通孔BEV电介质之前，还包括：沉积底电极通孔BEV刻蚀终止信息判断层，材料为SiN, SiC，或SiCN，其厚度为0nm~40nm。
10.根据权利要求1所述的方法，其特征在于，所述底电极金属层的厚度为5nm～80nm；磁性隧道结多层膜的总厚度为5nm~40nm；顶电极的厚度为20nm~100nm；磁性隧道结多层膜是由参考层，势垒层和记忆层的依次向上叠加的结构；或者，磁性隧道结多层膜由是由记忆层，势垒层和参考层的依次向上叠加的结构；参考层具有磁极化不变性；势垒层为非磁性金属氧化物。
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