CN111816763B - 一种磁性隧道结存储阵列单元及其外围电路的制备方法 - Google Patents
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Abstract
本发明公开一种磁性隧道结存储阵列单元及其外围电路的制备方法包括：在存储阵列单元区域，采用在金属连线Mx之上，依次制作底电极通孔、底电极、磁性隧道结和顶电极，底电极通孔、底电极、磁性隧道结和顶电极依次对齐；在外围电路单元区域，则采用底电极通孔和可电学导通的赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极直接相连接的方式实现，底电极通孔、赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极依次对齐；最后，在存储阵列单元区域的顶电极和外围电路单元区域的赝磁性隧道结顶电极之上制作一层Cu位线连线以在外围电路单元区域和存储阵列单元区域分别实现从金属连线Mx到位线之间的有效连接。
Description
技术领域
本发明涉及磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域，具体来说，本发明涉及一种磁性随机存储器(MRAM)磁性隧道结(MTJ，Magnetic TunnelJunction)存储阵列单元(Memory Array Unit)及其外围电路的制备方法。
背景技术
近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔Vx(x≥1)上直接制作MTJ单元，即：所谓的On-Axis结构。同时，为了实现MTJ单元和位线(Bit Line，BL)之间有效的连接，通常会在磁性隧道结(MTJ)顶电极(Top Electrode，TE)和位线(BL)之间制作位线通孔(Bit Line Via，BLV)。
在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(Metal，M)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比Vx顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜Vx的区域将会被部分刻蚀，这样将会形成铜Vx到其外面的低电介常数(Low-k)电介质的扩散通道，Cu原子将会扩散到低电介常数电介质中，这势必会对磁性随机存储器的电学性能造成影响。另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(Ion Bombardment)，将会把Cu原子及其形成的化合物溅射到磁性隧道结(MTJ)侧壁和被刻蚀的低电介常数电介质表面，从而对整个MRAM器件造成污染。同时，在制作BLV和BL的时候，由于位线通孔(BLV)图案和磁性隧道结(MTJ)图案对准带来的偏差，以及在位线通孔(BLV)刻蚀的时候，低选择比的大量过刻蚀，将会把覆盖在参考层和记忆层之上的绝缘覆盖层(Encapsulation)刻蚀掉，那么，在后续的金属Cu填充之后，势必会造成从参考层到记忆层的短路。非常不利于磁性隧道结磁性、电性和良率的提升。
发明内容
本发明针对现有技术存在的问题和不足，提供一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供一种磁性隧道结存储阵列单元及其外围电路的制备方法，其包括以下步骤：
在存储阵列单元区域，采用在金属连线Mx之上，依次制作底电极通孔、磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极，并且底电极通孔、磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极依次对齐。
在外围电路单元区域，则采用底电极通孔和可电学导通的赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极直接相连接的方式实现，底电极通孔、赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极依次对齐，赝磁性隧道结的面积电阻率RA(resistance area product)为磁性隧道结的面积电阻率的5％或以下。
最后，在存储阵列单元区域的磁性隧道结顶电极和外围电路单元区域的赝磁性隧道结顶电极之上制作一层Cu位线连线以在外围电路单元区域和存储阵列单元区域分别实现从金属连线Mx到位线之间的有效连接。
本发明的积极进步效果在于：
由于在磁性隧道结(MTJ)及其底电极(BE)下面，增加了一层非Cu底电极通孔(BEV)，有效的隔断了CMOS后段铜和磁性隧道结阵列，有利于器件电学性能和良率的提升。
另外，在外围电路单元(Periphery Unit)区域，在沉积赝磁性隧道结底电极(Dummy-MTJ BE)、赝磁性隧道结(Dummy-MTJ)多层膜和赝磁性隧道结顶电极(Dummy-MTJTE)之前，进行了表面粗糙化处理，以使得其表面平整度达不到制作正常磁性隧道结(MTJ)的表面平整度，从而获得电学导通的赝磁性隧道结(Dummy-MTJ)。这样在后续的工艺过程中，在外围电路单元(Periphery Unit)区域，就没有必要制作连接BL和BEV的通孔，有利于降低工艺的复杂程度和制造成本的降低。
如果施加电压于磁性隧道结的两端，当电压超过一定的阈值，磁性隧道结的电阻将永久性地被破坏，即磁性隧道结的电阻将大幅降低，该电压阈值称为击穿电压(breakdown voltage)。赝磁性隧道结的击穿电压为磁性隧道结的击穿电压的百分之十及以下。在实际应用中，可以在外围电路单元区域内采用施加略大于赝磁性隧道结的击穿电压的电压于所有赝磁性隧道结，使赝磁性隧道结的电阻值进一步降低，实现更好的电学导通。
最后，在本发明中，由于顶电极(TE)和位线(BL)直接相连接，这样就避免了在位线通孔(Bit Line Via，BLV)或顶电极通孔(Top Electrode Via，TEV)的制作过程中，由于光刻工艺的对准偏差带来的一些问题，有利于降低生产的复杂程度。
附图说明
图1是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，在表面抛光的带CMOS金属连线Mx(x≥1)之上，在存储阵列单元(Memory ArrayUnit)区域和外围电路单元(Periphery Unit)区域，同时制作底电极通孔(BEV)之后的示意图。
图2是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，在外围电路单元(Periphery Unit)区域，对赝磁性隧道结(Dummy-MTJ)多层及其底电极(BE)和顶电极(TE)沉积前，底电极沉积前金属层(BE Pre-Dep Metal Layer)表面粗糙化处理之后的示意图。
图3是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，在底电极沉积前金属层(BE Pre-dep Metal)之上，沉积底电极(赝磁性隧道结底电极)膜层，磁性隧道结(赝磁性隧道结)多层膜，顶电极(赝磁性隧道结顶电极)膜层或牺牲掩模之后的示意图。
图4是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，图形化定义磁性隧道结(MTJ)和赝磁性隧道结(Dummy-MTJ)，并对其顶电极(TE)，磁性隧道结(MTJ)/赝磁性隧道结(Dummy-MTJ)，和底电极(BE)以及其下底电极沉积前金属(BE Pre-dep Metal)进行分别刻蚀之后的示意图。
图5是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，在磁性隧道结(MTJ)单元和赝磁性隧道结(Dummy-MTJ)单元周围沉积一层覆盖层(Encapsulation)之后的示意图。
图6是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，填充电介质，并对其磨平直到顶电极之后的示意图。
图7是根据本发明的一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，BL刻蚀和金属Cu填充之后的示意图。
附图标记说明：100-表面抛光的带金属连线Mx(x≥1)的CMOS基底，101-金属连线Mx(x≥1)层间电介质，1021-金属连线Mx(x≥1)(存储阵列单元区域)，1022-金属连线Mx(x≥1)(外围电路区域)，210-底电极通孔(BEV)层间电介质，2201-底电极通孔BEV(存储阵列单元区域)，2202-底电极通孔BEV(外围电路单元区域)，310-底电极沉积前金属层(BE Pre-dep Metal Layer)，320-赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙区域掩模，330-赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙区域开口，340-赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙区域，410-底电极(BE)(赝磁性隧道结底电极Dummy-MTJ BE)膜层，411-磁性隧道结底电极(MTJ BE)(存储阵列单元区域)，412-赝磁性隧道结底电极(Dummy-MTJ BE)(外围电路单元区域)，420-磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜，4201-平整光滑的磁性隧道结势垒层，4202-在赝磁性隧道结(Dummy-MTJ)单元区域，表面粗糙的磁性隧道结势垒层，421-磁性隧道结单元(MTJ)(存储阵列单元区域)，422-赝磁性隧道结(Dummy-MTJ)(外围电路单元区域)，430-顶电极(TE)(赝磁性隧道结顶电极Dummy-MTJ TE)膜层，431-磁性隧道结顶电极(MTJ TE)，432-赝磁性隧道结顶电极(Dummy-MTJ TE)，440-牺牲掩模，441-剩余牺牲掩模(存储阵列单元区域)，442-剩余牺牲掩模(外围电路单元区域)，451-绝缘覆盖层(Encapsulation)(存储阵列单元区域)，452-绝缘覆盖层(Encapsulation)(外围电路单元区域)，460-磁性隧道结(MTJ)/赝磁性隧道结(Dummy-MTJ)填充电介质，510-位线BL层间电介质，511-位线BL(存储阵列单元区域)和512-位线BL(外围电路单元区域)。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种磁性随机存储器磁性隧道结存储阵列单元及其外围电路的制备方法，提供在两层Cu金属之间，即：Mx(x≥1)和位线(BL)连接之间，进行磁性随机存储器存储阵列单元(Memory Array Unit)及其外围电路(Periphery Unit)的制作工艺和对准方式。
在存储阵列单元(Memory Array Unit)区域，采用在金属连线Mx(x≥1)之上，依次制作底电极通孔(BEV，Bottom Electrode Via)、磁性隧道结底电极(Bottom Electrode，BE)、磁性隧道结(MTJ)和磁性隧道结顶电极(Top Electrode，TE)；BEV、BE、MTJ和TE依次对齐；在外围电路单元(Periphery Unit)区域则采用底电极通孔(BEV)和可以电学导通的赝磁性隧道结底电极(Dummy-MTJ BE)、赝磁性隧道结(Dummy-MTJ)、赝磁性隧道结顶电极(Dummy-MTJ TE)直接相连接的方式实现，BEV、Dummy-MTJ BE、Dummy-MTJ和Dummy-MTJ TE依次对齐；赝磁性隧道结单元的面积，等于或大于磁性隧道结单元的面积，赝磁性隧道结的面积电阻率远小于磁性隧道结的面积电阻率，赝磁性隧道结的面积电阻率为磁性隧道结的面积电阻率的5％及以下。最后，在存储阵列单元(Memory Array Unit)区域的磁性隧道结顶电极(TE)和外围电路单元(Periphery Unit)区域的赝磁性隧道结顶电极(Dummy-MTJ TE)之上制作一层Cu位线(BL)连线以在磁性随机存储器外围电路单元区域和存储阵列单元区域分别实现从金属连线Mx(x≥1)到位线(BL)之间的有效连接。
由于在磁性隧道结(MTJ)及其底电极(BE)下面，增加了一层非Cu底电极通孔(BEV)，有效的隔断了CMOS后段铜和磁性隧道结阵列，有利于器件电学性能和良率的提升。
另外，在外围电路单元(Periphery Unit)区域，在沉积赝磁性隧道结底电极(Dummy-MTJ BE)、赝磁性隧道结(Dummy-MTJ)多层膜和赝磁性隧道结顶电极(Dummy-MTJTE)之前，进行了表面粗糙化处理，以使得其表面平整度达不到制作正常磁性隧道结(MTJ)的表面平整度，从而获得电学导通的赝磁性隧道结(Dummy-MTJ)。这样在后续的工艺过程中，在外围电路单元(Periphery Unit)区域，就没有必要制作连接BL和BEV的通孔，有利于降低工艺的复杂程度和制造成本的降低。
最后，在本发明中，由于顶电极(TE)和位线(BL)直接相连接，这样就避免了在位线通孔(Bit Line Via，BLV)或顶电极通孔(Top Electrode Via，TEV)的制作过程中，由于光刻工艺的对准偏差带来的一些问题，有利于降低生产的复杂程度。
本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：。
步骤一：提供表面抛光的带金属Cu连线Mx(x≥1)的CMOS基底100，并在其上制作底电极通孔(BEV，Bottom Electrode Via)2201,2202，如图1所示，包括存储阵列单元区域、以及外围电路单元区域。
其中，底电极通孔(BEV)2201,2202的组成材料为Ti、TiN、W、WN、Ta、TaN、Co、Ru或它们的任意组合，其形成方法一般通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition,ALD)或离子束沉积(Ion Beam Deposition，IBD)等方式实现。
一般来说，在外围电路单元(Periphery Unit)区域中的底电极通孔(BEV)2202的关键尺寸(Critical Dimension，CD)要比在存储阵列单元(Memory Array Unit)区域中底电极通孔(BEV)2201的关键尺寸大。尽管在外围电路单元(Periphery Unit)区域中的通孔(VIA)也命名为底电极通孔(BEV)，但是实际上并不和磁性隧道结(MTJ)底电极(BE)相连接，在本发明中，由于外围电路单元(Periphery Unit)区域中VIA和存储阵列单元(MemoryArray Unit)区域中底电极通孔(BEV)2201同时制作完成，为了方便，在本发明中，将之也命名为底电极通孔(BEV)2202(外围电路单元区域)。
底电极通孔(BEV)层间电介质210的总厚度为10nm～150nm，其形成材料一般为SiO2、SiON或低电介常数(Low-k)电介质。
其中，低介电常数(Low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
更进一步地，通常在底电极通孔(BEV)层间电介质210沉积之前，会沉积一层刻蚀阻挡层，其组成材料一般为SiN、SiON、SiC或SiCN等。
步骤二：在外围电路单元区域(Periphery Unit)的赝磁性隧道结底电极(Dummy-MTJ BE)412下面，制作表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340，如图2所示。
具体可以分为如下步骤：
2.1：沉积一层磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal layer)310在底电极通孔(BEV)2201，2202之上。
其中，磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal Layer)310也可以叫做赝磁性隧道结底电极沉积前金属层(Dummy-MTJ BE Pre-dep Metal Layer)，其总厚度为5nm～50nm，其形成材料为Ti、TiN、TiON、W、WN、WON、Ta、TaN、TiON、Ru或它们的任意组合。
2.2：图形化定义表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BEPre-dep Metal)340区域，如图2(a)所示。
其中，一般来说表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340所占面积要比后续的赝磁性隧道结单元422(Dummy-MTJ Unit)大。
2.3：在外围电路单元区域的磁性隧道结底电极沉积前金属层上刻蚀制作表面粗糙的赝磁性隧道结底电极沉积前金属(Dummy-MTJ BE Pre-dep Metal)340，并去掉掩模320，最后采用平坦化工艺选择性的对存储阵列单元(Array Unit)区域的磁性隧道结底电极沉积前金属层(MTJ BE Pre-dep Metal Layer)310进行研磨，以达到制作磁性隧道结(MTJ)的要求，同时，保证在外围电路单元(Periphery Unit)区域，特别是在赝磁性隧道结底电极(Dummy-MTJ BE)之下具有较差的平坦度。如图2(b)所示。
其中，刻蚀工艺采用反应离子刻蚀(Reactive Ion Etching，RIE)或离子束刻蚀(Ion Beam Etching)的方式实现。
步骤三：依次沉积磁性隧道结底电极(MTJ BE)(赝磁性隧道结底电极Dummy-MTJBE)膜层410，磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜420，磁性隧道结顶电极(MTJ TE)(赝磁性隧道结顶电极Dummy-MTJ TE)膜层430和/或牺牲掩模层440。如图3所示。
具体地：存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜和磁性隧道结顶电极膜层，外围电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜和赝磁性隧道结顶电极膜层。
或者，存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜、磁性隧道结顶电极膜层和牺牲掩模层，外围电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜、赝磁性隧道结顶电极膜层和牺牲掩模层。
其中，磁性隧道结底电极(MTJ BE)(赝磁性隧道结底电极Dummy-MTJ BE)膜层410一般为Ti、TiN、TiON、W、WN、WON、Ta、TaN、TiON、Ru或者它们的任意组合，其厚度范围为2nm～40nm，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或离子束沉积(IBD)等方式实现。
磁性隧道结(MTJ)(赝磁性隧道结Dummy-MTJ)多层膜420的总厚度为8nm～40nm，可以是由参考层、势垒层和记忆层依次向上叠加的底部钉扎(Bottom Pinned)结构或者是由记忆层、势垒层和参考层依次向上叠加的顶部钉扎(Top Pinned)结构。
进一步地，垂直型(pSTT-MRAM)的参考层一般具有[Co/(Ni,Pd,Pt)]n/Co/Ru/Co/[(Ni,Pd,Pt)/Co]m/(Ta,W,Mo,Hf,CoTa,FeTa,TaCoFeB)/CoFeB(其中：n>m，m≥0)超晶格多层膜结构，通常下面需要一层种子层，例如：Ta/Pt、Ta/Ru/Pt、Ta/Ru、Pt/Ru等，其优选参考层总厚度为4～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO，其厚度为0.5nm～3nm。
其中，在外围电路单元(Periphery Unit)区域，特别是在粗糙表面之上的势垒层将会产生变形，从而破坏势垒层的结构。
进一步地，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo，Hf)/CoFeB，其优选厚度为0.8nm～2nm。
磁性隧道结顶电极(MTJ TE)(赝磁性隧道结底电极Dummy-MTJ TE)膜层430的厚度为20nm～100nm，选择Ta、TaN、Ti、TiN、W或WN等以期在卤素电浆中获得更好刻轮廓。
更进一步地，可以在顶电极膜层430沉积完成之后，再沉积一层牺牲掩模440，其材料一般为SiO2、SiON、SiC、SiCN、SiN或它们的任意组合等。
步骤四：图形化定义磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422，并对其顶电极(TE)431,421，隧道结主体和底电极(BE)411,412以及其下底电极沉积前金属(BEPre-Dep Metal)进行分别刻蚀之后。如图4所示。
一般采用Cl2或CF4为主要刻蚀气体的反应离子(RIE)刻蚀工艺对顶电极431,432进行刻蚀，并同时采用干法和/或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结(MTJ)和赝磁性隧道结(Dummy-MTJ)的顶部。
采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE,IonBeam Etching)的方法同时完成对磁性隧道结(MTJ)421及其底电极(BE)411和赝磁性隧道结(Dummy-MTJ)及其底电极(BE)的刻蚀。
其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体；
更进一步地，在刻蚀完成之后，在采用IBE工艺去除残留在磁性隧道结(MTJ)421和赝磁性隧道结(Dummy-MTJ)422周围的侧壁损伤/覆盖层。
步骤五：沉积绝缘覆盖层(Encapsulation)451,452和层间电介质460，并采用化学机械平坦化直到磁性隧道结顶电极(MTJ-TE)/赝磁性隧道结顶电极(Dummy-MTJ TE)，如图5和6所示。
绝缘覆盖层(451,452)的材料为SiON、SiC、SiN或者SiCN等，其形成方法一般为CVD、ALD或IBD等。电介质(460)一般材料为SiO2、SiON或者低电介常数(low-k)电介质。
步骤六：沉积位线BL层间电介质510，并制作位线(521,522)如图7所示。
位线BL层间电介质510一般为SiO2、SiON或低电介常数(Low-K)电介质，并选择性在沉积位线层间电介质之前沉积一层刻蚀阻挡层(SiN、SiC或SiCN等)。
其中，位线BL 521,522的组成材料为金属Cu，并且添加Ti/TiN或TaN/Ta作为扩散阻挡层。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (10)
1.一种磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，其包括以下步骤：
在存储阵列单元区域，采用在金属连线Mx之上，依次制作底电极通孔、磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极，并且底电极通孔、磁性隧道结底电极、磁性隧道结和磁性隧道结顶电极依次对齐；
在外围电路单元区域，则采用底电极通孔和可电学导通的赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极直接相连接的方式实现，底电极通孔、赝磁性隧道结底电极、赝磁性隧道结、赝磁性隧道结顶电极依次对齐，赝磁性隧道结的面积电阻率为磁性隧道结的面积电阻率的5％或以下；
在外围电路单元区域，在沉积赝磁性隧道结底电极、赝磁性隧道结和赝磁性隧道结顶电极之前，进行表面粗糙化处理，以使得其表面平整度低于磁性隧道结的表面平整度；
最后，在存储阵列单元区域的磁性隧道结顶电极和外围电路单元区域的赝磁性隧道结顶电极之上制作一层Cu位线连线以在外围电路单元区域和存储阵列单元区域分别实现从金属连线Mx到位线之间的有效连接。
2.如权利要求1所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，具体包括以下步骤：
步骤一：提供表面抛光的带金属连线Mx的CMOS基底，并在其上制作底电极通孔，包括存储阵列单元区域以及外围电路单元区域，其中x≥1；
步骤二：沉积一层磁性隧道结底电极沉积前金属层在底电极通孔之上，图形化定义表面粗糙的赝磁性隧道结底电极沉积前金属区域，在外围电路单元区域的磁性隧道结底电极沉积前金属层上刻蚀制作表面粗糙的赝磁性隧道结底电极沉积前金属并去掉掩模，采用平坦化工艺对存储阵列单元区域的磁性隧道结底电极沉积前金属层进行研磨，以达到制作磁性隧道结的要求，同时，保证在外围电路单元区域的赝磁性隧道结底电极之下的平坦度低于磁性隧道结底电极之下的平坦度；
步骤三：存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜和磁性隧道结顶电极膜层，同时相应在外围电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜和赝磁性隧道结顶电极膜层；
或者，存储阵列单元区域的磁性隧道结底电极沉积前金属层之上依次沉积磁性隧道结底电极膜层、磁性隧道结多层膜、磁性隧道结顶电极膜层和牺牲掩模层，同时相应在外围电路单元区域的磁性隧道结底电极沉积前金属层之上依次沉积赝磁性隧道结底电极膜层、赝磁性隧道结多层膜、赝磁性隧道结顶电极膜层和牺牲掩模层；
步骤四：图形化定义磁性隧道结和赝磁性隧道结，并对相对应的顶电极、隧道结主体和底电极以及其下底电极沉积前金属进行分别刻蚀；
步骤五：依次沉积绝缘覆盖层和层间电介质，并采用化学机械平坦化直到磁性隧道结顶电极/赝磁性隧道结顶电极；
步骤六：沉积位线层间电介质，并制作位线。
3.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，底电极通孔的组成材料为Ti、TiN、W、WN、Ta、TaN、Co、Ru或它们的任意组合，其形成方法包括化学气相沉积方法或物理气相沉积方法。
4.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，磁性隧道结底电极沉积前金属层总厚度为5nm～50nm，其形成材料为Ti、TiN、TiON、W、WN、WON、Ta、TaN、Ru或它们的任意组合。
5.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，表面粗糙的赝磁性隧道结底电极沉积前金属所占面积要比刻蚀后的赝磁性隧道结单元面积大。
6.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，在步骤二中，所述表面粗糙化处理所采用的工艺包括反应离子刻蚀或离子束刻蚀。
7.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，磁性隧道结底电极膜层或赝磁性隧道结底电极膜层为Ti、TiN、TiON、W、WN、WON、Ta、TaN、TiON、Ru或者它们的任意组合，其厚度范围为2nm～40nm，采用化学气相沉积或物理气相沉积方式实现。
8.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，磁性隧道结多层膜或赝磁性隧道结多层膜的总厚度为8nm～40nm，由参考层、势垒层和记忆层依次向上叠加的底部钉扎结构或者是由记忆层、势垒层和参考层依次向上叠加的顶部钉扎结构。
9.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，赝磁性隧道结的击穿电压为磁性隧道结的击穿电压的百分之十及以下。
10.如权利要求2所述的磁性隧道结存储阵列单元及其外围电路的制备方法，其特征在于，赝磁性隧道结单元的面积等于或大于磁性隧道结单元的面积。
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