CN106796983A - 具有低k金属间电介质以供减小寄生电容的mram集成 - Google Patents

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Abstract

具有改进的机械稳定性和减小的寄生电容的高级节点中电阻式存储器元件与逻辑元件的集成的系统和方法包括在共用集成层中形成的电阻式存储器元件和逻辑元件，该集成层在底部盖层和顶部盖层之间延伸。至少高K值的第一金属间介电(IMD2)层形成在该共用集成层中并至少包围该电阻式存储器元件，以提供高刚性和机械稳定性。用以减小该逻辑元件的寄生电容的低K值的第二IMD层(IMD1、IMD3)形成在该共用集成层、该顶部盖层之上的顶层、或者该顶部盖层和该底部盖层之间的中间层中的任一者中。空气间隙可以形成在一个或多个IMD层中以进一步减小电容。

Description

具有低K金属间电介质以供减小寄生电容的MRAM集成
公开领域
所公开的实施例涉及高级设备节点中电阻式存储器(诸如磁阻随机存取存储器(MRAM))的集成。更具体而言，诸示例性方面涉及具有改进的机械稳定性和减小的寄生电容的电阻式存储器的集成。
背景
磁阻随机存取存储器(MRAM)是使用磁性元件的非易失性存储器技术。MRAM作为下一代存储器技术正在得到普及，该技术用于要求低成本和高速度的众多半导体设备应用。若干类型的MRAM在本领域中是公知的，并且MRAM操作可使用惯用的各种各样的MRAM的示例——自旋转移矩MRAM(STT-MRAM)——来简要说明。STT-MRAM使用当穿过薄膜(自旋过滤器)时变为自旋极化的电子。
图1解说了常规的STT-MRAM位单元100。STT-MRAM位单元100包括磁性隧道结(MTJ)存储元件105(也称为“MTJ栈”或简称为“MTJ”)、晶体管101、位线102和字线103。MTJ 105例如由被绝缘隧穿阻挡层122分隔开的钉扎层124和自由层120形成，钉扎层124和自由层120中的每一者可保持磁矩或极化。在MTJ 105中可存在反铁磁(AFM)层和盖层(未示出)。AFM层被用于钉扎该钉扎层的磁矩。盖层被用作MTJ与金属互连之间的缓冲层。自由层的极化可通过在特定方向施加电流以使钉扎层和自由层的极性基本对准或相反来反转。通过MTJ的电路径的电阻取决于钉扎层和自由层的极化的对准而变化。如所知的，这种电阻变化可被用于编程和读取STT-MRAM位单元100。STT-MRAM位单元100还包括电路元件、源线104、感测放大器108、读/写电路系统106和位线参考107。本领域技术人员将领会，STT-MRAM位单元100的操作和构造是本领域已知的。
如从以上示例所见的，常规STT-MRAM位单元的制造涉及在电路板或半导体封装上集成各种上述组件。更具体地，存储器或存储元件(例如，MTJ 105)可以与各种其他电路元件(本文一般称为“逻辑元件”)集成，诸如无源组件、金属导线、通孔、晶体管、逻辑门等。一般地，此种集成要求存储器元件与逻辑元件之间的工艺兼容性。此领域中出现若干挑战，尤其是随着设备技术继续向越来越小的设备大小进步。
例如，在MRAM设备(诸如STT-MRAM位单元100)的制造期间，重要的是要确保各种组件的电容(C)以及各种组件和连接的电阻(R)被维持在低值。这对于减小交叉耦合和RC延迟值是重要的。
然而，高级设备节点处要求的用于集成密集金属层级或金属层的电介质材料(常规上称为层间介电(ILD)材料或金属间介电(IMD)材料)可要求使用低K或极低K(ELK)介电材料以期降低寄生电容。降低介电常数常规上通过插入轻量级元素以降低硅-氧键密度来完成，这进而在常规上与降级的机械稳定性相关联。
在MRAM设备的常规制造中使用了数种附加的化学机械抛光(CMP)工艺步骤。制造铜互连结构之前的这些附加的CMP步骤要求高水平的机械稳定性，这可能与使用低K或ELK介电材料不兼容。常规的办法并未有效地平衡介电材料的K值对寄生电容和机械稳定性的有冲突影响。进一步，此类低K介电材料可以要求高温(例如，400C)以供紫外线(UV)固化，这可以引起MRAM设备(诸如MTJ 100)的降级。
此外，使用逻辑工艺(诸如互补金属氧化物半导体(CMOS)后端制程(BEOL)工艺)在高级逻辑节点(例如，28nm及以下)中集成MRAM器件引入了附加的挑战。通孔常规上用于连接不同互连层之间的元件。毗邻层之间的间隔(与通孔的垂直高度有关)可以与MRAM元件(诸如MTJ 100)的间隔不同。最大通孔高度可能受到纵横比规范的限制，而最小MTJ高度可能受到CMP容限的限制。由此，通孔高度和MTJ高度之间可能存在失配，这可以使得这些元件在共用器件上的集成受挫。
相应地，本领域中存在对于避免用于MRAM器件的集成的前述常规办法的需要。
概述
示例性实施例涉及高级设备节点中电阻式存储器(诸如磁阻随机存取存储器(MRAM))的集成的系统和方法。更具体而言，诸示例性方面涉及具有改进的机械稳定性和减小的寄生电容的电阻式存储器的集成。由此，在一些示例中，示例性电阻式存储器元件与逻辑元件集成，其中IMD高K层配置成为该电阻式存储器元件提供高刚性和机械稳定性，并且低K IMD层为逻辑元件提供低寄生电容。
例如，一示例性方面涉及形成半导体器件的方法，该方法包括：在底部盖层和顶部盖层之间延伸的共用集成层中形成电阻式存储器元件；在该共用集成层中形成逻辑元件，该逻辑元件在该底部盖层和该顶部盖层之间延伸；在该共用集成层中至少形成第一金属间介电(IMD)层，该第一IMD层是高K值的并且至少包围该电阻式存储器元件；以及至少形成低K值的第二IMD层以减小该逻辑元件的电容。
另一示例性方面涉及一种形成半导体器件的方法，该方法包括：在低K值的中间金属间介电(IMD)层中为逻辑元件和电阻式存储器元件形成第一和第二通孔，在包括高K值的第一IMD层的共用集成层中形成该逻辑元件和该电阻式存储器元件，其中该共用集成层形成在该中间IMD层上，并且其中该中间IMD层和该共用集成层的组合在该底部盖层和该顶部盖层之间延伸，以及在该中间IMD层和该共用集成层的组合中形成空气间隙。
还有另一示例性方面涉及一种半导体器件，该半导体器件包括：形成在底部盖层和顶部盖层之间延伸的共用集成层中的电阻式存储器元件；形成在该共用集成层中的逻辑元件，该逻辑元件在该底部盖层和该顶部盖层之间延伸；形成在该共用集成层中的至少第一金属间介电(IMD)层，该第一IMD层是高K值的并且至少包围该电阻式存储器元件；以及至少低K值的第二IMD层，用以减小该逻辑元件的电容。
另一示例性方面涉及一种半导体器件，包括：
形成在低K值的中间金属间介电(IMD)层中的用于逻辑元件和电阻式存储器元件的第一和第二通孔，其中该逻辑元件和该电阻式存储器元件在包括高K值的第一IMD层的共用集成层中形成，其中该共用集成层形成在该中间IMD层上，并且其中该中间IMD层和该共用集成层的组合在底部盖层和顶部盖层之间延伸，以及形成在该中间IMD层和该共用集成层的组合中的空气间隙。
附图简要说明
给出附图以帮助各种实施例的描述，并且提供这些附图仅仅是为了解说实施例而非对其进行限制。
图1是具有MTJ存储元件的常规MRAM电路的解说。
图2A-E分别解说了用于形成第一示例性半导体器件200的示例性工艺步骤S200A-E及相关组件的横截面视图。
图3A-H分别解说了用于形成第二示例性半导体器件300的示例性工艺步骤S300A-H及相关组件的横截面视图。
图4A-G分别解说了用于形成第三示例性半导体器件400的示例性工艺步骤S400A-G及相关组件的横截面视图。
图5A-K分别解说了用于形成第四示例性半导体器件500的示例性工艺步骤S500A-K及相关组件的横截面视图。
图6解说了根据本公开的各方面的用于形成半导体器件的示例性过程的流程图。
图7解说了根据本公开的各方面的用于形成半导体器件的另一示例性过程的流程图。
图8解说了其中可以有益地采用示例性诸方面的无线设备的高级示图。
详细描述
在以下针对具体实施例的描述和相关附图中公开了各种实施例的各方面。可以设计出替换实施例而不会脱离本发明的范围。另外，各种实施例的众所周知的元素将不被详细描述或将被省去以免湮没各种实施例的相关细节。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“实施例”并不要求所有实施例都包括所讨论的特征、优点、或工作模式。
本文所使用的术语仅出于描述特定实施例的目的，而并不旨在限定各实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。此外，除非明确相反地指出，“一个或多个”被解释为与“至少一者”同义。
在本描述中，诸如“顶部”和“上方”以及类似的“底部”和“下方”的术语被用于传达诸示例性方面的众多组件的相对位置和/或相对方向，其仅出于便于解释及描述示例性特征的目的。由此，这些术语并不意指绝对要求或限定。例如，这些术语可以分别由更为一般的术语(诸如“第一侧”/“第一方向”和“第二侧”/“第二方向”)来代替，而不脱离这些解释的范围。
一般而言，去往存储器元件的互连和触点可以使用常规的金属化工艺(指沉积金属层的工艺)来形成，随后金属层被蚀刻和图案化。随后填充介电材料，诸如ILD或IMD。作为对比，可以使用镶嵌工艺，镶嵌工艺可以采取单镶嵌或双镶嵌工艺的形式。在单镶嵌工艺中，介电材料(诸如ILD/IMD)首先沉积在一层中，随后创建图案并在随后填充金属以供形成触点或互连。在双镶嵌工艺中，一旦沉积电介质，就在第一步骤中创建沟槽和/或通孔，以及在第二步骤中形成金属连接。
在示例性方面，单镶嵌工艺可以被用于形成与电阻式存储器(诸如，MRAM/MTJ)的互连，这与双镶嵌工艺相反。示例性方面涉及使用单镶嵌工艺的MRAM器件与逻辑元件的集成，这避免了先前所讨论的常规集成尝试中所看到的前述增加电容、降低机械稳定性、通孔和MTJ高度失配等缺点。
更具体而言，在示例性方面，单镶嵌工艺可以被用于将通孔形成为共用层中与电阻式存储器器件集成的逻辑集成的一部分。在示例性方面，单独的介电层可以被用于包围电阻式存储器器件和逻辑器件。由此，通过恰适地使用不同介电材料以及在一些情形中恰适地使用一个或多个空气间隙，并不损害机械稳定性并且能够保持较低的电容。进一步，将理解，虽然本文中的描述聚焦于MRAN或MTJ作为电阻式存储器器件的示例，将会理解，示例性方面可以延展到集成任何电阻式存储器器件和逻辑元件，而不脱离本公开的范围。
相应地，示例性方面涉及电阻式存储器器件与逻辑元件的集成，这与具有极小和日益缩小尺寸(例如，20nm、16nm、10nm等等)的未来设备技术兼容。然而，将理解，示例性实施例不被解释为限定于当前或将来的任何特定设备技术，但另一方面，各实施例表示了用于包括MRAM集成的集成电路或半导体设备中的空间和面积的改进利用的高效解决方案。由此，所描述的实施例可涉及MRAM集成层中可用的最大高度仅足以容适MTJ元件的高度的设备技术。由此，逻辑元件(诸如包括MRAM元件的公用MRAM集成层中的通孔)的高度将至多等于这些方面中MTJ元件的高度。
现在将参照图2A-E来描述第一实施例，图2A-E分别解说了用于形成包括MRAM和逻辑元件的示例性半导体器件200的示例性工艺步骤S200A-E及其相关组件的横截面视图。在该第一实施例中，单镶嵌通孔层级在具有高K电介质(例如，SiO2、无孔有机硅酸盐玻璃(OSG)等)的共用层中与MTJ集成，其结合形成在共用层之上的层中的低K电介质中的单镶嵌导线或互连层级达成高刚性和机械稳定性。高K电介质与低K电介质相比提供了更高的刚性和机械稳定性。
相应地，参照图2A，解说了步骤200A，即包括MRAM和逻辑集成的半导体器件200的初始示图。一般而言，半导体器件200的组件在左侧的“逻辑”侧和右侧的“MRAM”侧下被分开示出。逻辑侧在未在该图中示出的半导体器件以外涉及电路元件和组件(代表性地由通孔和/或金属线形成)，并且可被统称为“逻辑元件”。另一方面，MRAM侧包括MTJ 202和用于形成去往MTJ的触点的相关组件，并且可被统称为“MRAM元件”。示例性方面包括与逻辑元件形成相兼容的MRAM元件的集成。
更详细而言，MTJ 202可包括共用IMD层208c中的硬掩模(HM)204和保护性侧盖206，但将理解，HM 204和侧盖206是在一些示例性实施例中不需要存在的任选的特征。一个或多个盖层210将共用IMD层208c与底部IMD层208b分开。底部IMD层308b包括逻辑侧的底部金属线216bl和MRAM侧的底部金属线216bm。底部金属线216bl和216bm示例性地由铜(Cu)制成。MTJ 202耦合至被示为形成在盖层210中的一个盖层内的底部电极(BE)212，并且通过形成在盖层210中的另一个盖层内的BE触点214耦合至底部金属线216bm。
简言之，步骤S200A涉及形成底部IMD层208b(或IMD1)，蚀刻并金属化以形成底部金属线216bl和216bm，沉积一个或多个盖层210，蚀刻这一个或多个盖层以形成BE触点214和BE 212，以及沉积MTJ 202的层(例如，钉扎层、阻挡层和自由层)，以及形成HM 204。MTJ202随后被图案化，并且在钝化和氧化之后添加侧盖206。随后沉积共用IMD层208c(或IMD2)，其中共用IMD层208c具有高K以及所要求的刚性以供提供具有高机械稳定性的MTJ202。将注意到，逻辑元件(诸如，互连、导线、通孔等)可以要求较低K电介质从而使得寄生电容最小化，但是此类低K电介质不会影响通孔的稳定性。谨记此点，现在将解释随后的步骤。
移至图2B，解说了步骤S200B，其中图案化并蚀刻了用于通孔的孔洞218。在图2C，即步骤S200C中，在孔洞218中执行阻挡金属或铜填充以形成通孔219。附加地，在该步骤中，平坦化工艺或化学机械抛光(CMP)工艺被用来暴露MTJ 202的顶面221，或者确切而言，暴露HM 204的顶面221。
在图2D，即步骤S200D中，介电盖层220被沉积作为共用IMD层208c上方的蚀刻停止层(ESL)。介电盖层220可包括碳(C)掺杂氮化硅或氧化硅或者其他介电材料，从而介电盖层220可以充当蚀刻停止层而不显著增加半导体器件200的最终结构的总体有效介电常数。随后，图2E，即步骤S200E，包括填充盖层220上的顶部IMD层208t。顶部IMD层208t(或IMD3)由低K介电材料形成。在顶部IMD层208t中，形成了逻辑侧上的顶部金属线230tl(或“顶部金属线触点”)和MRAM侧上的顶部金属线230tm。顶部金属线230tl与通孔219接触，而顶部金属线230tm接触HM 204。这种形成互连的方式是单镶嵌工艺。因为这些包括顶部金属线230tl和230tm的互连形成在低K顶部IMD层208t中，所以寄生电容很低。用这种方式，在第一实施例中达成了低K顶部IMD层208t中的低电容和高K共用IMD层208c中的高机械稳定性二者，这避免了常规MRAM集成的前述缺点。
现在将参照图3A-H来描述第二实施例，图3A-H分别解说了用于形成包括MRAM和逻辑元件的示例性半导体器件300的示例性工艺步骤S300A-H及其相关组件的横截面视图。与第一实施例中将高K和低K电介质划分成单独的层不同，第二实施例包括涉及在相同层中的两种或更多种电介质填充的诸方面，其中高K介电材料填充MRAM侧而低K介电材料填充逻辑侧。由此，在该实施例中，再一次，单镶嵌通孔形成被用来在与MTJ的共用层中形成通孔，该共用层具有包围MTJ的高K电介质。该高K电介质在CMP工艺之后在MTJ或MRAM侧之外被移除，并在逻辑侧用低K介电材料代替。
更具体而言，图3A示出了步骤S300A，其类似于图2A的步骤S200A。步骤S300A包括形成底部IMD层308b(或IMD1)，蚀刻并金属化以形成底部金属线316bl和316bm，沉积一个或多个盖层310，蚀刻这一个或多个盖层以形成BE触点314和BE 312，沉积MTJ 302的层(例如，钉扎层、阻挡层和自由层)，以及形成HM 204。MTJ 302随后被图案化，并且在钝化和氧化之后添加侧盖306。随后沉积MRAM IMD层308m(或IMD2)，其中MRAM IMD层308m是高K以及高刚性的，这为MTJ 302提供了更高的机械稳定性。
移至图3B，解说了步骤S300B，其中化学机械抛光(CMP)被用来暴露MTJ 302的顶面，或者确切而言，HM 304的顶面。
在图3C，即步骤S300C中，使用掩模320来执行光刻从而保护MRAM IMD层308m，以及还在逻辑侧中用IMD2材料创建了一些虚设区域。图案或区域322在该步骤中的光刻期间暴露。
在图3D，即步骤S300D中，IMD2材料被选择性地从包括MTJ 302的MRAM侧外部的区域移除，同时保留在MRAM侧中的MRAM IMD层308m和逻辑侧中的虚设IMD2元件324。
在图3E，即步骤S300E中，在该晶片上沉积了低K介电材料(IMD4)，称之为逻辑IMD层308l。在图3F，即步骤S300F中，逻辑IMD层308l被向下平坦化到虚设IMD2元件324的高度和MTJ 302的高度。在该步骤中执行CMP或者作为替代可以使用旋涂式材料回蚀工艺，来从虚设IMD2元件324的顶部移除过多的IMD4材料，如图3F，即步骤S300F中所示。
在图3G，即步骤S300G中，逻辑IMD层308l被图案化，并且通孔328被形成以连接至逻辑侧上的底部金属线316bl。
在图3H，即步骤S300H中，盖层或ESL 332沉积在逻辑IMD层308l和MRAM IMD层308m的顶上。顶部IMD层308t(或IMD3)在盖层332的顶上用低K介电材料形成。在顶部IMD层308t中，形成了逻辑侧上的顶部金属线330tl(或“顶部金属线触点”)和MRAM侧上的顶部金属线330tm。顶部金属线230tl与通孔328接触，而顶部金属线230tm接触HM 304。这种形成互连的方式还是单镶嵌工艺。因为这些包括顶部金属线230tl和230tm的互连形成在低K顶部IMD层208t中，所以寄生电容很低。寄生电容由于低K逻辑IMD层308l而即使对于通孔328也进一步降低。在第二实施例中用这种方式达成了低K逻辑IMD层308l和顶部IMD层308t中的低电容，以及高K MRAM IMD层308m中的高机械稳定性二者。
现在行进到第三实施例，现在将参照图4A-4G来描述使用至少一个空气间隙来促成对低电容和高机械稳定性(必需的)的要求，图4A-G分别解说了用于形成包括MRAM和逻辑元件的示例性半导体器件400的示例性过程步骤S400A-G及其相关组件。将注意到涉及步骤S400A-E的图4A-E在某些方面类似于具有步骤S200A-E的图2A-E，并且由此出于简要的目的，参照图4A-E的这些步骤的描述将会被精简。在第三实施例中，单镶嵌工艺被用于互连或导线层级，其中低K电介质被使用并与空气间隙的放置相结合。空气间隙降低了电容并避免了对于高温紫外线(UV)固化的需要。本领域技术人员将理解所公开的各方面也可应用于使用双镶嵌工艺形成的互连或导线层级。
图4A解说了步骤S400A中形成的半导体器件400的初始视图，其中MTJ402包括硬掩模(HM)404，并且保护性侧盖406形成在公用IMD层408c(IMD2)中，其中一个或多个盖层410将共用IMD层408c与底部IMD层408b(IMD1)分开。底部IMD层408b包括逻辑侧上的底部金属线416bl和MRAM侧上的底部金属线416bm。底部金属线416bl和416bm示例性地由铜(Cu)制成。MTJ 402耦合至被示为形成在盖层410中的一个盖层内的底部电极(BE)412，并且通过形成在盖层410中的另一个盖层内的BE触点414耦合至底部金属线416bm。在形成MTJ 402之后，随后沉积共用IMD层208c，其中共用IMD层208c是高K以及高刚性的，这提供了具有更高机械稳定性的MTJ 402。
移至图4B，解说了步骤S400B，其中图案化并蚀刻了用于通孔的孔洞418。在图4C，即步骤S400C中，在孔洞418中执行阻挡金属或铜填充以形成通孔419。附加地，在该步骤中，平坦化工艺或化学机械抛光(CMP)工艺被用来暴露MTJ 202的顶面421，或者确切而言，暴露HM 204的顶面421。
在图4D，即步骤S400D中，沉积电解质盖层420作为共用IMD层408c上方的蚀刻停止层(ESL)。
随后，图4E，即步骤S400E，包括填充盖层420上的顶部IMD层408t。顶部IMD层408t(或IMD3)形成自低K介电材料。然而，脱离图2E，即步骤S200E的诸方面，顶部IMD层408t是虚设IMD层，其被用于形成金属触点。在随后的步骤中，将会描述用于形成该虚设顶部IMD层408t的至少一个空气间隙的各方面。继续参照图4E，再一次，逻辑侧上的顶部金属线230tl(或者“顶部金属线触点”)以及MRAM侧上的顶部金属线230tm是用单镶嵌工艺形成在虚设顶部IMD层408t中的，其中顶部金属线230tl与通孔219接触，而顶部金属线230tm接触HM 204。
在图4F，即步骤S400F中，在顶部IMD层408t中创建了一个或多个空气间隙432，其中，如所示出的，这些空气间隙432也可以侵占共用IMD层408c。空气间隙432可以使用附加掩模来形成，并且它们用以进一步降低虚设顶部IMD层408t的有效K值以及共用IMD层408c的有效K值，而不在MRAM形成期间损害MTJ 402周围的机械稳定性。如所示出的，另一盖层434可以形成在空气间隙432和虚设顶部IMD层408t的顶上。
在图4G，即步骤S400G中，解说了对于图4F的步骤S400F的替换步骤，其中空气间隙436的形成一直延伸通过虚设顶部IMD层408t和共用IMD层408c。如所示出的，空气间隙436可以延伸到盖层420，其形成在图4D的步骤S400D中讨论。
空气间隙434和436(取决于在步骤S400F和S400G中选择了哪个实现)有效地降低了半导体器件400的电容，但是因为包括高K共用IMD层408c的IMD层被保留在MTJ 400周围，所以未损害机械稳定性。
现在参照图5A-L，将描述第四实施例，其中MRAM集成通过一个或多个附加IMD层和盖层而与包括底部金属触点的底部IMD层分开。第四实施例的各方面允许附加空间以供MRAM集成，以及改进机械稳定性以及减小高级设备节点处的电容。在该实施例中，单镶嵌通孔层级被用于低K电介质中的通孔形成，其中单镶嵌工艺还可以被用于形成MTJ的底部电极。
由此，在图5A，即步骤S500A中，解说了用于形成包括MRAM和逻辑元件的半导体器件500的初始步骤。如所示出的，底部IMD层508b(IMD1)是用逻辑侧上的底部金属线516bl和MRAM侧上的516bm形成的。底部金属线516bl和516bm示例性地由铜(Cu)制成。盖层551可以形成在底部IMD层508b的顶部，并且中间IMD层508i(IMD2)沉积在盖层551的顶部。中间IMD层508i可以是低K的，例如，如在先前实施例中在该逻辑侧上所使用的那样，以及中间IMD层508i的厚度可例如对应于通孔的高度。薄盖层550(例如，5-10nm，由SiO2或SIC或其他合适的介电材料形成)沉积在低K中间IMD层508i上。
在图5B，即步骤S500B中，例如，自单镶嵌工艺形成分别在逻辑侧和MRAM侧上的第一和第二通孔，诸如逻辑通孔518和MRAM通孔518m。CMP被执行，其停止在盖层550上并分别暴露了逻辑通孔418l和MRAM通孔418m。
在图5C，即步骤S500C中，在盖层550和逻辑通孔及MRAM通孔418l和418m的顶上添加表面制备层552。表面制备层552可以例如由TaN形成，并且可以在表面制备层552的顶部上执行轻CMP工艺以创建超光滑顶部表面(例如，具有小于5A的表面粗糙度)。
在图5D，即步骤S500D中，在表面制备层552的顶上进行MTJ 502的沉积，其中图案化MTJ 502可以停止在MTJ堆栈502内或者表面制备层552的超光滑顶部内。在图5E，即步骤S500E中，侧壁506形成在MTJ 502周围，该侧壁506充当电介质分隔器，并且可以通过共形沉积随后进行定向蚀刻来形成。在图5F，即步骤S500F中，任何剩余的导电层(可能包括表面制备层522)被蚀刻以仅留下MTJ 502下方的区段512。在图5G中，还蚀刻了盖层550(例如，使用短稀释氟化氢(DHF)蚀刻或温和干法蚀刻)，并且区段514被保留在区段512之下。
在图5H，即步骤S500H中，足够刚性以提供所要求的结构支撑的共用IMD层508c(IMD3)被沉积并且被向下平坦化到MTJ 502的顶部上的地带。
在图5I，即步骤S500I中，使用单镶嵌工艺在逻辑侧上的共用IMD层508c中形成共用金属线530tl。
在图5J，即步骤S500J中，类似于第三实施例，例如使用额外的掩模创建空气间隙532。空气间隙532减小了半导体器件500的有效K值或电容。盖层534可以形成在空气间隙532和共用IMD层508c的顶上。相应地，可以看出中间IMD层508i和共用IMD层508c的组合在底部盖层551和顶部盖层534之间延伸。
在图5K，即步骤S500K中，该过程行进到形成次高层级互连。例如，顶部IMD层508t(IMD4)可以形成在盖层534的顶上，并且可以形成分别在逻辑侧和MRAM侧上的顶部金属层560tl和560tm，随之使用例如双镶嵌工艺在顶部IMD层508t中形成对应通孔。用这种方式，在第四实施例中，包括MTJ502的共用层以及共用金属线530cl可包括空气间隙532，并且由此具有低电容以及高机械稳定性。
这种形成互连的方式是单镶嵌工艺。因为这些包括顶部金属线230tl和230tm的互连形成在低K顶部IMD层208t中，所以寄生电容很低。用这种方式，在第一实施例中达成了低K顶部IMD层208t中的低电容和高K共用IMD层208c中的高机械稳定性二者，这避免了常规MRAM集成的前述缺点。
将领会，各实施例包括用于执行本文所公开的过程、功能和/或算法的各种方法。例如，如图6所解说的，一实施例可包括一种形成半导体器件(例如，200、300、400)的方法，该方法包括：在于底部盖层(例如，210、310、410)和顶部盖层(例如，220、322、420)之间延伸的共用集成层(例如，208c、308c、408c)中形成电阻式存储器元件(例如，202、302、402)—框602；在该共用集成层中形成逻辑元件(例如，219、324、419)，该逻辑元件在底部盖层和顶部盖层之间延伸—框604；在共用集成层中至少形成第一金属间介电(IMD)层(例如，IMD2)，该第一IMD层是高K值的并且至少包围电阻式存储器元件—框606；以及至少形成低K值的第二IMD层(例如，IMD3、IMD4)以减小逻辑元件的电容—框608。
类似地，在另一示例中，如图7中所解说的，一实施例可包括一种形成半导体器件的方法(500)，该方法包括：在低K值的中间金属间介电(IMD)层(例如，508i)中为逻辑元件(例如，530cl)和电阻式存储器元件(例如，502)形成第一和第二通孔(例如，518l和518m)—框702；在包括高K值的第一IMD层的共用集成层(例如，508c)中形成逻辑元件和电阻式存储器元件，其中该共用集成层形成在该中间IMD层上，并且其中中间IMD层和共用集成层的组合在底部盖层(例如，551)和顶部盖层(例如，534)之间延伸—框704；以及在中间IMD层和共用集成层的组合中形成空气间隙(例如，532)—框706。
参照图8，描绘了根据所描绘的示例性各方面配置的无线设备800的特定解说性方面的框图。无线设备800包括耦合到存储器832的处理器864。虽然图8示出了存储器832包括半导体器件200作为一个示例，将理解存储器832和/或处理器864中的存储器元件可包括一个或多个半导体器件，诸如根据示例性诸方面配置的半导体器件200、300、400或500。图8还示出耦合到处理器864以及耦合到显示器828的显示器控制器826。编码器/解码器(CODEC)834(例如音频和/或语音CODEC)可被耦合至处理器864。还解说了其它组件，诸如无线控制器840(其可包括调制解调器)。扬声器836和话筒838可耦合至CODEC 834。图8还指示了无线控制器840可耦合至无线天线842。在特定方面，处理器864、显示器控制器826、存储器832、CODEC 834以及无线控制器840被包括在系统级封装或片上系统设备822中。
在特定方面，输入设备830和电源844被耦合至片上系统设备822。此外，在特定方面，如图8中所解说的，显示器828、输入设备830、扬声器836、话筒838、无线天线842和电源844在片上系统设备822的外部。然而，显示器828、输入设备830、扬声器836、话筒838、无线天线842和电源844中的每一者可被耦合至片上系统设备822的组件，诸如接口或控制器。
应当注意到，尽管图8描绘了无线通信设备，但处理器864和存储器832也可集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(PDA)、固定位置的数据单元、移动电话、智能电话或计算机和/或半导体管芯中。
本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，以上描述通篇引述的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。
此外，本领域技术人员将领会，结合此处所公开的各实施例描述的各种说明性逻辑框、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
结合本文公开的各实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。
相应地，本发明的实施例可包括具有减小的电容和高机械稳定性的实施用于电阻式存储器器件与逻辑元件集成的方法的计算机可读介质。因此，本发明并不限于所解说的示例且任何用于执行本文所描述的功能性的手段均被包括在本发明的实施例中。
尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (30)

1.一种形成半导体器件的方法，所述方法包括：
在底部盖层和顶部盖层之间延伸的共用集成层中形成电阻式存储器元件；
在所述公共集成层中形成逻辑元件，所述逻辑元件在所述底部盖层和所述顶部盖层之间延伸；
在所述公共集成层中至少形成第一金属间介电(IMD)层，所述第一IMD层是高K值的并且至少包围所述电阻式存储器元件；以及
至少形成低K值的第二IMD层以减小所述逻辑元件的电容。
2.如权利要求1所述的方法，其特征在于，包括在所述共用集成层中形成所述第二IMD层。
3.如权利要求1所述的方法，其特征在于，包括在所述顶部盖层之上形成所述第二IMD层，所述第二IMD层至少包括耦合到所述逻辑元件的金属导线或互连。
4.如权利要求1所述的方法，其特征在于，所述逻辑元件是在所述底部盖层和所述顶部盖层之间延伸的通孔。
5.如权利要求1所述的方法，其特征在于，所述电阻式存储器元件是磁阻随机存取存储器(MRAM)或磁隧道结(MTJ)存储元件。
6.如权利要求1所述的方法，其特征在于，包括在所述第二IMD层中形成至少一个空气间隙。
7.如权利要求1所述的方法，其特征在于，所述第一IMD层具有比所述第二IMD层高的刚性和机械稳定性。
8.如权利要求1所述的方法，其特征在于，包括自单镶嵌工艺形成所述逻辑元件。
9.一种形成半导体器件的方法，所述方法包括：
在低K值的中间金属间介电(IMD)层中为逻辑元件和电阻式存储器元件形成第一和第二通孔；
在包括高K值的第一IMD层的共用集成层中形成所述逻辑元件和所述电阻式存储器元件，其中所述共用集成层形成在所述中间IMD层之上，并且其中所述中间IMD层和所述共用集成层的组合在底部盖层和顶部盖层之间延伸；以及
在所述中间IMD层和所述共用集成层的组合中形成至少一个空气间隙。
10.如权利要求9所述的方法，其特征在于，使用单镶嵌工艺将所述逻辑元件形成为金属线。
11.如权利要求9所述的方法，其特征在于，包括自单镶嵌工艺形成所述第一和第二通孔。
12.如权利要求9所述的方法，其特征在于，进一步包括在所述顶盖层的顶上形成低K值的顶部IMD层，以及在所述顶部IMD层中形成去往所述逻辑元件和所述电阻式存储器元件的顶部金属线触点。
13.如权利要求12所述的方法，其特征在于，包括用双镶嵌工艺形成所述顶部金属线触点。
14.如权利要求9所述的方法，其特征在于，进一步包括在所述底部盖层下的底部IMD层中形成底部金属线触点。
15.一种半导体器件，包括：
形成在底部盖层和顶部盖层之间延伸的共用集成层中的电阻式存储器元件；
所述公共集成层中的逻辑元件，所述逻辑元件在所述底部盖层和所述顶部盖层之间延伸；
形成在所述公共集成层中的至少第一金属间介电(IMD)层，所述第一IMD层是高K值的并且至少包围所述电阻式存储器元件；以及
用以减小所述逻辑元件的电容的至少低K值的第二IMD层。
16.如权利要求15所述的半导体器件，其特征在于，所述第二IMD层被形成在所述共用集成层中。
17.如权利要求15所述的半导体器件，其特征在于，所述第二IMD层形成在所述顶部盖层之上，所述第二IMD层至少包括耦合到所述逻辑元件的金属导线或互连。
18.如权利要求15所述的半导体器件，其特征在于，所述逻辑元件是在所述底部盖层和所述顶部盖层之间延伸的通孔。
19.如权利要求15所述的半导体器件，其特征在于，所述电阻式存储器元件是磁阻随机存取存储器(MRAM)或磁隧道结(MTJ)存储元件。
20.如权利要求15所述的半导体器件，其特征在于，包括形成在所述第二IMD层中的至少一个空气间隙。
21.如权利要求15所述的半导体器件，其特征在于，所述第一IMD层具有比所述第二IMD层高的刚性和机械稳定性。
22.如权利要求15所述的半导体器件，其特征在于，所述逻辑元件形成自单镶嵌工艺。
23.如权利要求15所述的半导体器件，其特征在于，所述半导体器件集成到选自包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
24.如权利要求15所述的半导体器件，其特征在于，所述器件集成在至少一个半导体管芯中。
25.一种半导体器件，包括：
在低K值的中间金属间介电(IMD)层中形成的用于逻辑元件和电阻式存储器元件的第一和第二通孔；
其中所述逻辑元件和所述电阻式存储器元件形成在包括高K值的第一IMD层的共用集成层中，其中所述共用集成层形成在所述中间IMD层之上，以及
其中所述中间IMD层和所述共用集成层的组合在底部盖层和顶部盖层之间延伸；以及
形成在所述中间IMD层和所述共用集成层的组合中的至少一个空气间隙。
26.如权利要求25所述的半导体器件，其特征在于，所述逻辑元件包括形成自单镶嵌工艺的金属线。
27.如权利要求25所述的半导体器件，其特征在于，进一步包括在所述顶盖层的顶部上的低K值的顶部IMD层，以及在所述顶部IMD层中的去往所述逻辑元件和所述电阻式存储器元件的顶部金属线触点。
28.如权利要求25所述的半导体器件，其特征在于，进一步包括形成在所述底部盖层下的底部IMD层中的底部金属线触点。
29.如权利要求25所述的半导体器件，其特征在于，所述半导体器件集成到选自包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
30.如权利要求25所述的半导体器件，其特征在于，所述器件集成在至少一个半导体管芯中。
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