CN112531107B - 电阻式随机存取存储结构及其制造方法 - Google Patents

Abstract

本发明提供一种电阻式随机存取存储结构及其制造方法，此电阻式随机存取存储结构包括：基板，具有阵列区及周边区；第一低介电常数介电层，位于周边区，且其介电常数小于3；多个存储单元，位于基板上且位于阵列区；间隙填充介电层，位于阵列区，间隙填充介电层覆盖存储单元且填入相邻的存储单元之间；多个第一导电插塞，位于间隙填充介电层中，第一导电插塞的每一者与存储单元之中的一者接触；虚设存储单元，位于阵列区与周边区的交界处，虚设存储单元并未与第一导电插塞的任一者接触。本发明提供的电阻式随机存取存储结构，能够明显改善产品的良率及可靠度，并且降低工艺的复杂度、生产成本及生产时间。

Description

电阻式随机存取存储结构及其制造方法

技术领域

本发明涉及一种存储装置，特别是涉及一种电阻式随机存取存储结构及其制造方法。

背景技术

电阻式随机存取存储器(RRAM)具有结构简单、面积小、操作电压小、操作速度快、记忆时间长、多状态记忆、及耗功率低等优点。因此电阻式随机存取存储器极有潜力取代目前的快闪式存储器，成为下世代的非挥发性存储器主流。

在已知的电阻式随机存取存储器中，一个晶片通常包括阵列区与周边区。阵列区包括多个存储单元，且每个存储单元包括图案化的底电极层、电阻转态层与顶电极层。周边区主要是逻辑电路。在周边区中，为了提高逻辑电路的操作速度，介电层会使用低介电常数(low-k)介电材料。在阵列区中，存储单元与存储单元之间的空间很小。当将低介电常数介电材料形成于多个存储单元之间时，由于低介电常数介电材料的间隙填充能力不佳，将导致多个存储单元之间产生孔洞。如此一来，电阻式随机存取存储装置的操作容易出错，且产品的良率及可靠度皆变差。

对存储器产业的业者而言，为了提升电阻式随机存取存储器的可靠度与产品良率，并且降低生产所需的成本及时间，仍有需要对电阻式随机存取存储器及其工艺进行改良。

发明内容

本发明实施例提供一种电阻式随机存取存储结构及其制造方法，能够明显改善产品的良率及可靠度，并且降低工艺的复杂度、生产成本及生产时间。

本发明一实施例提供一种电阻式随机存取存储结构，包括：基板，其中基板包括阵列区及周边区；第一低介电常数介电层，位于周边区中，其中第一低介电常数介电层的介电常数小于3；多个存储单元，位于基板上且位于阵列区中；间隙填充介电层，位于阵列区中，其中间隙填充介电层覆盖存储单元且填入相邻的存储单元之间，且其中间隙填充介电层的材料不同于第一低介电常数介电层的材料；多个第一导电插塞，位于间隙填充介电层中，其中第一导电插塞的每一者与存储单元之中的一者接触；以及虚设存储单元，位于阵列区与周边区的交界处，其中虚设存储单元并未与第一导电插塞的任一者接触。

本发明一实施例提供一种电阻式随机存取存储结构的制造方法，包括：提供基板，其中基板包括阵列区及周边区；形成第一低介电常数介电层于周边区中，其中第一低介电常数介电层的介电常数小于3；形成多个存储单元于阵列区中的基板上；形成虚设存储单元于阵列区与周边区的交界处；形成间隙填充介电层于基板上，其中间隙填充介电层在阵列区中覆盖存储单元及虚设存储单元，其中间隙填充介电层在周边区中覆盖第一低介电常数介电层，且其中间隙填充介电层的材料不同于第一低介电常数介电层的材料；以及形成多个第一导电插塞于间隙填充介电层中，其中第一导电插塞的每一者与存储单元之中的一者接触，且其中虚设存储单元并未与第一导电插塞的任一者接触。

在本发明实施例所提供的电阻式随机存取存储结构的制造方法中，在形成阵列区的存储单元之前，先在周边区中形成一层低介电常数介电材料。在此制造方法中，可避免同时周边区的研磨低介电常数介电材料与阵列区的间隙填充介电材料。因此，即使阵列区的介电层与周边区的介电层使用不同的介电材料，也可避免在周边区与阵列区的交界处产生裂缝。换言之，本发明实施例所提供的制造方法可根据需求分别选择阵列区与周边区的介电材料。如此一来，能够明显改善产品的良率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A至图1E为本发明一些实施例中制造电阻式随机存取存储结构的各步骤中所对应的剖面示意图。

图2A至图2E为本发明另一些实施例中制造电阻式随机存取存储结构的各步骤中所对应的剖面示意图。

图3为图1B电阻式随机存取存储结构的上视示意图。

【符号说明】

100、200电阻式随机存取存储结构

10阵列区 20周边区

102基板 104绝缘层

106接触插塞 108衬垫层

110第一低介电常数介电层 112第一研磨停止层

120存储单元 120*虚设存储单元

122底电极层 124电阻转态层

126顶电极层 128硬罩幕层

130罩幕图案 132保护层

134介电层 136第二低介电常数介电层

138第二研磨停止层 142第一导电插塞

144第一导电线路 152第二导电插塞

154第二导电线路

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1A，提供基板102，且基板102包括阵列区10及围绕阵列区10的周边区20。接着，形成绝缘层104于基板102上。绝缘层104可为，例如，氧化硅。接着，对绝缘层104进行图案化工艺，以形成开口。接着，将金属材料填入开口中，以形成接触插塞106于绝缘层104中。在本实施例中，接触插塞106为单层导电层结构。在另一些实施例中，接触插塞106包括衬层及导电层。衬层可改善导电层与基板102或绝缘层104的黏着性，且可避免金属原子扩散进入基板102或绝缘层104中。衬层的材料可为，例如，氮化钛。导电层的材料可为，例如，铜。

接着，依序形成衬垫层108、第一低介电常数介电层110及第一研磨停止层112于绝缘层104之上。之后，遮罩周边区20且进行蚀刻工艺，以在阵列区10中露出绝缘层104及接触插塞106的顶表面。衬垫层108可避免后续工艺中的水气或氢气进入下方的基板102中。衬垫层108可为，例如，氮化硅。第一低介电常数介电层110的介电常数小于3，因此可提高位于周边区20中的逻辑电路的操作速度，且其材料可为，例如，Black diamondTM。

接着，依序形成底电极层122、电阻转态层124、顶电极层126及硬罩幕层128，如图1A所示。

底电极层122可通过接触插塞106与其他元件(未绘示)电性连接。底电极层122与顶电极层126可各自独立地为单层结构或多层结构。在一些实施例中，底电极层122为由氮化钛所形成的单层结构，且顶电极层126为由钛所形成的单层结构。可利用物理气相沉积工艺以形成底电极层122与顶电极层126。电阻转态层124的材料可包括单层或多层的过渡金属氧化物，例如，氧化铪(HfO2)。可利用，例如，原子层沉积工艺形成电阻转态层124。

接着，形成且图案化一罩幕层，以形成多个罩幕图案130于阵列区10中。如图1A所示，罩幕图案130的位置对应于接触插塞106的位置。

请参照图1B，进行图案化工艺，以移除未被罩幕图案130覆盖的底电极层122、电阻转态层124、顶电极层126及硬罩幕层128。此图案化工艺可为非等向性的蚀刻工艺。在图案化工艺之后，在阵列区10中，形成多个存储单元120于基板102上。存储单元120的位置对应于接触插塞106的位置，且每一个存储单元120与一个接触插塞106电性连接。

图案化工艺同时也形成虚设存储单元120*于阵列区10与周边区20的交界处。虚设存储单元120*并未与接触插塞106电性连接。图3为图1B电阻式随机存取存储结构100的上视示意图，且图1B是沿着图3中的剖线A-A所绘制。如图3所示，在上视图中，虚设存储单元120*具有围绕阵列区10的连续环型形状。虚设存储单元120*具有L型的剖面轮廓，且残留于虚设存储单元120*上的硬罩幕层128具有矩型的剖面轮廓。更详言之，虚设存储单元120*的底电极层122、电阻转态层124及顶电极层126皆具有L型的剖面轮廓。

可理解的是，图3所示的虚设存储单元120*的形状仅用于说明，并非用以限定本发明。举例而言，在上视图中，阵列区10可为三角形、不规则多边形、圆形、椭圆形或其他合适的形状。因此，虚设存储单元120*可具有围绕阵列区10的连续环型形状。在另一些实施例中，在上视图中，虚设存储单元120*具有围绕阵列区10的不连续环型形状，且此不连续环型包括多个片段。此外，图1B所示的虚设存储单元120*及硬罩幕层128的剖面轮廓也仅用于说明，并非用以限定本发明。举例而言，虚设存储单元120*可具有矩形的剖面轮廓。亦即，虚设存储单元120*的底电极层122及电阻转态层124具有L型的剖面轮廓，且顶电极层126具有矩型的剖面轮廓。在一些实施例中，没有硬罩幕层128残留于虚设存储单元120*上。在另一些实施例中，硬罩幕层128具有朝向上方逐渐缩窄的剖面轮廓。在一些实施例中，硬罩幕层128的剖面轮廓具有圆滑的边角。

请参照图1C，形成保护层132于基板102上。在阵列区10中，保护层132覆盖存储单元120及虚设存储单元120*。在周边区20中，保护层132覆盖第一研磨停止层112。接着，形成间隙填充介电层134于基板102上。在阵列区10中，间隙填充介电层134覆盖存储单元120及虚设存储单元120*。在周边区20中，间隙填充介电层134覆盖保护层132、第一研磨停止层112及第一低介电常数介电层110。接着，进行第一平坦化工艺(例如，化学机械研磨工艺)，以使第一研磨停止层112的顶表面与间隙填充介电层134的顶表面彼此共平面。

保护层132可为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。在一些实施例中，保护层132为由氢气阻障层及形成于氢气阻障层上的间隔层所形成的双层结构，因此，氢气阻障层可避免氢气进入基板102中，因而可避免电阻式随机存取存储结构的劣化或失效。氢气阻障层的材料可为金属氧化物或金属氮化物。间隔层可减少或避免存储单元120在后续工艺中受到损伤。间隔层的材料可为，例如，氧化硅或氮化硅。在本实施例中，保护层132为氧化铝所形成的单层结构。在本实施例中，在第一平坦化工艺之后，并未暴露覆盖存储单元120的保护层132。因此，可避免保护层132及其下方的存储单元120受到损伤。

间隙填充介电层134的材料不同于第一低介电常数介电层110的材料。由于间隙填充介电层134具有良好的间隙填充能力，可避免存储单元120之间产生孔洞。如此一来，可减少或避免电阻式随机存取存储结构的操作错误，并且可明显改善产品的良率及可靠度。间隙填充介电层134的材料可包括氧化物，例如，氧化硅、氧化铝等，并且可通过化学气相沉积法积形成。

第一研磨停止层112的材料不同于第一低介电常数介电层110的材料。当暴露出第一研磨停止层112时，即停止上述平坦化工艺。第一研磨停止层112可为，例如，氮化硅。

请参照图1D，移除第一研磨停止层112。举例而言，可使用罩幕层保护阵列区10，并通过湿式蚀刻工艺移除第一研磨停止层112。接着，形成第二低介电常数介电层136于间隙填充介电层134及第一低介电常数介电层110上。第二低介电常数介电层136的介电常数小于3，且其材料可与第一低介电常数介电层110的材料相同或相似。因此，可提高位于周边区20中的逻辑电路的操作速度，也可提高位于阵列区10中的存储单元120的操作速度。如此一来，可进一步改善电阻式随机存取存储结构100的效能。

请参照图1E，形成第二研磨停止层138于第二低介电常数介电层136上。第二研磨停止层138的材料可与第一研磨停止层112的材料相同或相似。之后，可视需要进行第二平坦化工艺(例如，化学机械研磨工艺)，以使第二研磨停止层138具有平坦的顶表面。在如此的实施例中，是对第二研磨停止层138进行研磨。因此，第二低介电常数介电层136的顶表面并未被研磨。

接着，进行双镶嵌工艺。如图1E所示，在阵列区10中，形成第一导电插塞142于间隙填充介电层134及第二低介电常数介电层136中，并且形成第一导电线路144于第二低介电常数介电层136中。在周边区20中，形成第二导电插塞152于第一低介电常数介电层110及第二低介电常数介电层136中，并且形成第二导电线路154于第二低介电常数介电层136中。

在本实施例中，第一导电插塞142、第一导电线路144、第二导电插塞152及第二导电线路154为包括铜的单层导电材料层结构。导电材料层可包括钨、铝、铜或其他合适的金属。铜的导电性良好，因此可提高逻辑电路及存储单元120的操作速度。在另一些实施例中，第一导电插塞142、第一导电线路144、第二导电插塞152及第二导电线路154为包括导电衬层与导电材料层的双层结构。导电衬层可改善导电材料层与低介电常数介电层的黏着性，且可避免金属原子扩散进入低介电常数介电层中。导电衬层可包括钛、氮化钛或其他合适的导电材料。

之后，可进行其他熟知的工艺，以完成电阻式随机存取存储结构100，在此不再详述。

在本实施例中，是先形成位于周边区20的第一低介电常数介电层110之后，才形成位于阵列区10的存储单元120及间隙填充介电层134。再者，在周边区20形成一层第一研磨停止层112覆盖于第一低介电常数介电层110的顶表面上。这样的工艺能够明显改善产品的良率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。

更详言之，请同时参照图1B与图3，电阻式随机存取存储结构100包括阵列区10及围绕阵列区10的周边区20。在一片晶圆上通常会形成多个电阻式随机存取存储结构100。第一低介电常数介电层110的材料的间隙填充能力不佳。若是先形成阵列区的存储单元120及间隙填充介电层134，则当形成第一低介电常数介电层110于晶圆上时，第一低介电常数介电层110会具有不平坦的顶表面。因此，需要对第一低介电常数介电层110进行平坦化工艺。在这样的情况下，会通过间隙填充介电层134作为研磨停止层。然而，间隙填充介电层134的材料与第一低介电常数介电层110的材料具有不同的性质，例如，硬度与机械强度。当同时研磨第一低介电常数介电层110与间隙填充介电层134时，研磨压力可能会导致间隙填充介电层134与第一低介电常数介电层110的交界处发生破裂。如此一来，阵列区10的存储单元120将会因而受到损伤。再者，后续工艺的溶液(例如，研磨液或蚀刻溶液)可能会沿着裂缝渗入阵列区10或周边区20的基板102中，进而导致元件损坏。如此一来，会降低电阻式随机存取存储器100的良率与可靠度。

在本实施例中，是先形成第一低介电常数介电层110于整片晶圆上，才移除位于阵列区10的第一低介电常数介电层110。因此，第一低介电常数介电层110具有平坦的顶表面，而不需要对第一低介电常数介电层110进行平坦化工艺。

再者，在本实施例中，在周边区20形成一层第一研磨停止层112覆盖于第一低介电常数介电层110的顶表面上。当研磨间隙填充介电层134时，可避免同时研磨第一低介电常数介电层110与间隙填充介电层134。相较于第一低介电常数介电层110，第一研磨停止层112与间隙填充介电层134的性质较为接近。因此，可明显减少或避免上述破裂的发生，进而改善产品的良率与可靠度。

在本实施例中，第二低介电常数介电层136也位于阵列区10中，因此可提高存储单元120的操作速度。如此一来，可进一步改善电阻式随机存取存储结构100的效能。

在本实施例中，若第一研磨停止层112够厚，则可确保研磨间隙填充介电层134时不会暴露出第一低介电常数介电层110的顶表面。另一方面，若第一研磨停止层112够薄，则第二低介电常数介电层136可具有实质上平坦的顶表面，因而可省略第二平坦化工艺。在一些实施例中，第一研磨停止层112的厚度为10-60nm。在另一些实施例中，第一研磨停止层112的厚度为20-40nm。

此外，若第一研磨停止层112的顶表面太低，则第一平坦化工艺可能会造成存储单元120受到损伤。如此一来，不利于改善产品的良率。另一方面，若第一研磨停止层112的顶表面太高，则位于阵列区10的第二低介电常数介电层136的厚度降低。如此一来，不利于改善电阻式随机存取存储结构100的效能。为了兼顾产品的效能及良率，第一研磨停止层112的顶表面可高于或齐平于覆盖于存储单元120上的保护层132的顶表面。

请参照图1E，在一些实施例中，提供一种电阻式随机存取存储结构100。电阻式随机存取存储结构100包括基板102，且基板102包括阵列区10及周边区20。第一低介电常数介电层110位于周边区20中，其中第一低介电常数介电层的介电常数小于3。多个存储单元120位于阵列区10中且位于基板102上，且虚设存储单元120*位于阵列区10与周边区20的交界处。间隙填充介电层134位于阵列区10中，覆盖存储单元120且填入相邻的存储单元120之间。间隙填充介电层134的材料不同于第一低介电常数介电层110的材料。保护层132位于阵列区10中且覆盖存储单元120及虚设存储单元120*。保护层132位于存储单元120与间隙填充介电层134之间。第二低介电常数介电层136位于间隙填充介电层134及第一低介电常数介电层110上。第二低介电常数介电层136的介电常数小于3。多个第一导电插塞142位于间隙填充介电层134中，且第一导电插塞142的每一者与存储单元120之中的一者接触。虚设存储单元120*并未与第一导电插塞142的任一者接触。第二导电插塞152位于第一低介电常数介电层110中。第二研磨停止层138位于周边区20中，且其顶表面实质上齐平于间隙填充介电层134的顶表面。

在本实施例中，是先形成位于周边区20的第一低介电常数介电层110之后，才形成位于阵列区10的存储单元120及间隙填充介电层134。因此，会在阵列区10与周边区20的交界处形成虚设存储单元120*，如图1E所示。虚设存储单元120*包括底电极层122、电阻转态层124及顶电极层126。底电极层122形成于第一低介电常数介电层110的侧壁及基板102的顶表面上。电阻转态层124形成于底电极层122的侧壁上。顶电极层126形成于电阻转态层124的侧壁上。第一低介电常数介电层110、底电极层122、电阻转态层124及顶电极层126沿着平行于基板102的顶表面的一方向依序排列。虚设存储单元120*的顶表面可高于或齐平于存储单元120的任一者的顶表面。

如图3所示，虚设存储单元120*位于阵列区10与周边区20的交界处并且围绕阵列区10。因此，在后续的工艺中，虚设存储单元120*可避免阵列区10与周边区20互相影响。再者，当进行第一或第二平坦化工艺时，虚设存储单元120*可做为缓冲层，以降低平坦化工艺所产生的应力，进而提高产品良率。

在本实施例中，如图1E所示，硬罩幕层128位于存储单元120上。硬罩幕层128受到保护层132的覆盖且环绕第一导电插塞142。在另一些实施例中，硬罩幕层128在双镶嵌工艺期间完全被移除，而并未残留于于顶电极层126上。在另一些实施例中，并未形成硬罩幕层128于顶电极层126上。

在本实施例中，如图1E所示，在阵列区10中，第二低介电常数介电层136的底表面与间隙填充介电层134的顶表面直接接触。由于在阵列区10中形成第二低介电常数介电层136，因此，可改善存储装置的电性表现。例如，可降低电容效应，且可减少存储单元120操作时所产生的热量。在周边区20中，第二低介电常数介电层136的底表面与第一低介电常数介电层110的顶表面直接接触。在另一些实施例中，为了使第二低介电常数介电层136的顶表面更平坦，不移除第一研磨停止层112。因此，在周边区20中，第二低介电常数介电层136的底表面与第一研磨停止层112的顶表面直接接触。

图2A至图2E为本发明另一些实施例的制造电阻式随机存取存储结构200的各步骤中所对应的剖面示意图。在图2A至图2E中，相同于图1A至图1E所示的元件使用相同的标号表示。为了简化说明，关于相同于图1A至图1E所示的元件及其形成工艺步骤，在此不再详述。

图2B与图1A相似，差异在于图2B的第一低介电常数介电层110具有较大的高度。图2C与图1B相似，差异在于图2C的虚设存储单元120*具有较大的高度。图2D与图1C相似，差异在于图2D的间隙填充介电层134具有较大的高度。图2E与图1E相似，差异在于图2E中不具有第二低介电常数介电层136。

请参照图2E，在形成间隙填充介电层134于阵列区10之后，进行第一平坦化工艺，以使第一研磨停止层112的顶表面与间隙填充介电层134的顶表面彼此共平面。在一些实施例中，第一平坦化工艺为化学机械研磨工艺。在本实施例中，是对第一研磨停止层112进行研磨。因此，第一低介电常数介电层110的顶表面并未被研磨。

相似于图1A至图1E所示的实施例，在本实施例中，也可避免同时研磨位于周边区20的低介电常数介电层110与位于阵列区10的间隙填充介电层134。

再者，在本实施例中，如图2A所示，直接在周边区20中形成具有预定高度的第一低介电常数介电层110。因此，可省略形成第二低介电常数介电层136及第二研磨停止层138的步骤。也可省略第二平坦化步骤。因此，可大幅简化工艺。

此外，在第一平坦化工艺期间，间隙填充介电层134的移除速率高于第一研磨停止层112的移除速率。因此，容易在阵列区10发生碟型凹陷(dishing)。若第一研磨停止层112的顶表面与保护层132的顶表面过于接近，则存储单元120容易受到损伤。在本实施例中，第一低介电常数介电层110具有较大的高度。即使在阵列区10发生碟型凹陷，存储单元120也不会受到损伤。换言之，在本实施例中，平坦化工艺的操作视窗或容忍度较大，有利于量产。

综上所述，在本发明实施例所提供的电阻式随机存取存储结构的制造方法中，可避免同时研磨位于周边区的低介电常数介电层与位于阵列区的间隙填充介电层。在这样的工艺中，即使阵列区的低介电常数介电层与周边区的间隙填充介电层使用不同的介电材料，也可避免在平坦化工艺期间发生上述破裂。因此，可根据需求分别选择阵列区与周边区的介电材料。本发明实施例所提供的工艺能够明显改善产品的良率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。

Claims (13)

1.一种电阻式随机存取存储结构，其特征在于，包括：

一基板，其中所述基板包括一阵列区及一周边区；

一第一低介电常数介电层，位于所述周边区中，其中所述第一低介电常数介电层的介电常数小于3；

多个存储单元，位于所述基板上且位于所述阵列区中；

一间隙填充介电层，位于所述阵列区中，其中所述间隙填充介电层覆盖所述存储单元且填入相邻的所述存储单元之间，且其中所述间隙填充介电层的材料不同于所述第一低介电常数介电层的材料；

多个第一导电插塞，位于所述间隙填充介电层中，其中所述第一导电插塞的每一者与所述存储单元之中的一者接触；以及

一虚设存储单元，位于所述阵列区与所述周边区的交界处，其中所述虚设存储单元并未与所述第一导电插塞的任一者接触。

2.如权利要求1所述的电阻式随机存取存储结构，其特征在于，所述虚设存储单元的一顶表面高于或齐平于所述存储单元的任一者的一顶表面。

3.如权利要求1所述的电阻式随机存取存储结构，其特征在于，所述虚设存储单元包括：

一底电极层，形成于所述第一低介电常数介电层的一侧壁及所述基板的一顶表面上；

一电阻转态层，形成于所述底电极层的一侧壁上；以及

一顶电极层，形成于所述电阻转态层的一侧壁上，其中所述第一低介电常数介电层、底电极层、电阻转态层及顶电极层沿着平行于基板的顶表面的一方向依序排列。

4.如权利要求1所述的电阻式随机存取存储结构，其特征在于，还包括一第二低介电常数介电层，位于所述间隙填充介电层及所述第一低介电常数介电层上，其中所述第二低介电常数介电层的介电常数小于3。

5.如权利要求1所述的电阻式随机存取存储结构，其特征在于，还包括：

一保护层，位于所述阵列区中且覆盖所述存储单元及所述虚设存储单元，其中所述保护层位于所述存储单元与所述间隙填充介电层之间；以及

一第二导电插塞，位于所述第一低介电常数介电层中。

6.如权利要求5所述的电阻式随机存取存储结构，其特征在于，还包括：

一硬罩幕层，位于所述存储单元上，其中所述硬罩幕层受到所述保护层的覆盖且环绕所述第一导电插塞；以及

一研磨停止层，其中所述研磨停止层的一顶表面齐平于所述间隙填充介电层的一顶表面。

7.一种电阻式随机存取存储结构的制造方法，其特征在于，包括：

提供一基板，其中所述基板包括一阵列区及一周边区；

形成一第一低介电常数介电层于所述周边区中，其中所述第一低介电常数介电层的介电常数小于3；

形成多个存储单元于所述阵列区中的所述基板上；

形成一虚设存储单元于所述阵列区与所述周边区的交界处；

形成一间隙填充介电层于所述基板上，其中所述间隙填充介电层在所述阵列区中覆盖所述存储单元及所述虚设存储单元，其中所述间隙填充介电层在所述周边区中覆盖所述第一低介电常数介电层，且其中所述间隙填充介电层的材料不同于所述第一低介电常数介电层的材料；以及

形成多个第一导电插塞于所述间隙填充介电层中，其中所述第一导电插塞的每一者与所述存储单元之中的一者接触，且其中所述虚设存储单元并未与所述第一导电插塞的任一者接触。

8.如权利要求7所述的电阻式随机存取存储结构的制造方法，其特征在于，其中形成所述存储单元及所述虚设存储单元包括：

在形成所述第一低介电常数介电层于所述周边区中之后，还形成一底电极层于所述第一低介电常数介电层的及所述基板上；

形成一电阻转态层于所述底电极层上；以及

形成一顶电极层于所述电阻转态层上；以及

图案化所述底电极层、电阻转态层及顶电极层，以形成所述存储单元及所述虚设存储单元。

9.如权利要求8所述的电阻式随机存取存储结构的制造方法，其特征在于，更包括：

形成一第一研磨停止层于所述第一低介电常数介电层的一顶表面上；

形成一硬罩幕层于所述顶电极层上；

在形成所述硬罩幕层之后，图案化所述底电极层、电阻转态层、顶电极层及硬罩幕层；

形成一保护层于所述基板上，其中所述保护层在所述阵列区中顺应性地覆盖所述存储单元及所述虚设存储单元，且所述保护层在所述周边区中覆盖所述第一研磨停止层；以及

形成一第二导电插塞于所述第一低介电常数介电层中。

10.如权利要求9所述的电阻式随机存取存储结构的制造方法，其特征在于，还包括：

进行一第一平坦化工艺，以使所述第一研磨停止层的一顶表面与所述间隙填充介电层的一顶表面彼此共平面；

移除所述第一研磨停止层；

形成一第二低介电常数介电层于所述间隙填充介电层及所述第一低介电常数介电层上，其中所述第二低介电常数介电层的介电常数小于3；

形成一第二研磨停止层于所述第二低介电常数介电层上；以及

进行一第二平坦化工艺，以使所述第二研磨停止层具有一平坦的顶表面。

11.如权利要求10所述的电阻式随机存取存储结构的制造方法，其特征在于，其中所述第二低介电常数介电层的一顶表面并未被研磨。

12.如权利要求9所述的电阻式随机存取存储结构的制造方法，其特征在于，还包括：

进行一平坦化工艺，以使所述第一研磨停止层的一顶表面与所述间隙填充介电层的一顶表面彼此共平面。

13.如权利要求12所述的电阻式随机存取存储结构的制造方法，其特征在于，其中所述第一低介电常数介电层的一顶表面并未被研磨。