TWI699874B

TWI699874B - 半導體結構及其製造方法

Info

Publication number: TWI699874B
Application number: TW108135310A
Authority: TW
Inventors: 劉冠呈; 林正偉; 劉光文
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-09-27
Filing date: 2019-09-27
Publication date: 2020-07-21
Also published as: TW202114162A

Abstract

一種半導體結構包含基板、至少一第一導電結構、至少一第二導電結構、至少一第一記憶體結構以及至少一第二記憶體結構。基板具有陣列區及虛設區。第一導電結構設置在陣列區上。第二導電結構設置在虛設區上。第一記憶體結構設置在第一導電結構上。第一記憶體結構包含第一通道層，且第一通道層接觸第一導電結構。第二記憶體結構設置在第二導電結構上。第二記憶體結構包含第二通道層，且第二通道層與第二導電結構絕緣。

Description

半導體結構及其製造方法

本案是有關於一種半導體結構及一種半導體結構的製造方法。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如MP3播放器、數位相機及電腦檔案等)的儲存元件中。隨著記憶體裝置因微影圖案化的縮放限制而遭遇瓶頸，將通道的方向由二維轉為三維是目前的趨勢。

在上述的三維(3D)記憶體裝置中，偽訊號串常常與陣列主訊號串於陣列製作過程中同時形成。因此，期望開發出具有不影響裝置性能之訊號串的三維記憶體裝置。

本揭露之技術態樣為一種半導體結構及其製造方法。

根據本揭露一實施方式，一種半導體結構包含基板、至少一第一導電結構、至少一第二導電結構、至少一第一記憶體結構以及至少一第二記憶體結構。基板具有陣列區及虛設區。第一導電結構設置在陣列區上。第二導電結構設置在虛設區上。第一記憶體結構設置在第一導電結構上。第一記憶體結構包含第一通道層，且第一通道層接觸第一導電結構。第二記憶體結構設置在第二導電結構上。第二記憶體結構包含第二通道層，且第二通道層與第二導電結構絕緣。

在本揭露一實施方式中，半導體結構更包含介電層以及複數個導電層。介電層設置在基板上。導電層嵌入介電層中，且第一記憶體結構及第二記憶體結構穿過介電層及導電層。

在本揭露一實施方式中，導電層具有第一區段及第二區段，第一區段設置在陣列區上，第二區段設置在虛設區上，且第二區段為階梯形狀配置。

在本揭露一實施方式中，第一記憶體結構更包含第一記憶結構層、第一絕緣結構以及第一導電插銷層。第一通道層的一部分設置在第一記憶結構層與第一絕緣結構之間，且第一通道層的一部分穿過第一記憶結構層的底部。第一導電插銷層設置在第一絕緣結構上且接觸第一通道層。

在本揭露一實施方式中，第二記憶體結構更包含第二記憶結構層、第二絕緣結構以及第二導電插銷層。第二通道層設置於第二記憶結構層與第二絕緣結構之間。第二導電插銷層設置在第二絕緣結構上且接觸第二通道層。

根據本揭露一實施方式，一種半導體結構的製造方法包含：分別形成至少一第一溝槽及至少一第二溝槽於基板的陣列區及虛設區上；分別形成至少一第一導電結構及至少一第二導電結構於第一溝槽及第二溝槽中；分別形成至少一第一記憶結構層及至少一第二記憶結構層於第一溝槽及第二溝槽中；設置遮罩堆疊覆蓋第二溝槽及第二記憶結構層；加深第一溝槽，使得第一導電結構由第一記憶結構層裸露；移除遮罩堆疊；以及分別形成第一通道層及第二通道層於第一記憶結構層及第二記憶結構層上，其中第一通道層接觸第一導電結構。

在本揭露一實施方式中，半導體結構的製造方法更包含：形成介電層及複數個絕緣層於基板上，使得絕緣層嵌入介電層中；以及分別以複數個導電層替換絕緣層。

在本揭露一實施方式中，形成介電層及絕緣層於基板上包含：形成複數個介電次層及絕緣層交錯堆疊於基板上；移除位於虛設區上之部分的介電次層及部分的絕緣層，以形成空間；填充介電次層的材料於空間中，使得絕緣層形成階梯形狀配置。

在本揭露一實施方式中，半導體結構的製造方法更包含：分別形成第一犧牲層及第二犧牲層於第一記憶結構層及第二記憶結構層上；以及移除第一犧牲層及第二犧牲層。

在本揭露一實施方式中，加深第一溝槽包含：移除第一記憶結構層的底部及第一犧牲層的底部，使得第一導電結構由第一記憶結構層及第一犧牲層裸露。

根據本揭露上述實施方式，由於第二記憶體結構的第二通道層與第二導電結構絕緣，因此可避免接觸結構與第二記憶體結構之間的接觸短路，進而防止由陣列崩潰(array breakdown)及字元線漏電(word line leak)所產生的偽訊號。此外，本揭露的上述實施方式還提供了一種在加深第一溝槽的同時，設置遮罩堆疊覆蓋第二溝槽的方法，使得後續設置於第二溝槽中的第二通道層可與第二導電結構絕緣，進而形成不具有任何電性功能的第二記憶體結構。

100‧‧‧半導體結構

110‧‧‧基板

120‧‧‧第一導電結構

121‧‧‧頂面

130‧‧‧第二導電結構

131‧‧‧頂面

140‧‧‧介電層

141‧‧‧頂面

140S‧‧‧介電次層

150‧‧‧導電層

152‧‧‧第一區段

154‧‧‧第二區段

156‧‧‧遮蔽層

158‧‧‧金屬層

160、160a、160b、160c‧‧‧接觸結構

170‧‧‧絕緣層

171‧‧‧頂面

180‧‧‧第一犧牲層

190‧‧‧第二犧牲層

200‧‧‧第一記憶體結構

201‧‧‧頂面

210‧‧‧第一通道層

220‧‧‧第一記憶結構層

222‧‧‧第一阻擋層

224‧‧‧第一記憶儲存層

226‧‧‧第一穿隧層

230‧‧‧第一絕緣結構

232‧‧‧第一蝕刻空間

240‧‧‧第一導電插銷層

300‧‧‧第二記憶體結構

301‧‧‧頂面

310‧‧‧第二通道層

320‧‧‧第二記憶結構層

322‧‧‧第二阻擋層

324‧‧‧第二記憶儲存層

326‧‧‧第二穿隧層

330‧‧‧第二絕緣結構

332‧‧‧第二蝕刻空間

340‧‧‧第二導電插銷層

400‧‧‧第一溝槽

500‧‧‧第二溝槽

600‧‧‧遮罩堆疊

602‧‧‧圖案化層

604‧‧‧抗反射塗層

606‧‧‧光阻層

700‧‧‧高介電常數介電層

RA‧‧‧陣列區

RD‧‧‧虛設區

SP‧‧‧空間

HR‧‧‧鏤空區域

T‧‧‧厚度

D、D1、D2‧‧‧距離

L1~L2‧‧‧長度

P1~P4‧‧‧深度

H1~H3‧‧‧高度

HD‧‧‧高度差

X、Y、Z‧‧‧軸

S10~S220‧‧‧步驟

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示根據本揭露一實施方式之半導體結構的剖面圖。

第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第23圖及第24圖繪示根據本揭露一實施方式之半導體結構的製造方法在各步驟的剖面圖。

第9B圖繪示根據本揭露另一實施方式之半導體結構的製造方法在各步驟的剖面圖。

第22圖繪示第21圖的局部放大圖。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖繪示根據本揭露一實施方式之半導體結構100的剖面圖。參閱第1圖。半導體結構100包含基板110、至少一第一導電結構120、至少一第二導電結構130、至少一第一記憶體結構200以及至少一第二記憶體結構300。基板110具有陣列區RA及虛設區RD。第一導電結構120設置在陣列區RA上。第二導電結構130設置在虛設區RD上。第一記憶體結構200設置在第一導電結構120上。第一記憶體結構200包含第一通道層210，且第一通道層210接觸第一導電結構120。第二記憶體結構300設置在第二導電結構130上。第二記憶體結構300包含第二通道層310，且第二通道層310與第二導電結構130絕緣。在本揭露一些實施方式中，第一導電結構120及第二導電結構130為磊晶結構，且第一通道層210及第二通道層310可由包含未摻雜之多晶矽(undoped polysilicon)的材料所製成，但並不用以限制本揭露。

在本揭露一些實施方式中，半導體結構100更包含介電層140及複數個導電層150。介電層140設置在基板110上，且導電層150嵌入介電層140中。導電層150可作為字元線(word line,WL)。每一個導電層150之間的距離D可相異，但並不用以限制本揭露。每一個導電層150具有第一區段152及第二區段154，第一區段152設置在陣列區RA上，且第二區段154設置在虛設區RD上。換句話說，導電層150延伸通過陣列區RA及虛設區RD。此外，每一個第一區段152的長度L1可相同，且每一個第二區段154的長度L2可相異。舉例來說，第二區段154的長度L2可由最底部的第二區段154至最頂部的第二區段154逐漸減小，使得位於虛設區RD上之導電層150的第二區段154為階梯形狀配置。

在本揭露一些實施方式中，第一記憶體結構200及第二記憶體結構300穿過介電層140及導電層150。此外，導電結構(包含第一導電結構120及第二導電結構130)、第一記憶體結構200以及導電層150在互相垂直的方向上延伸。如第1圖所示，導電層150沿X軸延伸，第一記憶體結構200沿Y軸延伸，且導電結構沿Z軸延伸。另外，第二記憶體結構300沿X軸與Y軸所形成的平面延伸。舉例來說，第二記憶體結構300的延伸方向與基板110(或導電層150)的延伸方向之間的夾角可為小於90°的銳角。

在本揭露一些實施方式中，第一記憶體結構200的數量為複數個，且第二記憶體結構300的數量為複數個。由於導電層150的第二區段154為階梯形狀配置，因此每一個第二記憶體結構300可穿過不同數量的導電層150。詳細來說，較靠近陣列區RA的第二記憶體結構300可穿過較多的導電層150，而較遠離陣列區RA的第二記憶體結構300可穿過較少的導電層150。此外，第一記憶體結構200之間的距離D1小於第二記憶體結構300之間的距離D2，因此第一記憶體結構200的分布密度大於第二記憶體結構300的分布密度。

在本揭露一些實施方式中，第一記憶體結構200 更包含第一記憶結構層220。第一記憶結構層220包含第一阻擋層222、第一記憶儲存層224以及第一穿隧層226。第一阻擋層222設置在導電層150與介電層140的複數個側壁上。第一記憶儲存層224設置在第一阻擋層222上。第一穿隧層226設置在第一記憶儲存層224上。在本揭露一些實施方式中，第一阻擋層222與第一穿隧層226可由包含氧化矽或其他介電質的材料所製成，第一記憶儲存層224可由包含氮化矽或其他能夠捕捉電子的材料所製成，但並不用以限制本揭露。

第一記憶體結構200更包含第一絕緣結構230以及第一導電插銷層240。第一通道層210的一部分設置在第一記憶結構層220與第一絕緣結構230之間，且第一通道層210的一部分穿過第一記憶結構層220的底部並接觸第一導電結構120。在本揭露一些實施方式中，第一絕緣結構230可由包含氧化矽或其他介電質的材料所製成。由於第一導電結構120電性連接至接地選擇線(Ground Select Line,GSL)，因此第一記憶體結構200透過第一通道層210電性連接至接地選擇線。此外，第一導電插銷層240設置在第一絕緣結構230上且接觸第一通道層210。第一導電插銷層240可由包含與第一通道層210相同的材料所製成，例如摻雜的多晶矽(doped polysilicon)，但並不用以限制本揭露。

在本揭露一些實施方式中，第二記憶體結構300更包含第二記憶結構層320。第二記憶結構層320包含第二阻擋層322、第二記憶儲存層324以及第二穿隧層326。第二阻擋層322設置在導電層150與介電層140的複數個側壁上。第二記憶儲存層324設置在第二阻擋層322上。第二穿隧層326設置在第二記憶儲存層324上。在本揭露一些實施方式中，第二阻擋層322與第二穿隧層326可由包含氧化矽或其他介電質的材料所製成，第二記憶儲存層324可由包含氮化矽或其他能夠捕捉電子的材料所製成，但並不用以限制本揭露。

第二記憶體結構300更包含第二絕緣結構330以及第二導電插銷層340。第二通道層310設置在第二記憶結構層320與第二絕緣結構330之間。在本揭露一些實施方式中，第二絕緣結構330可由包含氧化矽或其他介電質的材料所製成。由於第二導電結構130電性連接至接地選擇線(Ground Select Line,GSL)，且第二通道層310透過第二記憶結構層320與第二導電結構130絕緣，因此第二記憶體結構300與接地選擇線絕緣。此外，第二導電插銷層340設置在第二絕緣結構330上且接觸第二通道層310。第二導電插銷層340可由包含與第二通道層310相同的材料所製成，例如摻雜的多晶矽(doped polysilicon)，但並不用以限制本揭露。

在本揭露一些實施方式中，半導體結構100更包含至少一接觸結構160，接觸結構160設置在虛設區RD上且穿過介電層140，並接觸導電層150其中一者的第二區段154。如第1圖所示，接觸結構160可與第二通道層310完全分離(如接觸結構160a)、靠近第二通道層310(如接觸結構160b)或接觸第二通道層310(如接觸結構160c)。在本揭露一些實施方式中，接觸結構160的數量可為複數個，且部分的接觸結構160可與第二通道層310完全分離，而其餘的接觸結構160可靠近或接觸第二通道層310。由於接觸結構160接觸導電層150其中一者的第二區段154並延伸至介電層140的頂面141，因此接地選擇線可透過接觸結構160電性連接至其他訊號線，例如位元線(Bit Line,BL)。

根據本揭露上述實施方式，由於第二記憶體結構300的第二通道層310與第二導電結構130絕緣，因此可避免接觸結構160與第二記憶體結構300之間的接觸短路，進而防止由陣列崩潰及字元線漏電所產生的偽訊號。舉例來說，當施加20伏特的輸入電壓值於半導體結構100時，所偵測到的崩潰電壓值(breakdown voltage)可持續維持在大於約20伏特。換句話說，崩潰電壓值可穩定維持在一定的範圍中而不掉落，進而避免短路並使得半導體結構100符合電性規格。

第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第23圖及第24圖繪示根據本揭露一實施方式之半導體結構100的製造方法在各步驟的剖面圖。應瞭解到，已敘述過的元件連接關係與功效將不再重複贅述，合先敘明。在以下敘述中，將說明半導體結構100的製造方法。

參閱第2圖，其繪示形成半導體結構100在步驟S10的剖面圖。在步驟S10中，提供具有陣列區RA及虛設區RD的基板110，且交錯堆疊複數個絕緣層170及複數個介電次層140S至基板110上。在本揭露一些實施方式中，每一個介電次層140S的厚度T可相異，也就是說，每一個絕緣層170之間的距離D可相異。此外，介電次層140S可由包含氧化矽或其他介電質的材料所製成，且絕緣層170可由包含氮化矽的材料所製成，但並不用以限制本揭露。

參閱第3圖，其繪示形成半導體結構100在步驟S20的剖面圖。在步驟S20中，在形成堆疊的層至基板110上後，移除位於虛設區RD上之部分的介電次層140S以及部分的絕緣層170以形成空間SP。此外，每一個絕緣層170及每一個介電次層140S以不同的程度(例如，長度)被移除。舉例來說，以較大的程度移除絕緣層170的最頂層及介電次層140S的最頂層，並以較小的程度移除絕緣層170的最底層及介電次層140S的最底層，使得剩餘的絕緣層170及剩餘的介電次層140S形成階梯形狀配置。

參閱第4圖，其繪示形成半導體結構100在步驟S30的剖面圖。在步驟S30中，填充介電次層140S的材料於位於虛設區RD上的空間SP中，以形成介電層140以及嵌入介電層140中且具有階梯形狀配置的絕緣層170。此外，絕緣層170延伸穿過基板110的陣列區RA及虛設區RD。

參閱第5圖，其繪示形成半導體結構100在步驟S40的剖面圖。在步驟S40中，形成至少一第一溝槽400於基板110的陣列區RA上，並形成至少一第二溝槽500於基板110的虛設區RD上。第一溝槽400及第二溝槽500穿過介電層140及絕緣層170並進一步延伸至基板110中。第一溝槽400及第二溝槽500是透過蝕刻製程的方式形成，但並不用以限制本揭露。在本揭露一些實施方式中，第一溝槽400的數量為複數個，且第二溝槽500的數量為複數個，且第一溝槽400的分布密度大於第二溝槽500的分布密度。詳細來說，第一溝槽400之間的距離D1小於第二溝槽500之間的距離D2。

參閱第6圖，其繪示形成半導體結構100在步驟S50的剖面圖。在步驟S50中，形成第一導電結構120於第一溝槽400中，並形成第二導電結構130於第二溝槽500中。絕緣層170、導電結構(包含第一導電結構120及第二導電結構130)以及溝槽(包含第一溝槽400及第二溝槽500)在互相垂直的方向上延伸。如第6圖所示，絕緣層170沿X軸延伸，溝槽沿Y軸延伸，且導電結構沿Z軸延伸。在本揭露一些實施方式中，第一導電結構120的頂面121以及第二導電結構130的頂面131高於絕緣層170的頂面171，但並不用以限制本揭露。

參閱第7圖，其繪示形成半導體結構100在步驟S60的剖面圖。在步驟S60中，共形地形成第一記憶結構層220於第一溝槽400中以及介電層140的頂面141上。詳細來說，共形地形成第一阻擋層222於第一溝槽400中以及介電層140的頂面141上，共形地形成第一記憶儲存層224於第一阻擋層222上，並共形地形成第一穿隧層226於第一記憶儲存層224上。在形成第一穿隧層226後，便形成包含第一阻擋層222、第一記憶儲存層224及第一穿隧層226的第一記憶結構層220。類似地，共形地形成第二記憶結構層320於第二溝槽500中以及介電層140的頂面141上。詳細來說，共形地形成第二阻擋層322於第二溝槽500中以及介電層140的頂面141上，共形地形成第二記憶儲存層324於第二阻擋層322上，並共形地形成第二穿隧層326於第二記憶儲存層324上。在形成第二穿隧層326後，便形成包含第二阻擋層322、第二記憶儲存層324及第二穿隧層326的第二記憶結構層320。在本揭露一些實施方式中，第一記憶結構層220及第二記憶結構層320是在同一道製程中形成，因此可彼此相連於介電層140的頂面141上。

參閱第8圖，其繪示形成半導體結構100在步驟S70的剖面圖。在步驟S70中，共形地形成第一犧牲層180於第一記憶結構層220上，並共形地形成第二犧牲層190於第二記憶結構層320上。在本揭露一些實施方式中，第一犧牲層180及第二犧牲層190可由包含氧化矽或其他介電質的材料所製成，但並不用以限制本揭露。此外，第一犧牲層180及第二犧牲層190是在同一道製程中形成，因此可彼此相連於介電層140的頂面141上。

參閱第9A圖，其繪示形成半導體結構100在步驟S80的剖面圖。在步驟S80中，設置遮罩堆疊600於基板110的陣列區RA及虛設區RD上以覆蓋第一溝槽400、第一記憶結構層220與第一犧牲層180以及第二溝槽500、第二記憶結構層320與第二犧牲層190。遮罩堆疊600包含圖案化層602、抗反射塗層604以及光阻層606。詳細來說，設置圖案化層602於基板110的陣列區RA及虛設區RD上，且設置抗反射塗層604於圖案化層602上，並設置光阻層606於抗反射塗層604上。

圖案化層602可為有機硬遮罩，亦稱作先進曝光圖樣薄膜(advanced patterning film,APF)。圖案化層602具有不易填充的特性，使得第一溝槽400及第二溝槽500不易被圖案化層602填滿。如第9A圖所示，圖案化層602僅淺淺地填入至第一溝槽400及第二溝槽500中。如此一來，圖案化層602可在後續的步驟中輕易移除。抗反射塗層604可防止使圖案化層602活化之紫外線輻射的反射。抗反射塗層604更可增加圖案化層602與光阻層606之間的附著性。抗反射塗層604的高度H1可在約600埃(Å)至約900埃(Å)的範圍中，但並不用以限制本揭露。位於光阻層606上的光阻圖案用以定義抗反射塗層604，而定義的抗反射塗層604用以定義圖案化層602。

第9B圖繪示根據本揭露另一實施方式之半導體結構100的製造方法在各步驟的剖面圖。如第9B圖所示，在第9A圖中所示之第一溝槽400及第二溝槽500完全被圖案化層602填滿。然而，本揭露並不以上述為限，填充至第一溝槽400中之圖案化層602的深度P1以及填充至第二溝槽500中之圖案化層602的深度P2可依設計者調整，只要位於第一溝槽400及第二溝槽500中的圖案化層602可被完全移除即可。

參閱第10圖，其繪示形成半導體結構100在步驟S90的剖面圖。在步驟S90中，提供紫外線輻射以照射至光阻層606，以移除位於陣列區RA上之部分的光阻層606，並使得位於陣列區RA上之部分的抗反射塗層604裸露出來，進而形成位於陣列區RA上之部分的遮罩堆疊600與位於虛設區RD上之部分的遮罩堆疊600之間的高度差HD。

參閱第11圖，其繪示形成半導體結構100在步驟S100的剖面圖。在步驟S100中，透過蝕刻製程移除位於陣列區RA上之部分的抗反射塗層604以及部分的圖案化層602。隨後，持續執行蝕刻製程以移除位於第一溝槽400中之第一犧牲層180的底部以及第一記憶結構層220的底部，以加深第一溝槽400，並使得第一導電結構120由第一記憶結構層220及第一犧牲層180裸露。在步驟S100的蝕刻製程中，同時移除位於虛設區RD上之部分的光阻層606，使得光阻層606的高度H2在蝕刻製程後減小。

參閱第12圖，其繪示形成半導體結構100在步驟S110的剖面圖。在步驟S110中，透過乾式蝕刻製程或濕式蝕刻製程以移除位於虛設區RD上之包含圖案化層602、抗反射塗層604及光阻層606的遮罩堆疊600，使得第二溝槽500及第二犧牲層190裸露出來。在步驟S110後，第一導電結構120由第一溝槽400裸露，而第二導電結構130被位於第二溝槽500中的第二犧牲層190及第二記憶結構層320覆蓋。

參閱第13圖，其繪示形成半導體結構100在步驟S120的剖面圖。在步驟S120中，透過選擇性蝕刻製程移除第一犧牲層180及第二犧牲層190，使得第一記憶結構層220及第二記憶結構層320分別由第一溝槽400及第二溝槽500裸露。選擇性蝕刻製程可為濕式蝕刻製程或乾式蝕刻製程。由於位於第一溝槽400中之第一記憶結構層220的底部已在步驟S100中被移除，因此在S120中移除位於第一溝槽400中之剩餘的第一犧牲層180將導致第一溝槽400的底部與第一溝槽400的頂部之間的寬度差異。詳細來說，第一溝槽400之底部的寬度W1小於第一溝槽400之頂部的寬度W2。

參閱第14圖，其繪示形成半導體結構100在步驟 S130的剖面圖。在步驟S130中，共形地形成第一通道層210於第一記憶結構層220上，並共形地形成第二通道層310於第二記憶結構層320上。由於第一導電結構120在步驟S100中已由第一溝槽400裸露，因此第一通道層210進一步形成於第一導電結構120上且接觸第一導電結構120。相反地，第二通道層310透過第二溝槽500中之第二記憶結構層320與第二導電結構130絕緣。

參閱第15圖，其繪示形成半導體結構100在步驟S140的剖面圖。在步驟S140中，共形地形成第一絕緣結構230於第一通道層210上且填充至第一溝槽400中，並共形地形成第二絕緣結構330於第二通道層310上且填充至第二溝槽500中。此外，由於第一溝槽400之底部與第一溝槽400之頂部的寬度差異(W2-W1)，使得第一絕緣結構230之底部的寬度W3小於第一絕緣結構230之頂部的寬度W4。在本揭露一些實施方式中，第一絕緣結構230及第二絕緣結構330是在同一道製程中形成，因此可彼此相連於介電層140的頂面141上。

參閱第16圖，其繪示形成半導體結構100在步驟S150的剖面圖。在步驟S150中，透過例如化學機械平坦化(chemical-mechanical polishing,CMP)的平坦化製程移除超出第一溝槽400之第一絕緣結構230的頂部、第一通道層210的頂部與第一記憶結構層220的頂部以及超出第二溝槽500之第二絕緣結構330的頂部、第二通道層310的頂部與第二記憶結構層320的頂部，使得介電層140的頂面141裸露出來。

參閱第17圖，其繪示形成半導體結構100在步驟 S160的剖面圖。在步驟S160中，透過蝕刻製程移除第一絕緣結構230的頂部及第二絕緣結構330的頂部，以分別形成第一蝕刻空間232及第二蝕刻空間332，如第17圖所示。至於第一絕緣結構230的蝕刻深度P3以及第二絕緣結構330的蝕刻深度P4，可透過時間控制使蝕刻製程停止在期望的深度位置。

參閱第18圖，其繪示形成半導體結構100在步驟S170的剖面圖。在步驟S170中，接著以包含與第一通道層210相同之材料，例如摻雜的多晶矽(doped polysilicon)，重新填充至第一蝕刻空間232以形成第一導電插銷層240。類似地，接著以包含與第二通道層310相同之材料，例如摻雜的多晶矽(doped polysilicon)，重新填充至第二蝕刻空間332以形成第二導電插銷層340。如此一來，便分別以第一導電插銷層240及第二導電插銷層340替換第一絕緣結構230的頂部及第二絕緣結構330的頂部，使得第一導電插銷層240及第二導電插銷層340分別設置在第一絕緣結構230及第二絕緣結構330上。此外，第一導電插銷層240接觸第一通道層210，且第二導電插銷層340接觸第二通道層310。

在執行步驟S170後，便於基板110的陣列區RA上形成穿過絕緣層170與介電層140且包含第一記憶結構層220、第一通道層210、第一絕緣結構230與第一導電插銷層240的第一記憶體結構200以及於基板110的虛設區RD上形成穿過絕緣層170與介電層140且包含第二記憶結構層320、第二通道層310、第二絕緣結構330與第二導電插銷層340的第二記憶體結構300。

參閱第19圖，其繪示形成半導體結構100在步驟S180的剖面圖。在步驟S180中，進一步將介電層140的材料設置在第一記憶體結構200的頂面201以及第二記憶體結構300的頂面301上，使得介電層140的高度H3增加，且第一記憶體結構200及第二記憶體結構300由介電層140的頂部覆蓋。如此一來，可確保第一記憶體結構200及第二記憶體結構300彼此絕緣。

參閱第20圖，其繪示形成半導體結構100在步驟S190的剖面圖。在步驟S190中，透過選擇性蝕刻製程移除嵌入介電層140中的絕緣層170，以形成複數個鏤空區域HR。在本揭露一些實施方式中，選擇性蝕刻製程可為在熱磷酸中移除包含氮化矽之材料的絕緣層170的化學蝕刻製程。由於在選擇性蝕刻製程期間，包含氮化矽之材料的第一記憶儲存層224及第二記憶儲存層324受到保護，因此第一記憶儲存層224被保留在第一阻擋層222及第一穿隧層226之間，而第二記憶儲存層324被保留在第二阻擋層322及第二穿隧層326之間。

由於在步驟S190中所形成的鏤空區域HR使得介電層140脆弱且易於崩塌，因此第二記憶體結構300可作為在移除絕緣層170的期間用以支撐介電層140的支柱。

第22圖繪示第21圖的局部放大圖。參閱第21圖，其繪示形成半導體結構100在步驟S200的剖面圖。在步驟S200中，分別形成複數個導電層150於鏤空區域HR中並嵌入介電層140中，進而以導電層150替換絕緣層170。如第22圖所示，每一個導電層150包含設置於介電層140上的遮蔽層156 以及設置在遮蔽層156上的金屬層158。可透過化學氣相沉積(Chemical Vapor Deposition,CVD)製程設置導電層150。在本揭露一些實施方式中，遮蔽層156可由包含氮化鈦的材料製成，且金屬層158可由包含鎢或其他金屬的材料製成，但並不用以限制本揭露。

在本揭露一些實施方式中，半導體結構100更可包含高介電常數(高k)介電層700。高介電常數(高k)介電層700設置於介電層140與遮蔽層156之間，如第22圖所示。舉例來說，可在設置導電層150之前設置高介電常數介電層700。此外，高介電常數介電層700可由包含氧化鋁或其他介電質的材料製成。

參閱第23圖，其繪示形成半導體結構100在步驟S210的剖面圖。在步驟S210中，形成至少一接觸結構160穿過介電層140並接觸導電層150的其中一者。接觸結構160形成於虛設區RD上且與第一記憶體結構200及第二記憶體結構300完全分離。在本揭露一些實施方式中，接觸結構160的數量為複數個，且第二記憶體結構300的數量為複數個，而每一個接觸結構160可設置在第一記憶體結構200與第二記憶體結構300之間或在第二記憶體結構300之間。

參閱第24圖，其繪示形成半導體結構100在步驟S220的剖面圖。在步驟S220中，由於不同材料之分布所產生的應力施加於第二記憶體結構300，使得第二記憶體結構300無法精準對齊而傾斜，如第24圖所示。如此一來，接觸結構160可與第二通道層310完全分離(如接觸結構160a)、靠近第二通道層310(如接觸結構160b)或接觸第二通道層310(如接觸結構160c)。在步驟S220後，便形成如第1圖所示之半導體結構100。由於第二記憶體結構300的第二通道層310與第二導電結構130絕緣，因此與第二通道層310接觸的接觸結構160c不會對第二記憶體結構300造成接觸短路，進而防止由陣列崩潰及字元線漏電所產生的偽訊號。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。