CN109496356A - 垂直存储器件 - Google Patents

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Abstract

本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在第二区域中以台阶形式堆叠。半导体器件包括设置在第一区域中的沟道结构。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。

Description

垂直存储器件
背景技术
半导体制造商开发了垂直器件技术，例如三维(3D)NAND闪存技术等，以实现更高的数据储存密度，而无需更小的存储单元。在一些示例中，3D NAND存储器件包括核心区域和台阶区域。核心区域包括交替的栅极层和绝缘层的叠层。交替栅极层和绝缘层的叠层用于形成垂直堆叠的存储单元。台阶区域包括台阶形式的相应栅极层，以便于形成到相应栅极层的触点。触点用于将驱动电路连接到相应栅极层，以控制堆叠的存储单元。
发明内容
本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，所述栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在衬底上的第二区域中以台阶形式堆叠。半导体器件包括沟道结构，该沟道结构设置在第一区域中并沿第一方向延伸。沟道结构穿过栅极层和绝缘层。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以与栅极层之一形成导电连接；以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。
在一些实施例中，沟道结构在半导体器件的水平横截面处具有圆形形状，并且第一虚设沟道结构在水平横截面处具有非圆形形状。第一虚设沟道结构具有非圆形形状，其是可通过限定非圆形形状的两个或更多个参数调整的。在示例中，第一虚设沟道结构具有胶囊形状、矩形形状和圆弧形状中的至少一种形状。
根据一个示例，半导体器件包括第二虚设沟道结构，该第二虚设沟道结构被设置为相对于触点结构与第一虚设沟道结构对称。在一些示例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构相对于触点结构以非对称配置的方式围绕触点结构设置。
在一些实施例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构围绕触点结构设置。多个虚设沟道结构之间的最大距离短于第一限制。
在一些实施例中，第一虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，第一虚设沟道结构由与沟道结构不同的材料形成。
在一些实施例中，半导体器件包括栅缝隙结构，其在栅极层和绝缘层的叠层中延伸。栅缝隙结构与第一虚设沟道结构之间的最大距离短于第二限制。
本公开内容的各方面提供了一种用于版图设计的方法。该方法包括对蚀刻工艺进行表征，该蚀刻工艺用于在半导体器件的衬底上的交替的牺牲层和绝缘层的叠层中蚀刻沟道孔和虚设沟道孔。沟道孔位于核心区域中，并且虚设沟道孔位于台阶区域中。交替的牺牲栅极层和绝缘层的叠层从核心区域延伸到台阶形式的台阶区域中。该方法还包括基于对蚀刻工艺的表征确定用于在版图中限定虚设沟道孔的第一形状。第一形状不同于用于限定沟道孔的第二形状。
附图说明
当结合附图阅读时，从以下具体实施方式中可以最好地理解本公开内容的各方面。应注意，根据行业中的一般惯例，各种特征未按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。
图1A和图1B示出了根据一些实施例的半导体器件的水平横截面图和垂直横截面图。
图2A-2F示出了根据一些实施例的对称图案的版图设计示例。
图3A-3D示出了根据一些实施例的非对称图案的版图设计示例。
图4示出了概述根据本公开内容的实施例的工艺示例的流程图。
图5示出了根据本公开内容的一些实施例的掩模。
图6和图7示出了根据一些实施例的在制造工艺期间的半导体器件的水平横截面图。
具体实施方式
以下公开内容提供了用于实现所提出客体的不同特征的许多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开内容。当然，这些仅仅是示例，并非旨在是限制性的。例如，随后描述中的在第二特征上方或上形成第一特征可以包括其中第一和第二特征被形成为直接接触的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征以使得第一和第二特征可以不直接接触的实施例。另外，本公开内容可以在各种示例中重复附图标记数字和/或字母。该重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与其它(一个或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
开发了各种制造技术，例如栅极首先制造技术、栅极最后制造技术等，以制造垂直存储器件。栅极首先制造技术先形成存储单元的栅极，然后再形成存储单元的沟道。栅极最后制造技术使用牺牲栅极以便于存储单元的沟道的形成；并且在形成沟道之后用存储单元的真正栅极替换牺牲栅极。用真正栅极替换牺牲栅极包括去除牺牲栅极，然后形成真正栅极。当去除牺牲栅极时，存储单元的沟道可以支撑核心区域免于塌陷。此外，可以在台阶区域中形成虚设沟道，以在去除牺牲栅极时支撑台阶区域免于塌陷。
本公开内容的各方面提供了台阶区域中的虚设沟道的版图设计。版图设计满足维持距离要求，以便在去除牺牲栅极时支撑台阶区域。此外，本公开内容提供了版图设计的调整灵活性，以减轻蚀刻轮廓变形对于在台阶区域中蚀刻虚设沟道的虚设沟道孔和/或触点的接触孔的影响。
在相关示例中，圆形用于虚设沟道的版图设计中，并且相对于台阶区域中的触点以对称图案布置圆形。可以借助半径调整圆形。
在本公开内容的一些实施例中，诸如胶囊形状、矩形形状、圆弧形状、骨头形状等非圆形形状用于虚设沟道，并且非圆形形状可以借助两个或更多个参数来调整，例如宽度、长度、圆弧半径、圆弧角等。此外，在一些实施例中，可以相对于梯形区域中的触点以对称图案或非对称图案布置非圆形形状。根据本公开内容，可以根据台阶区域中的用于蚀刻用于形成虚设沟道的虚设沟道孔的蚀刻轮廓表征(或用于蚀刻用于形成触点的接触孔的蚀刻轮廓表征)来选择和调整虚设沟道的版图设计，以便可以减少蚀刻轮廓变形对于在台阶区域中蚀刻虚设沟道孔(或蚀刻轮廓变形对于蚀刻接触孔)的不利影响。
图1A示出了根据本公开内容的一些实施例的半导体器件100的水平横截面图，而图1B示出了根据本公开内容的一些实施例的半导体器件100的垂直横截面图。半导体器件100包括衬底101和在其上形成的电路。衬底101的主表面例如在X方向和Y方向上延伸。水平横截面(例如，X-Y平面)平行于衬底101的主表面，并且垂直横截面(例如，X-Z平面)垂直于衬底101的主表面。图1A示出了用于产生图1B中的垂直横截面图的线B-B'；并且图1B示出了用于产生图1A中的水平横截面图的线A-A’。
半导体器件100指的是任何合适的器件，例如，存储器电路、半导体芯片(或管芯)(在该半导体芯片上形成存储器电路)、半导体晶圆(在该半导体晶圆上形成多个半导体管芯)、半导体芯片叠层、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等。衬底101可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底101可以是体晶圆或外延层。
在各种实施例中，半导体器件100包括形成在衬底101上的三维(3D)NAND存储器电路。半导体器件100可以包括形成在衬底101或其他合适的衬底上的其他合适的电路(未示出)，例如逻辑电路、电源电路等，并且适当地与3D NAND存储器电路耦合。通常，3D NAND存储器电路包括存储器阵列和外围电路(例如，地址解码器、驱动电路、读出放大器等)。存储器阵列在核心区域110中形成为垂直存储单元串阵列。外围电路形成在外围区域(未示出)中。除了核心区域110和外围区域之外，半导体器件100还包括台阶区域120，以便于与垂直存储单元串中的存储单元的栅极形成接触。垂直存储单元串中的存储单元的栅极对应于NAND存储器架构的字线。
具体地，在图1A和图1B的示例中，核心区域110包括栅极层105(例如，105(A)-105(I))和绝缘层104(例如，104(A)-104(I))，它们交替堆叠以形成垂直堆叠的晶体管。在一些示例中，晶体管叠层包括存储单元和选择晶体管，例如地选择晶体管、串选择晶体管等。栅极层105对应于晶体管的栅极。在示例中，栅极层105(A)对应于地选择晶体管的栅极，栅极层105(I)对应于串选择晶体管的栅极，并且其他栅极层105(B)-105(H)对应于与地选择晶体管和串选择晶体管垂直堆叠的存储单元的栅极。栅极层105(B)-105(H)在存储器架构中也称为字线。栅极层105由栅极叠层材料制成，例如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等。绝缘层104由绝缘材料制成，例如氮化硅、二氧化硅等。
在核心区域110中，形成多个沟道结构111。在一些实施例中，每个沟道结构111具有在Z方向上延伸的柱形形状，该Z方向垂直于衬底101的主表面的方向。多个沟道结构111可以沿X方向和Y方向彼此分离地设置，并且多个沟道结构111可以以一些合适的阵列形状进行设置，例如沿X方向和Y方向的矩阵阵列形状，沿X或Y方向的Z字形阵列形状，蜂窝(例如，六边形)阵列形状等。在一些实施例中，每个沟道结构111在X-Y平面中具有圆形形状，并且在X-Z平面中具有柱形形状。
在一些实施例中，每个沟道结构111由在X-Y平面中的圆形形状中的材料形成，并且在Z方向上延伸。例如，每个沟道结构111包括在X-Y平面中具有圆形形状的栅极介电层112、半导体层113和绝缘层114，并且在Y方向上延伸。栅极介电层112形成在沟道结构111的侧壁上，并包括多个层，例如从侧壁顺序堆叠的隧道绝缘层(例如，氧化硅)、电荷储存层(例如，氮化硅)和阻挡绝缘层(例如，氧化硅)。在示例中，栅极介电层112具有氧化物-氮化物-氧化物(ONO)叠层结构。半导体层113可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的，或者可以包括p型或n型掺杂剂。绝缘层114由诸如氧化硅和/或氮化硅等绝缘材料形成，和/或可以形成为气隙。
沟道结构111包括其他合适的部件。例如，每个沟道结构111包括第一端部结构115和第二端部结构116。在一些实施例中，第一端部结构115和第二端部结构116由任何合适的半导体材料形成，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的，或者可以包括p型或n型掺杂剂。在示例中，第一端部结构115是地选择晶体管的源极，而第二端部结构116是串选择晶体管的漏极。
此外，在图1A和图1B的示例中，栅极层105和绝缘层104的叠层延伸到台阶区域120中，并形成台阶(例如，台阶140、150、160)以便于形成到栅极层105的触点(例如，触点145、155和165)。触点用于将外围电路中的驱动电路(例如字线驱动电路、地选择驱动电路、串选择驱动电路等)连接到叠层中的晶体管的相应栅极。
在一些示例中，在不同的台阶处选择性地去除叠层的顶部部分。例如，在台阶140处，去除叠层在栅极层105(E)上方的顶部部分；在台阶150处，去除叠层在栅极层105(D)上方的顶部部分；在台阶160处，去除叠层在栅极层105(C)上方的顶部部分。因此，通过单个蚀刻工艺形成触点145、155和165的接触孔。蚀刻工艺被配置为在例如顶栅极层处停止。因此，用于台阶140的接触孔在栅极层105(E)处停止；用于台阶150的接触孔在栅极层105(D)处停止；用于台阶160的接触孔在栅极层105(C)处停止。当用金属填充接触孔以形成触点145、155和165时，触点145与栅极层105(E)导电连接；触点155与栅极层105(D)导电连接；并且触点165与栅极层105(C)导电连接。
根据本公开内容，使用栅极最后工艺来形成半导体器件100，并且在台阶区域120中形成虚设沟道结构(例如，虚设沟道结构141、151、161、……)以支撑台阶区域120。在栅极最后工艺期间，首先，在栅极层105的位置使用牺牲层(图1B中未示出并在图6和图7中示出)，因此初始叠层包括在核心区域110和台阶区域120中交替地沉积在衬底101上的牺牲层和绝缘层104。此外，台阶形成在台阶区域120中，例如通过选择性地去除叠层在不同台阶处的顶部部分。在示例中，通过修整和蚀刻过程形成台阶。然后，在核心区域110中形成沟道结构111，并且在台阶区域120中形成虚设沟道结构141、151和161。
此外，牺牲层由栅极层105替代。在核心区域110中，形成到晶体管的栅极。在示例中，栅缝隙(GLS)130被蚀刻为叠层中的沟槽。经由GLS130施加到牺牲层的蚀刻剂以去除牺牲层。在示例中，牺牲层由氮化硅制成，并且经由GLS 130施加热硫酸(H2SO4)以去除牺牲层。此外，经由GLS 130，形成到核心区域中的晶体管的栅极。在示例中，栅极由高k介电层、胶层和金属层形成。高k介电层可以包括提供相对大的介电常数的任何合适材料，例如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氧氮化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶氧化物(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等。胶层可以包括难熔金属，例如钛(Ti)、钽(Ta)及其氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，例如钨(W)、铜(Cu)等。
应注意，当去除牺牲层时，沟道结构111支撑核心区域110中的绝缘层104的叠层，并且虚设沟道结构141、151、161等支撑台阶区域120中的绝缘层104的叠层。根据本公开内容的一个方面，为了提供支撑，沟道结构和虚设沟道结构需要满足最大维持距离要求。在示例中，最大维持距离要求要求两个虚设沟道结构之间的最大距离(D1)小于第一限制，并且虚设沟道结构与GLS之间的最大距离(D2)小于第二限制。在示例中，预先确定第一限制和第二限制以确保足够的支撑而不会塌陷。
在一些实施例中，利用沟道结构111形成虚设沟道结构141、151、161等，因此虚设沟道结构141、151、161由与沟道结构111相同的材料形成。在一些实施例中，虚设沟道结构141、151、161等由与沟道结构111不同的材料形成，例如使用掩模层来区分核心区域110和台阶区域120。
根据本公开内容的一些方面，将虚设沟道结构141、151和161图案化以具有与沟道结构111不同的形状。在图1A的示例中，沟道结构111在水平横截面处具有圆形形状，而虚设沟道结构141、151和161在水平横截面处具有胶囊形状。圆形形状的大小可以借助半径来调整，而胶囊形状可以借助宽度(W)和长度(L)来调整。注意，任何合适的非圆形形状可以用于虚设沟道结构141、151、161等。在图2A-2F和图3A-3D中示出了一些示例。
在图1A的示例中，将虚设沟道结构141、151和161布置为相对于触点145、155和165具有对称图案。应注意，可以将虚设沟道结构141、151、161等布置为相对于触点145、155和165具有对称图案或非对称图案。在图2A-2F示出了一些对称图案示例，而在图3A-3D中示出了一些非对称图案示例。
在一些实施例中，将虚设沟道结构141、151和161设计为不与触点结构145、155和165重叠。此外，虚设沟道结构需要满足最大维持距离要求。当圆形形状用于虚设沟道结构时，设计者对于布置虚设沟道结构具有更多限制。当使用非圆形形状时，设计者可以使用更多可调参数进行版图调整。
在一些实施例中，为了提高数据储存密度，在栅极层105和绝缘层104的叠层中存在相对大量的层，因此叠层相对较厚。为了降低制造成本，在示例中，通过一步蚀刻工艺形成沟道结构和虚设沟道结构的沟道孔。在示例中，蚀刻工艺可能导致蚀刻轮廓变形，例如由162所示的弯曲变形，如163所示的扭曲变形等。蚀刻轮廓变形可能导致缺陷，例如电路短路等，并降低产量。当使用非圆形形状时，设计者在X方向和/或Y方向上具有更大的调整灵活度以减轻蚀刻轮廓变形，因此使用非圆形形状可以减少蚀刻轮廓变形的不利影响并提高产量。
图2A-2F示出了根据一些实施例的对称图案的版图设计示例。
图2A示出了虚设沟道结构和触点的版图设计210。版图设计210用于制造半导体器件100。版图设计210在版图设计210的触点层中包括用于触点(例如触点155)的圆形形状215，并且在版图设计210的沟道层中包括用于虚设沟道结构(例如虚设沟道结构151)的胶囊形状211。当版图设计210用于制造半导体器件100时，根据胶囊形状211限定虚设沟道结构151，因此虚设沟道结构151在水平横截面处具有胶囊形状。
图2B示出了虚设沟道结构和触点的版图设计220。版图设计220可用于替换版图设计210以制造半导体器件。版图设计220在版图设计220的触点层中包括用于触点的圆形形状225，并且在版图设计220的沟道层中包括用于虚设沟道结构的矩形形状221。相对于圆形形状225以对称图案在四个侧面上围绕圆形形状225布置矩形形状221。当版图设计220用于制造半导体器件时，于是根据矩形形状221来限定半导体器件的虚设沟道结构。
图2C示出了虚设沟道结构和触点的版图设计230。版图设计230可用于替换版图设计210以制造半导体器件。版图设计230在版图设计230的触点层中包括用于触点的圆形形状235，并且在版图设计230的沟道层中包括用于虚设沟道结构的矩形形状231。相对于圆形形状235以对称图案在六边形图案的三个侧面上围绕圆形形状235布置矩形形状231。当版图设计230用于制造半导体器件时，于是根据矩形形状231来限定半导体器件的虚设沟道结构。
图2D示出了虚设沟道结构和触点的版图设计240。版图设计240可用于替换版图设计210以制造半导体器件。版图设计240在版图设计240的触点层中包括用于触点的圆形形状245，并且在版图设计240的沟道层中包括用于虚设沟道结构的矩形形状241。相对于圆形形状245以对称图案围绕圆形形状245布置矩形形状241。当版图设计240用于制造半导体器件时，于是根据矩形形状241来限定半导体器件的虚设沟道结构。
图2E示出了虚设沟道结构和触点的版图设计250。版图设计250可用于替换版图设计210以制造半导体器件。版图设计250在版图设计250的触点层中包括用于触点的圆形形状255，并且在版图设计250的沟道层中包括用于虚设沟道结构的圆弧形状251。相对于圆形形状255以对称图案围绕圆形形状255布置圆弧形状251。当版图设计250用于制造半导体器件时，于是根据圆弧形状251来限定半导体器件的虚设沟道结构。
图2F示出了虚设沟道结构和触点的版图设计260。版图设计260可用于替换版图设计210以制造半导体器件。版图设计260在版图设计260的触点层中包括用于触点的圆形形状265，并且在版图设计260的沟道层中包括用于虚设沟道结构的圆弧形状261和胶囊形状262。相对于圆形形状265以对称图案围绕圆形形状265布置圆弧形状261和胶囊形状262。当版图设计260用于制造半导体器件时，于是根据圆弧形状261和胶囊形状262来限定半导体器件的虚设沟道结构。
图3A-3D示出了根据一些实施例的非对称图案的版图设计示例。
图3A示出了虚设沟道结构和触点的版图设计310。版图设计310可用于替换版图设计210以制造半导体器件。版图设计310在版图设计310的触点层中包括用于触点的圆形形状315，并且在版图设计310的沟道层中包括用于虚设沟道结构的胶囊形状311和骨头形状312。相对于圆形形状315以非对称图案围绕圆形形状315布置用于虚设沟道结构的胶囊形状311和骨头形状312。当版图设计310用于制造半导体器件时，于是根据胶囊形状311和骨头形状312来限定半导体器件的虚设沟道结构。
图3B示出了虚设沟道结构和触点的版图设计320。版图设计320可用于替换版图设计210以制造半导体器件。版图设计320在版图设计320的触点层中包括用于触点的圆形形状325，并且在版图设计320的沟道层中包括用于虚设沟道结构的矩形形状321。相对于圆形形状325以非对称图案围绕圆形形状325布置用于虚设沟道结构的矩形形状321。当版图设计320用于制造半导体器件时，于是根据矩形形状321来限定半导体器件的虚设沟道结构。
图3C示出了虚设沟道结构和触点的版图设计330。版图设计330可用于替换版图设计210以制造半导体器件。版图设计330在版图设计330的触点层中包括用于触点的圆形形状335，并且在版图设计330的沟道层中包括用于虚设沟道结构的矩形形状331。相对于圆形形状335以非对称图案围绕圆形形状335布置用于虚设沟道结构的矩形形状331。当版图设计330用于制造半导体器件时，于是根据矩形形状331来限定半导体器件的虚设沟道结构。
图3D示出了虚设沟道结构和触点的版图设计340。版图设计340可用于替换版图设计210以制造半导体器件。版图设计340在版图设计340的触点层中包括用于触点的圆形形状345，并且在版图设计340的沟道层中包括用于虚设沟道结构的圆弧形状341。相对于圆形形状345以非对称图案围绕圆形形状345布置用于虚设沟道结构的圆弧形状341。当版图设计340用于制造半导体器件时，于是根据圆弧形状341来限定半导体器件的虚设沟道结构。
图4示出了概述根据本公开内容的实施例的工艺示例400的流程图。工艺400用于生成3D NAND存储器件的版图设计，并且然后根据版图设计制造半导体器件。该工艺在S401处开始，并前进到S410。
在S410处，针对蚀刻工艺表征蚀刻轮廓变形。蚀刻工艺在半导体器件的核心区域中生成用于沟道结构的沟道孔，并在半导体器件的台阶区域中生成用于虚设沟道结构的虚设沟道孔。
在S420处，根据对蚀刻轮廓变形的表征来选择和调整虚设沟道结构的形状和图案。在一些示例中，可以选择各种非圆形形状，例如胶囊形状、矩形形状、圆弧形状、骨头形状等。可以通过X方向和/或Y方向上的两个或更多个参数来调整形状。可以以对称图案或非对称图案围绕触点形状布置非圆形形状。
在S430处，生成版图。该版图具有许多层，例如用于限定核心区域中的沟道结构和台阶区域中的虚设沟道结构的沟道层、用于限定台阶区域中的触点的触点层等。沟道层包括为版图的与台阶区域对应的区域中的虚设沟道结构选择和调整的形状和图案。
在S440处，使用版图来制造半导体器件，例如半导体器件100。在示例中，根据版图生成一组掩模。然后，在栅极最后工艺中使用该组掩模来制造例如半导体器件100。然后，该工艺前进到S499并终止。
图5示出了根据本公开内容的一些实施例的掩模500。根据版图中的沟道层生成掩模500。掩模500包括对应于核心区域110的核心区域510和对应于台阶区域120的台阶区域520。核心区域510包括限定沟道孔和沟道结构的形状的多个圆形形状511。台阶区域520包括限定虚设沟道孔和虚设沟道结构的形状的胶囊形状521。掩模500用于在核心区域110中产生沟道孔并在台阶区域120中产生虚设沟道孔。
图6示出了根据本公开内容的一些实施例的在沟道蚀刻工艺之后的栅极最后工艺期间的半导体器件100的水平横截面图。在示例中，沟道蚀刻工艺根据掩模500产生沟道孔和虚设沟道孔。根据图1B中的线A-A’生成水平横截面图。
在栅极最后工艺期间，首先，使用牺牲层603(例如，603(A)-603(I))代替栅极层105，因此初始叠层包括在核心区域110和台阶区域120中交替地沉积在衬底101上的牺牲层603和绝缘层104。此外，在台阶区域120中形成台阶，例如通过在不同的台阶处选择性地去除叠层的顶部部分。在示例中，执行适当的平坦化工艺以获得相对平坦的表面。
然后，使用光刻技术来根据掩模500在光刻胶和/或硬掩模层中限定图案，并且使用蚀刻技术将图案转移到牺牲层603和绝缘层104的叠层中。因此，在核心区域110中形成沟道孔611，并且在台阶区域120中形成虚设沟道孔651和661
然后，在沟道孔中形成沟道结构，并且在虚设沟道孔中形成虚设沟道结构。在一些实施例中，可以利用沟道结构形成虚设沟道结构，因此虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，虚设沟道结构与沟道结构的形成不同。
图7示出了根据本公开内容的一些实施例的在GLS蚀刻工艺之后的栅极最后工艺期间的半导体器件100的水平横截面图。根据图1B中的线A-A’生成水平横截面图。
在图7的示例中，形成沟道结构111和虚设沟道结构151和161。在核心区域110中形成沟道结构111，并且在台阶区域120中形成虚设沟道结构151和161。在一些实施例中，可以利用相同材料的沟道结构111形成虚设沟道结构151和161。在一些实施例中，虚设沟道结构151和161可以由与沟道结构111不同的材料形成。
在图7的示例中，GLS 730被蚀刻为叠层中的沟槽。使用GLS 730，牺牲层603可以由栅极层105替换。在示例中，经由GLS 730施加到牺牲层的蚀刻剂以去除牺牲层。在示例中，牺牲层由氮化硅制成，并且经由GLS 730施加热硫酸(H2SO4)以去除牺牲层。此外，经由GLS730，形成到核心区域中的晶体管的栅极叠层。在示例中，栅极叠层由高k介电层、胶层和金属层形成。高k介电层可以包括提供相对大的介电常数的任何合适材料，例如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氧氮化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶氧化物(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等。胶层可以包括难熔金属，例如钛(Ti)、钽(Ta)及其氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，例如钨(W)、铜(Cu)等。
继续栅极最后工艺以例如用间隔体材料(例如，氧化硅)和公共源极材料(例如，钨)填充栅缝隙730以形成GLS 130，形成触点145、155、165等，形成金属迹线等。
前面概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解，他们可以容易地使用本公开内容作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或获得本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。

Claims (20)

1.一种半导体器件，包括：
栅极层和绝缘层，所述栅极层和所述绝缘层沿垂直于所述半导体器件的衬底的第一方向交替地堆叠在所述衬底上的第一区域中，其中，所述栅极层和所述绝缘层在所述衬底上的第二区域中以台阶形式堆叠；
沟道结构，所述沟道结构设置在所述第一区域中并沿所述第一方向延伸，其中，所述沟道结构穿过所述栅极层和所述绝缘层，并且所述沟道结构和所述栅极层以串联配置形成晶体管叠层，其中，所述栅极层是所述晶体管的栅极；
触点结构，所述触点结构设置在所述第二区域中，以与所述栅极层之一形成导电连接；以及
第一虚设沟道结构，所述第一虚设沟道结构设置在所述第二区域中并围绕所述触点结构，所述第一虚设沟道结构被图案化为具有与所述沟道结构的第二形状不同的第一形状。
2.根据权利要求1所述的半导体器件，其中：
所述沟道结构在所述半导体器件的水平横截面处具有圆形形状；并且
所述第一虚设沟道结构在所述水平横截面处具有非圆形形状。
3.根据权利要求2所述的半导体器件，其中：
所述第一虚设沟道结构具有所述非圆形形状，所述非圆形形状能够通过限定所述非圆形形状的两个或更多个参数来进行调整。
4.根据权利要求3所述的半导体器件，其中：
所述第一虚设沟道结构具有胶囊形状、矩形形状和圆弧形状中的至少一种形状。
5.根据权利要求1所述的半导体器件，还包括：
第二虚设沟道结构，所述第二虚设沟道结构被设置为相对于所述触点结构与所述第一虚设沟道结构对称。
6.根据权利要求1所述的半导体器件，还包括：
多个虚设沟道结构，所述多个虚设沟道结构相对于所述触点结构以非对称配置的方式围绕所述触点结构设置。
7.根据权利要求1所述的半导体器件，还包括：
多个虚设沟道结构，所述多个虚设沟道结构围绕所述触点结构设置，所述多个虚设沟道结构之间的最大距离短于第一限制。
8.根据权利要求1所述的半导体器件，其中：
所述第一虚设沟道结构由与所述沟道结构相同的材料形成。
9.根据权利要求1所述的半导体器件，其中：
所述第一虚设沟道结构由二氧化硅形成。
10.根据权利要求1所述的半导体器件，还包括：
栅缝隙，所述栅缝隙在所述栅极层和所述绝缘层的叠层中延伸，所述栅缝隙与所述第一虚设沟道结构之间的最大距离短于第二限制。
11.一种方法，包括：
对蚀刻工艺进行表征，所述蚀刻工艺用于在半导体器件的衬底上的交替的牺牲层和绝缘层的叠层中蚀刻沟道孔和虚设沟道孔，所述沟道孔位于核心区域中，并且所述虚设沟道孔位于台阶区域中，交替的牺牲栅极层和绝缘层的叠层从所述核心区域延伸到台阶形式的所述台阶区域中；以及
基于对所述蚀刻工艺的表征确定用于在版图中限定所述虚设沟道孔的第一形状，所述第一形状不同于用于限定所述沟道孔的第二形状。
12.根据权利要求11所述的方法，还包括：
生成所述半导体器件的所述版图，所述版图在所述版图的对应于所述台阶区域的第一区域中具有所述第一形状的第一实例，并且在所述版图的对应于所述核心区域的第二区域中具有所述第二形状的第二实例。
13.根据权利要求11所述的方法，还包括：
确定所述虚设沟道孔的非圆形形状，其与所述沟道孔的圆形形状不同。
14.根据权利要求13所述的方法，还包括：
基于对所述蚀刻工艺的表征调整限定所述非圆形形状的两个或更多个参数。
15.根据权利要求13所述的方法，还包括：
从至少胶囊形状、条形形状和圆弧形状中选择所述非圆形形状。
16.根据权利要求12所述的方法，还包括：
在所述版图中，设置所述第一形状的第一实例和第二实例，所述第一实例和所述第二实例相对于限定所述台阶区域中的触点的图案是对称的。
17.根据权利要求12所述的方法，还包括：
设置对应于所述虚设沟道孔的多个实例，所述多个实例相对于所述台阶区域中的触点非对称配置。
18.根据权利要求12所述的方法，还包括：
设置对应于所述虚设沟道孔的多个实例，所述多个实例之间的最大距离短于第一限制。
19.根据权利要求12所述的方法，还包括：
在所述版图中生成掩模层以区分所述核心区域和所述台阶区域，所述掩模层用于形成对应于所述台阶区域中的第一虚设沟道孔的第一虚设沟道结构，所述第一虚设沟道结构具有与对应于所述核心区域中的所述沟道孔的沟道结构不同的材料。
20.根据权利要求12所述的方法，还包括：
在所述版图中生成用于限定所述半导体器件中的栅缝隙的图案，所述图案与所述第一实例之间的最大距离短于第二限制。
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