CN112670295A - 三维存储器的制造方法及三维存储器 - Google Patents
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Abstract
本发明提供一种三维存储器的制造方法及三维存储器，在本发明所提供的三维存储器的制造方法中，在衬底的堆栈平面内，多个伪沟道孔与多个接触孔分别呈阵列分布，且一个接触孔的周围设有多个伪沟道孔，伪沟道孔与接触孔在第一方向上相互错开，且伪沟道孔与接触孔在第二方向上相互错开，即使伪沟道孔和后续形成的接触孔之间存在第一方向或第二方向的套刻偏移，也不会存在重叠合并的风险，不影响三维存储器的结构布局设计，增强了三维存储器的结构稳定性和电学性能；伪沟道孔统一设计为方向一致的长条状，降低了其刻蚀工艺难度和后续形成的栅线分隔槽的刻蚀工艺难度。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种三维存储器的制造方法及三维存储器。
背景技术
三维存储器是一种堆栈数据单元的技术，目前已可实现32层及以上数据单元的堆栈，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。
在目前的三维存储器的制造过程中，随着存储层数的不断增加，核心区的沟道结构和台阶区的伪沟道结构分版已经成为主流趋势，台阶区的伪沟道结构多利用氧化硅填充，由于采用了氧化硅作为伪沟道结构的填充物，与传统的ONOP填充的伪沟道结构相比，其支撑作用会相对较弱，在经过底部选择栅的氧化物填充以及栅极层的替换填充之后，伪沟道结构会有偏移形变，此时伪沟道结构与后续的接触孔在X方向上的套刻偏移会比较大，为避免其带来的影响，需要根据伪沟道结构与后续的接触孔在X方向上的套刻偏移量进行伪沟道结构的掩膜校正，学习处理周期较长，进而影响三维存储器的生产制造效率。
因此，如何避免伪沟道结构与后续的接触孔之间的套刻偏移带来的影响，是目前亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于具有一定方向倾向性的伪沟道结构的三维存储器的制造方法，用于解决上述技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器的制造方法，包括：
提供衬底，在所述衬底中定义核心区及与所述核心区相邻的台阶区；
在所述衬底上形成堆栈结构，所述堆栈结构包括层叠交替设置的第一介电层和伪栅极层；
形成垂直贯穿所述台阶区上的所述堆栈结构的伪沟道孔；
填充所述伪沟道孔，形成伪沟道结构；
将所述伪栅极层替换为栅极层；
在所述台阶区中形成接触孔；
填充所述接触孔，形成导电插塞；
其中，在所述衬底的堆栈平面内，多个所述伪沟道孔呈阵列分布，且在光刻修正之前，每个所述伪沟道孔在第一方向上延伸呈长条状设置。
可选地，在所述衬底的堆栈平面内，多个所述接触孔呈阵列分布，且一个所述接触孔的周围设有多个所述伪沟道孔，所述伪沟道孔与所述接触孔在所述第一方向及第二方向上均相互错开，所述第二方向垂直于所述第一方向。
可选地，在光刻修正之后，所述伪沟道孔在所述衬底上的垂直投影形状呈椭圆形，且所述椭圆形的长轴沿所述第一方向，所述接触孔在所述衬底上的垂直投影形状呈圆形。
可选地，沿着所述台阶区指向所述核心区的方向，所述伪沟道孔的密度逐渐增大。
可选地，在形成所述堆栈结构之后，在替换形成所述栅极层之前，所述三维存储器的制造方法还包括：
形成垂直贯穿所述核心区的沟道孔；
填充所述沟道孔，形成导电沟道结构，所述导电沟道结构包括导电沟道层。
可选地，在形成所述堆栈结构之后，在替换形成所述栅极层之前，所述三维存储器的制造方法还包括：
在所述台阶区中形成台阶结构，所述台阶结构包括多级台阶，每级所述台阶暴露出一层所述第一介电层和一层所述伪栅极层。
可选地，将所述伪栅极层替换为所述栅极层的步骤包括：
形成第二介电层，所述第二介电层至少覆盖所述台阶结构；
形成垂直贯穿所述堆栈结构和所述第二介电层的栅线分隔槽，所述栅线分隔槽沿着所述第一方向在所述核心区和所述台阶区内断续分布，且多个所述栅线分隔槽在所述第二方向上间隔排列；
沿着所述栅线分隔槽，刻蚀去除所述伪栅极层；
沿着所述栅线分隔槽，在所述伪栅极层的位置上形成栅极层。
可选地，所述衬底包括沿着远离所述堆栈结构到靠近所述堆栈结构方向上依次层叠设置的基础衬底、第一半导体层、第二半导体层和第三半导体层，在将所述伪栅极层替换为所述栅极层之后，在所述台阶区中形成所述接触孔之前，所述三维存储器的制造方法还包括：
沿着所述栅线分隔槽，对所述第二半导体层替换，在所述第二半导体层位置处得到第四半导体层，所述第四半导体层与所述导电沟道层电连接；
填充所述栅线分隔槽，得到栅线分隔结构。
可选地，在所述台阶区中形成所述接触孔的步骤包括：
形成垂直贯穿所述第二介电层的多个所述接触孔，多个所述接触孔与多级所述台阶一一对应，且每个所述接触孔的底部暴露出对应所述台阶中的所述栅极层。
此外，为实现上述目的及其他相关目的，本发明还提供一种三维存储器，包括：
衬底，所述衬底中定义有核心区及与所述核心区相邻的台阶区；
堆叠结构，设置在所述衬底上；
导电沟道结构，垂直贯穿所述核心区上的所述堆叠结构；
伪沟道结构，垂直贯穿所述台阶区上的所述堆叠结构；
导电插塞，设置在所述台阶区上的所述堆叠结构中，且与所述堆叠结构电连接；
其中，在所述衬底的堆栈平面内，多个所述伪沟道结构呈阵列分布，且每个所述伪沟道结构在第一方向上延伸呈长条状设置。
可选地，在所述衬底的堆栈平面内，多个所述导电插塞呈阵列分布，且一个所述导电插塞的周围设有多个所述伪沟道结构，所述伪沟道结构与所述导电插塞在所述第一方向及第二方向上均相互错开，所述第二方向垂直于所述第一方向。
可选地，所述伪沟道结构在所述衬底上的垂直投影形状呈椭圆形，且所述椭圆形的长轴沿所述第一方向，所述导电插塞在所述衬底上的垂直投影形状呈圆形。
可选地，沿着所述台阶区指向所述核心区的方向，所述伪沟道结构的密度逐渐增大。
可选地，所述堆叠结构包括多层层叠设置的复合层，每层所述复合层包括一层第一介电层和一层栅极层，所述堆叠结构中的多层所述复合层在所述台阶区上呈多级台阶设置；所述三维存储器包括多个导电插塞，多个所述导电插塞与多级所述台阶一一对应，且每个所述导电插塞与对应所述台阶中的所述栅极层电连接。
可选地，所述三维存储器还包括栅线分隔结构，所述栅线分隔结构沿着所述第一方向在所述核心区和所述台阶区内断续分布。
可选地，所述三维存储器包括多个所述栅线分隔结构，多个所述栅线分隔结构在所述第二方向上间隔排列。
如上所述，本发明提供的三维存储器的制造方法，具有以下有益效果：
在衬底的堆栈平面内，多个伪沟道孔呈阵列分布，伪沟道孔不再是圆孔状，而是在第一方向上延伸呈长条状设置，面积一定时其在与第一方向垂直的第二方向上的尺寸减小，使得其后续在第二方向上与接触孔的重叠合并风险减小，增强了三维存储器的结构稳定性和电学性能；此外，在第一方向上延伸呈长条状设置的多个伪沟道孔在衬底的堆栈平面内分布较为规则平直，避免了可能存在的弯曲，便于后续形成的栅线分隔槽设计刻蚀，降低了栅线分隔槽的工艺难度。
附图说明
图1-图2显示为一种三维存储器的制造方法的工艺流程图。
图3显示本发明中三维存储器的制造方法的步骤示意图。
图4显示为与步骤S1对应的工艺流程图。
图5显示为与步骤S2对应的工艺流程图。
图6显示为伪沟道孔DCH与接触孔CT的设计版图。
图7显示为伪沟道孔DCH与接触孔CT的实际刻蚀版图。
图8显示为与步骤S3对应的工艺流程图。
图9显示为与步骤Stp1对应的工艺流程图。
图10显示为与步骤Stp2对应的工艺流程图。
图11显示为与步骤Stp3对应的工艺流程图。
图12-图14显示为与步骤S4对应的工艺流程图。
图15显示为与步骤Stp5对应的工艺流程图。
图16显示为与步骤Stp6对应的工艺流程图。
图17显示为最终得到的三维存储器的结构示意图。
附图标号说明
1-衬底，2-堆栈结构，20-堆叠结构，21-第一介电层，210-第二介电层，22-伪栅极层，23-栅极层，A1、A2-台阶区，B-核心区，CH-沟道孔，DCH-伪沟道孔，CT-接触孔，3-伪沟道结构，4-台阶结构，4a-台阶，5-导电沟道结构，6-导电插塞，7-栅线分隔结构。
具体实施方式
发明人研究发现：在目前的三维存储器的制造过程中，核心区的沟道结构和台阶区的伪沟道结构分版后，台阶区的伪沟道结构多利用氧化硅填充，其支撑作用相对较弱，在经过底部选择栅的氧化物填充以及栅极层的替换填充之后，伪沟道结构会有偏移形变，此时伪沟道结构与后续的接触孔在X方向上的套刻偏移会比较大，为避免其带来的影响，需要根据伪沟道结构与后续的接触孔在X方向上的套刻偏移量进行伪沟道结构的掩膜校正，学习处理周期较长，影响三维存储器的生产制造效率；如图1所示的设计为正方形的伪沟道孔DCH和接触孔CT，因为光刻工艺的考量被修剪成如图2所示的呈圆形的伪沟道孔DCH和接触孔CT，在深孔刻蚀时，得到的伪沟道孔DCH的形状在其顶部和底部是不一致的，其底部的投影面积小于顶部的投影面积，这会使得后续形成的伪沟道结构的支撑作用变弱，通常需要增大伪沟道孔DCH的设计面积以增大伪沟道孔DCH底部的面积，这会减小伪沟道孔DCH和后续的接触孔CT之间套刻偏移量的窗口间距，增加伪沟道孔DCH和接触孔CT重叠合并的风险；同时，如图1-图2所示，为了提高台阶区中伪沟道结构的支撑作用、避免栅极层的结构弯曲，伪沟道结构被设计为三角状的排列分布，即相邻两列的伪沟道结构交错分布，而实际刻蚀得到的伪沟道孔DCH因为扭曲形变等原因其排列并不完全规则，伪沟道孔DCH的扭曲偏移会使得后续形成的栅线分隔槽跟着扭曲变形或者尺寸变小，影响三维存储器的结构稳定性和电学性能；此外，伪沟道孔DCH有孔状和长条状等多种设计形状，对应的刻蚀工艺要求较高。
因此，本发明提出一种三维存储器的制造方法：将多个呈阵列分布的伪沟道孔与多个呈阵列分布的接触孔交错设置，使得伪沟道孔与接触孔在第一方向和第二方向上均相互错开，以避免伪沟道孔与接触孔的重叠合并风险；将多个呈阵列分布的伪沟道孔设计为方向一致的长条状，以进一步减小伪沟道孔与接触孔的重叠合并风险。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“中”、“表面”及“第一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图3所示，本发明提供一种三维存储器的制造方法，其包括步骤：
S1、提供衬底1，在衬底1中定义核心区B及与核心区B相邻的台阶区A1、A2；
S2、在衬底1上形成堆栈结构2，堆栈结构2包括层叠交替设置的第一介电层21和伪栅极层22；
S3、形成垂直贯穿台阶区A1、A2上的堆栈结构2的伪沟道孔DCH；
S4、填充伪沟道孔DCH，形成伪沟道结构3；
S5、将伪栅极层22替换为栅极层23；
S6、在台阶区A1、A2中形成接触孔CT；
S7、填充接触孔CT，形成导电插塞6。
详细地，在步骤S1中，衬底1可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。
可选地，衬底1为复合层结构，其包括从下到上依次层叠设置的基础衬底和SWS结构层(图中未示出)；SWS结构层为三层半导体层结构，其包括从下到上依次层叠设置的第一半导体层、第二半导体层和第三半导体层，中间部位的第二半导体层为牺牲层，后续要替换形成第四半导体层，其详细结构可参考现有技术，在此不再赘述。
可选地，在步骤S1中，如图4所示，沿着第一方向(X轴正方向)，在衬底1中定义有核心区B及与核心区B相邻的台阶区A1、A2。可以理解的是，台阶区A1、核心区B和台阶区A2的排列分布还可以有其他不同的形式，在此不再赘述。
详细地，在步骤S2中，如图4所示，在衬底1上交替形成多层第一介电层21和栅极层22，得到堆栈结构2；其中，一层第一介电层21和一层栅极层22构成一层复合层，即堆栈结构2由多层层叠设置的复合层组成，第一介电层21和栅极层22的层数可视情况灵活选择设计，第一介电层21可以是氧化硅、氮氧化硅等材质，栅极层22可以是钽、钨等材质。
详细地，在步骤S3中，如图5所示，通过先光刻后刻蚀，形成垂直贯穿台阶区A1、A2上的堆栈结构2的伪沟道孔DCH。
其中，在所述衬底的堆栈平面内，多个所述伪沟道孔呈阵列分布，且在光刻修正之前，每个所述伪沟道孔在第一方向上延伸呈长条状设置。
更详细地，如图6所示，在衬底1的堆栈平面(即XY平面)内，多个伪沟道孔DCH呈阵列分布，且在光刻修正之前，每个伪沟道孔DCH在第一方向上延伸呈长条状设置。
更详细地，如图6所示，沿第二方向(Y轴正方向)相邻的两列伪沟道孔DCH对准分布，且多个伪沟道孔DCH设计为延伸方向一致的长条状(即长边沿第一方向设置的长方形)，因为光刻工艺的考量，呈长方形的伪沟道孔DCH会被修剪成如图7所示的椭圆形，且椭圆形的长轴沿第一方向，即最终得到的伪沟道孔DCH在衬底1上的垂直投影(即XY平面内的投影)形状呈椭圆形。
可选地，多个伪沟道孔DCH的阵列分布密度并非不变，沿着台阶区A1、A2指向核心区B的方向，伪沟道孔DCH的密度逐渐增大，即：沿着第一方向靠近核心区B处伪沟道孔DCH的密度高，沿着第一方向远离核心区B处伪沟道孔DCH的密度低，以增强后续形成的伪沟道结构3对整体结构的应力支撑，防止形变。
可以理解的是，伪沟道孔DCH在衬底1上的垂直投影形状还可以是长方形等其它具有一定方向上倾向性的形状设计，对应的长宽比的比值较大，刻蚀形成的伪沟道孔DCH非圆形孔；但是，由于刻蚀工艺和刻蚀深度的限制，呈长方形的伪沟道孔DCH越靠近底部其宽度会逐渐收缩从中间弯曲变形，而呈椭圆形的伪沟道孔DCH虽然也会逐渐收缩，但是其短轴缩短、长轴伸长，仍为椭圆形，形变相对较小。
详细地，在步骤S4中，如图8所示，用绝缘材料(如氧化硅)填充伪沟道孔DCH，形成伪沟道结构3，通过伪沟道结构3提高台阶区A1、A2的结构支撑作用。由于沿着第一方向靠近核心区B处伪沟道孔DCH的密度高，对应的伪沟道结构3的密度也高，强化了对核心区B及整个结构的支撑作用。
可选地，在形成堆栈结构2之后，在替换形成栅极层23之前，即在步骤S2之后、在步骤S4之前，所述三维存储器的制造方法还包括：
Stp1、在台阶区A1、A2中形成台阶结构4，台阶结构4包括多级台阶4a，每级台阶4a暴露出一层伪栅极层22；
Stp2、形成垂直贯穿核心区B的沟道孔CH；
Stp3、填充沟道孔CH，形成导电沟道结构5，导电沟道结构5包括导电沟道层。
详细地，如图9所示，在步骤Stp1中，在台阶区A1、A2中形成台阶结构4(避开伪沟道结构3)，台阶结构4包括多级台阶4a，每级台阶4a暴露出一层伪栅极层22和一层第一介电层21，便于后续栅极层23的电引出。
详细地，如图10所示，在步骤Stp2中，刻蚀核心区B，形成贯穿核心区B的沟道孔CH，对应刻蚀停留在衬底1中。
详细地，如图11所示，在步骤Stp3中，先后多次填充沟道孔CH，形成导电沟道结构5，导电沟道结构5包括导电沟道层及其他介电层。
详细地，如图12-图14所示，将伪栅极层22替换为栅极层23的步骤S5进一步包括：
S51、如图12所示，形成第二介电层210，第二介电层210至少覆盖台阶结构4；
S52、如图6-图7所示，形成垂直贯穿堆栈结构2和第二介电层210的栅线分隔槽GLS，栅线分隔槽GLS沿着第一方向在核心区B和台阶区A1、A2内断续分布，且多个栅线分隔槽GLS在第二方向上间隔排列；
S53、如图13所示，沿着栅线分隔槽GLS(图中未示出)，刻蚀去除伪栅极层22；
S54、如图14所示，沿着栅线分隔槽GLS(图中未示出)，在伪栅极层22的位置上形成栅极层23。
更详细地，如图7所示，由于前期形成的伪沟道结构3呈阵列分布，对应的扭曲形变较小，沿着第一方向的分布几乎为直线，使得后续形成的栅线分隔槽GLS几乎也在第一方向上直线分布，形状规则且不挤压其尺寸，降低了栅线分隔槽GLS的刻蚀工艺难度。
可选地，在将伪栅极层22替换为栅极层23之后，在台阶区A1、A2中形成接触孔CT之前，所述三维存储器的制造方法还包括：
Stp4、沿着栅线分隔槽GLS，去除导电沟道结构5位于衬底1中的部分外围结构，并对衬底1进行牺牲层(即第二半导体层)的替换，在第二半导体层位置处得到第四半导体层，得到的第四半导体层与导电沟道结构5中的导电沟道层电连接；
Stp5、填充栅线分隔槽GLS，得到栅线分隔结构，实现区块结构内部的区划和相邻区块之间的区划。
详细地，如图15所示，在步骤S5中，在台阶区A1、A2上，形成垂直贯穿第二介电层210的多个接触孔CT，多个接触孔CT与多级台阶4a一一对应，且每个接触孔CT的底部暴露出对应台阶4a中的栅极层23。
更详细地，如图6所示，在衬底1的堆栈平面(即XY平面)内，多个接触孔CT呈阵列分布，且一个接触孔CT的周围设有呈矩形分布的四个伪沟道孔DCH；伪沟道孔DCH与接触孔CT在第一方向上相互错开及第二方向上均相互错开，即使最终得到的伪沟道孔DCH在第一方向上有偏移，因为伪沟道孔DCH与接触孔CT在第二方向上相互错开，使得伪沟道孔DCH与接触孔CT之间完全不存在重叠合并的风险。可以理解的是，一个接触孔CT的周围还可以设有三个、五个等其他数目的伪沟道孔DCH，在此不做限制。
更详细地，如图6所示，多个接触孔CT设计为呈阵列分布的正方形，因为光刻工艺的考量，在光刻修正之后，呈正方形的接触孔CT会被修剪成如图7所示的圆形，即最终得到的接触孔CT在衬底1上的垂直投影(即XY平面内的投影)形状呈圆形；在光刻修正之后，伪沟道孔DCH在衬底1上的垂直投影形状呈椭圆形，接触孔CT在衬底1上的垂直投影形状呈圆形，基于这样的形状设计能进一步减小伪沟道孔DCH与接触孔CT的重叠合并风险。
详细地，如图16所示，在步骤S6中，填充接触孔CT，形成导电插塞6，导电插塞6与台阶4a暴露出的栅极层23一一对应且电连接，实现栅极层23的电引出。
最终，得到如图16-图17所示的三维存储器，其包括：
衬底1，衬底1中定义有核心区B及与核心区B相邻的台阶区A1、A2；
堆叠结构20，设置在衬底1上；
导电沟道结构5，垂直贯穿核心区B上的堆叠结构20；
伪沟道结构3，垂直贯穿台阶区A1、A2上的堆叠结构20；
导电插塞6，设置在台阶区A1、A2上的堆叠结构20中，且与堆叠结构20电连接。
其中，如图17所示，在衬底1的堆栈平面内，多个伪沟道结构3呈阵列分布，且每个伪沟道结构3在第一方向上延伸呈长条状设置。
详细地，如图17所示，在衬底1的堆栈平面内，多个导电插塞6同样呈阵列分布，且一个导电插塞6的周围设有呈矩形分布的四个伪沟道结构3；伪沟道结构3与导电插塞6在第一方向及第二方向上均相互错开。即使最终得到的伪沟道结构3在第一方向上有偏移，因为伪沟道结构3与导电插塞6在第二方向上相互错开，使得伪沟道结构3与导电插塞6之间完全不存在重叠合并的风险。
详细地，如图17所示，伪沟道结构3在衬底1上的垂直投影形状呈椭圆形，且椭圆形的长轴沿第一方向，具有一定方向的倾向性，导电插塞6在衬底1上的垂直投影形状呈圆形，基于这样的形状设计能进一步减小伪沟道结构3与导电插塞6的重叠合并风险，能避免二者的重合引起的结构不稳定和电学性能不良。
可选地，沿着台阶区A1、A2指向核心区B的方向，伪沟道结构3的密度逐渐增大，即：沿着第一方向，在越靠近核心区B处，伪沟道结构3的密度越高。
详细地，如图16所示，堆叠结构20包括多层层叠设置的复合层，每层复合层包括一层第一介电层21和一层栅极层23，堆叠结构20中的多层复合层在台阶区A1、A2上呈多级台阶设置；三维存储器包括多个导电插塞6，多个导电插塞6与多级台阶4a一一对应，且每个导电插塞6与对应台阶4a中的栅极层23电连接。
详细地，如图17所示，所述三维存储器包括栅线分隔结构7，栅线分隔结构7沿着第一方向在核心区B和台阶区A1、A2内断续分布；所述三维存储器包括多个栅线分隔结构7，多个栅线分隔结构7在第二方向上间隔排列。
综上所述，在本发明所提供的三维存储器的制造方法及三维存储器中，在衬底的堆栈平面内，多个伪沟道孔与多个接触孔分别呈阵列分布，且一个接触孔的周围设有多个伪沟道孔，伪沟道孔与接触孔在第一方向上相互错开，且伪沟道孔与接触孔在第二方向上相互错开，即使伪沟道孔和后续形成的接触孔之间存在第一方向或第二方向的套刻偏移，也不会存在重叠合并的风险，不影响三维存储器的结构布局设计，增强了三维存储器的结构稳定性和电学性能；不用考虑伪沟道孔与后续的接触孔在第一方向或第二方向上的套刻偏移量的计算校正，减少了前期学习处理过程，提高了三维存储器的生产制造效率；伪沟道孔统一设计为方向一致的长条状，降低了其刻蚀工艺难度；由于光刻修正后的伪沟道结构呈阵列分布且垂直投影形状呈椭圆形，对应的扭曲形变较小，沿着第一方向的分布几乎为直线，使得后续形成的栅线分隔槽几乎也在第一方向上直线分布，形状规则且不挤压其尺寸，降低了栅线分隔槽的刻蚀工艺难度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种三维存储器的制造方法，其特征在于，包括：
提供衬底，在所述衬底中定义核心区及与所述核心区相邻的台阶区；
在所述衬底上形成堆栈结构，所述堆栈结构包括层叠交替设置的第一介电层和伪栅极层；
形成垂直贯穿所述台阶区上的所述堆栈结构的伪沟道孔；
填充所述伪沟道孔，形成伪沟道结构；
将所述伪栅极层替换为栅极层；
在所述台阶区中形成接触孔；
填充所述接触孔，形成导电插塞；
其中，在所述衬底的堆栈平面内，多个所述伪沟道孔呈阵列分布，且在光刻修正之前，每个所述伪沟道孔在第一方向上延伸呈长条状设置。
2.根据权利要求1所述的三维存储器的制造方法，其特征在于，在所述衬底的堆栈平面内，多个所述接触孔呈阵列分布，且一个所述接触孔的周围设有多个所述伪沟道孔，所述伪沟道孔与所述接触孔在所述第一方向及第二方向上均相互错开，所述第二方向垂直于所述第一方向。
3.根据权利要求1或2所述的三维存储器的制造方法，其特征在于，在光刻修正之后，所述伪沟道孔在所述衬底上的垂直投影形状呈椭圆形，且所述椭圆形的长轴沿所述第一方向，所述接触孔在所述衬底上的垂直投影形状呈圆形。
4.根据权利要求3所述的三维存储器的制造方法，其特征在于，沿着所述台阶区指向所述核心区的方向，所述伪沟道孔的密度逐渐增大。
5.根据权利要求4所述的三维存储器的制造方法，其特征在于，在形成所述堆栈结构之后，在替换形成所述栅极层之前，所述三维存储器的制造方法还包括：
形成垂直贯穿所述核心区的沟道孔；
填充所述沟道孔，形成导电沟道结构，所述导电沟道结构包括导电沟道层。
6.根据权利要求5所述的三维存储器的制造方法，其特征在于，在形成所述堆栈结构之后，在替换形成所述栅极层之前，所述三维存储器的制造方法还包括：
在所述台阶区中形成台阶结构，所述台阶结构包括多级台阶，每级所述台阶暴露出一层所述第一介电层和一层所述伪栅极层。
7.根据权利要求6所述的三维存储器的制造方法，其特征在于，将所述伪栅极层替换为所述栅极层的步骤包括：
形成第二介电层，所述第二介电层至少覆盖所述台阶结构；
形成垂直贯穿所述堆栈结构和所述第二介电层的栅线分隔槽，所述栅线分隔槽沿着所述第一方向在所述核心区和所述台阶区内断续分布，且多个所述栅线分隔槽在所述第二方向上间隔排列；
沿着所述栅线分隔槽，刻蚀去除所述伪栅极层；
沿着所述栅线分隔槽，在所述伪栅极层的位置上形成栅极层。
8.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述衬底包括沿着远离所述堆栈结构到靠近所述堆栈结构方向上依次层叠设置的基础衬底、第一半导体层、第二半导体层和第三半导体层，在将所述伪栅极层替换为所述栅极层之后，在所述台阶区中形成所述接触孔之前，所述三维存储器的制造方法还包括：
沿着所述栅线分隔槽，对所述第二半导体层替换，在所述第二半导体层位置处得到第四半导体层，所述第四半导体层与所述导电沟道层电连接；
填充所述栅线分隔槽，得到栅线分隔结构。
9.根据权利要求8所述的三维存储器的制造方法，其特征在于，在所述台阶区中形成所述接触孔的步骤包括：
形成垂直贯穿所述第二介电层的多个所述接触孔，多个所述接触孔与多级所述台阶一一对应，且每个所述接触孔的底部暴露出对应所述台阶中的所述栅极层。
10.一种三维存储器，其特征在于，包括：
衬底，所述衬底中定义有核心区及与所述核心区相邻的台阶区；
堆叠结构，设置在所述衬底上；
导电沟道结构，垂直贯穿所述核心区上的所述堆叠结构；
伪沟道结构，垂直贯穿所述台阶区上的所述堆叠结构；
导电插塞，设置在所述台阶区上的所述堆叠结构中，且与所述堆叠结构电连接；
其中，在所述衬底的堆栈平面内，多个所述伪沟道结构呈阵列分布，且每个所述伪沟道结构在第一方向上延伸呈长条状设置。
11.根据权利要求10所述的三维存储器，其特征在于，在所述衬底的堆栈平面内，多个所述导电插塞呈阵列分布，且一个所述导电插塞的周围设有多个所述伪沟道结构，所述伪沟道结构与所述导电插塞在所述第一方向及第二方向上均相互错开，所述第二方向垂直于所述第一方向。
12.根据权利要求11所述的三维存储器，其特征在于，所述伪沟道结构在所述衬底上的垂直投影形状呈椭圆形，且所述椭圆形的长轴沿所述第一方向，所述导电插塞在所述衬底上的垂直投影形状呈圆形。
13.根据权利要求10或11所述的三维存储器，其特征在于，沿着所述台阶区指向所述核心区的方向，所述伪沟道结构的密度逐渐增大。
14.根据权利要求13所述的三维存储器，其特征在于，所述堆叠结构包括多层层叠设置的复合层，每层所述复合层包括一层第一介电层和一层栅极层，所述堆叠结构中的多层所述复合层在所述台阶区上呈多级台阶设置；所述三维存储器包括多个导电插塞，多个所述导电插塞与多级所述台阶一一对应，且每个所述导电插塞与对应所述台阶中的所述栅极层电连接。
15.根据权利要求14所述的三维存储器，其特征在于，所述三维存储器还包括栅线分隔结构，所述栅线分隔结构沿着所述第一方向在所述核心区和所述台阶区内断续分布。
16.根据权利要求15所述的三维存储器，其特征在于，所述三维存储器包括多个所述栅线分隔结构，多个所述栅线分隔结构在所述第二方向上间隔排列。
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