KR102220682B1 - Sram 셀과 표준 셀 사이의 스페이스 최적화 - Google Patents

Sram 셀과 표준 셀 사이의 스페이스 최적화 Download PDF

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Abstract

방법은 표준 셀 영역 내에 직사각형 스페이스를 가진 표준 셀 영역을 레이아웃하는 단계를 포함한다. 표준 셀 영역은 직사각형 스페이스를 마주보는 제1 하부 경계를 갖는 표준 셀의 제1 열, 및 직사각형 스페이스를 마주보는 사이드 경계를 가진 복수의 표준 셀을 포함한다. 복수의 표준 셀은 표준 셀의 하부 열을 포함한다. 메모리 어레이는 직사각형 스페이스 내에 레이아웃되고, 하부 열의 제2 하부 경계 및 메모리 어레이의 제3 하부 경계는 동일 직선에 정렬된다. 필러 셀 영역은 직사각형 스페이스 내에 레이아웃된다. 필러 셀 영역은, 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 제1 상부 경계, 및 메모리 어레이의 제2 상부 경계와 접촉하는 제4 하부 경계를 포함한다.

Description

SRAM 셀과 표준 셀 사이의 스페이스 최적화{SPACE OPTIMIZATION BETWEEN SRAM CELLS AND STANDARD CELLS}
[우선권 주장 및 상호 참조]
본 출원은 참조로 여기에 포함되고 발명이 명칭이 "Space Optimization Between SRAM and Standard Cell"이며 2019년 2월 21일에 출원된 미국 가출원 62/808,506의 이익을 주장한다.
메모리 어레이의 전형적인 형태인 메모리 셀은 주로 표준 셀과 동일한 칩 상에 형성된다. 표준 셀은 메모리 셀을 사용하는 로직 회로의 셀을 포함할 수 있다. 공통으로 사용되는 메모리 셀은 SRAM(Static Random Access Memory) 셀이다. 통상적으로, 디자인 룰 및 프로세스 이유 때문에, SRAM 셀은 표준 셀과 직접 접할 수 없으며, SRAM 셀과 가장 가까운 표준 셀 사이에 공백(white space)이 예약되어야 한다. 공백은 복수의 표준 셀의 전체 셀 높이보다 크다. 따라서, 종래의 회로는 칩 면적 사용량에 있어서 비용적으로 효율적이지 않다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따른 회로 내의 디바이스 영역의 개략도를 도시한다.
도 2는 일부 실시형태에 따른 디자인 격자에 대응하는 표준 셀의 경계를 도시한다.
도 3은 일부 실시형태에 따른 디자인 격자에 대응하는 메모리 셀의 경계를 도시한다.
도 4 내지 도 7은 일부 실시형태에 따른 디자인 격자에 대응하는 필러 셀(filler cell)의 경계를 도시한다.
도 8은 일부 실시형태에 따른 디자인 격자에 대응하는 표준 셀, 필러 셀 set0, 및 메모리 셀의 인접 방식(abutting scheme)을 도시한다.
도 9는 일부 실시형태에 따른 디자인 격자에 대응하는 표준 셀, 필러 셀 set3, 필러 셀 set0, 및 메모리 셀의 인접 방식을 도시한다.
도 10은 일부 실시형태에 따른 디자인 격자에 대응하는 표준 셀, 필러 셀 set6, 필러 셀 set0, 및 메모리 셀의 인접 방식을 도시한다.
도 11은 일부 실시형태에 따른 디자인 격자에 대응하는 표준 셀, 필러 셀 set3, 필러 셀 set6, 필러 셀 set0, 및 메모리 셀의 인접을 도시한다.
도 12 내지 도 14는 일부 실시형태에 따른 일부 회로의 레이아웃 내의 일부 세부사항을 도시한다.
도 15는 일부 실시형태에 따른 2개의 메모리 어레이를 포함하는 회로의 디바이스 영역을 도시한다.
도 16은 일부 실시형태에 따른 회로를 디자인하기 위한 프로세스 플로우를 도시한다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
일부 실시형태에 따른, 메모리 셀 및 표준 셀(로직 셀)을 포함하는 집적 회로 및 이것을 레이아웃하기 위한 방법이 제공된다. 일부 실시형태의 몇가지 변형이 논의된다. 본 명세서에서 논의된 실시형태는 본 개시의 주제를 만들거나 사용할 수 있는 실시예를 제공하기 위한 것이며, 통상의 기술자는 다른 실시형태의 고려되는 범위 내에 있으면서 이루어질 수 있는 수정을 용이하게 이해할 것이다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
본 개시의 일부 실시형태에 따라, 집적 회로가 디자인된다. 집적 회로는 복수의 열로 배열된 표준 셀 및 표준 셀에 의해 둘러싸인 영역 내에 형성된 메모리 어레이를 포함한다. 필러 셀은 하나 또는 복수의 열로 배열되고 메모리 셀과 표준 셀의 가장 가까운 열 사이에 할당된다. 필러 셀의 높이는 가능한 한 작을 수 있으며, 디자인 룰 및 프로세스 룰을 위반하지 않으면 물리적 웨이퍼 상에 회로를 형성하는 프로세스가 수용 가능한 프로세스 마진으로 성공적으로 수행될 수 있다. 상이한 높이를 가진 필러 셀의 세트가 디자인 및 형성된다. 최적의 필러 셀을 위한 높이를 계산하고 선택하는 방법이 제공된다. 본 출원의 개념을 논의하기 위한 실시예로서 SRAM(Static Random Access Memory) 셀이 사용되었지만, 이 개념은 MRAM(Magneto Resistive Random Access) 셀, DRAM(Dynamic Random Access Memory) 등의 다른 타입의 메모리 셀에 적용될 수 있음이 인식된다.
설명 전체에서 셀의 열의 방향은 X 방향(+X 및 -X 방향을 포함함)으로 표시되고, 셀의 행의 방향은 Y 방향(+Y 및 -Y 방향을 포함함)으로 표시된다. 또한, +Y 방향에서의 영역 또는 셀의 경계는 상부 경계를 의미하고 -Y 방향에서의 영역 또는 셀의 경계는 하부 경계를 의미한다. 대응적으로, +Y 측은 상측 또는 상부측이라 지칭되고, -Y 측은 하측 또는 하부측이라 지칭된다. 따라서, 제1 피쳐가 제2 피쳐의 +Y 측 상에 있으면, 제1 피쳐는 제2 피쳐의 "위에" 또는 "상에" 있는 것을 의미하고, 제2 피쳐는 제1 피쳐의 "아래에" 또는 "밑에" 있는 것을 의미한다. Y 방향에서의 영역 또는 셀의 치수는 셀 또는 영역의 높이를 의미한다. 또한, 제1 피쳐는 제2 피쳐에 대해 "수평으로 정렬된" 것을 의미하고, 이것은 제1 피쳐와 제2 피쳐가 동일한 Y 방향 좌표를 갖는 것을 의미한다. 제1 피쳐가 제2 피쳐에 대해 "수직으로 정렬된" 것을 의미하는 경우에, 이것은 제1 피쳐와 제2 피쳐가 동일한 X 방향 좌표를 갖는 것을 의미한다.
도 1은 집적 회로 영역(20)의 개략도를 도시한다. 집적 회로 영역(20)은 복수의 표준 셀(23)을 포함한다. 일부 실시형태에 따르면, 표준 셀(23)은 또한 로직 셀(logic cell) 또는 코어 셀(core cell)로 지칭된다. 표준 셀은, NOR 게이트, NAND 게이트, 인버터 등의 베이직 셀 및 베이직 셀을 사용하여 형성되는 복합 셀을 포함할 수 있다. 표준 셀의 레이아웃은 셀 라이브러리에 저장된다.
메모리 매크로(memory macro)(22)는 집적 회로 영역(20) 내에 할당될 것이고 표준 셀 열(Srow-A) 및 표준 셀 열(Srow-1 내지 Srow-(k+1))을 포함하는 표준 셀에 의해 둘러싸인다. 메모리 매크로(22)를 둘러싸는 표준 셀은, 집합적으로 표준 셀 영역(21)으로 지칭되는 표준 셀(23)을 포함한다. 메모리 매크로(22)는 메모리 어레이(24), SRAM 주변부(26)(부분(26A, 26B, 26C)를 포함함), 및 필러 셀 영역(28)을 포함한다. 메모리 어레이(24)는 SRAM 셀의 복수의 열 및 복수의 행으로서 할당된다. SRAM 어레이(24)의 열의 전체 수는 정수인 m이다. 따라서, SRAM 셀의 열은 Mrow-1, Mrow-2 ... 내지 Mrow-m으로 표시된다. 정수 m은 2의 배수일 수 있으며, 예를 들어 64, 128, 256, 512, 1024 등으로부터 선택된 수일 수 있다. SRAM 주변부 영역(26)은, 도 1에 도시된 바와 같이, SRAM 어레이(24)의 하부측 상의 부분(26A), 좌측 상의 부분(26B), 및 우측 상의 부분(26C)을 포함할 수 있다.
SRAM 매크로(22)는 표준 셀의 k개의 열을 통해 연장되고 표준 셀 열(Srow-1 내지 Srow-k) 내에 피트(fit)되고, k는 정수이다. 도 1에 도시된 바와 같이, 표준 셀 열(Srow-1 내지 Srow-k)은 SRAM 매크로(22)의 좌측 및 우측 상의 표준 셀(23)을 포함한다. 표준 셀 열(Srow-A)은 SRAM 매크로(22) 위에 있고 SRAM 매크로(22)에 인접해 있다. 표준 셀 열(Srow-(k+1))은 SRAM 매크로(22) 아래에 있고 또한 SRAM 매크로(22)에 인접해 있다. SRAM 매크로(22)는 표준 셀(23)의 열 내에 타이트하게 피트되어 있다. 따라서, SRAM 매크로(22)의 상부 경계는 표준 셀 열(Srow-1)의 상부 경계에 수평으로 정렬되고, SRAM 매크로(22)의 하부 경계는 표준 셀 열(Srow-k)의 하부 경계에 수평으로 정렬된다.
SRAM 주변부(26)는 예를 들어 워드 라인 인코더, 워드 라인 드라이버, 감지 증폭기 등을 포함할 수 있다. 일부 실시형태에 따르면, SRAM 주변부(26)는 표준 회로로서 취급될 수 있고 그 내부에 표준 셀을 가질 수 있다. SRAM 주변부(26) 내의 셀의 열의 셀 높이는 표준 셀(23)의 열의 셀 높이와 동일할 수 있다. 또한, SRAM 주변부(26) 내의 셀의 각 열은 표준 셀(23)의 열에 수평으로 정렬될 수 있다. 따라서, SRAM 주변부(26)의 부분(26A)은 표준 셀 열(Srow-(n+1))의 상부 경계에 수평으로 정렬된 상부 경계를 갖는다. 이것은 또한, 필러 셀 영역(28)과 SRAM 어레이(24)가 조합하여 n 개의 표준 셀(23)에 피트되고, SRAM 어레이(24)의 하부 경계는 표준 셀 열(Srow-n)의 하부 경계에 정렬된다는 것을 의미한다. 이 정렬은 점선(32)으로 표시되어 있다. SRAM 어레이(24) 및 필러 셀 영역(28)에 수평으로 정렬된 표준 셀의 대응 열은 Srow-1 내지 Srow-n으로 표시되어 있다.
필러 셀 영역(28)은 SRAM 어레이(24)와 표준 셀 열(Srow-A) 사이에 형성된다. 필러 셀 영역(28)은, 표준 셀 열(Srow-A)의 하부 경계에 인접한 상부 경계 및 SRAM 어레이(24)의 상부 경계에 인접한 하부 경계를 갖는다. 필러 셀 영역(28) 내의 필러 셀은 전기적 기능을 가질 수 있거나 가질 수 없다. 필러 셀 영역 (28) 내의 필러 셀의 디자인은 다음 단락에서 상세하게 논의된다. 본 개시의 일부 실시형태에 따르면, 필러 셀 영역(28)의 좌측 경계는 SRAM 어레이(24)의 좌측 경계와 같은 높이가 되고, 필러 셀 영역(28)의 우측 경계는 SRAM 어레이(24)의 우측 경계와 같은 높이가 된다. 또한, 필러 셀 영역(28)은 필러 셀의 복수의 행을 포함하고, 필러 셀 영역(23) 내의 필러 셀의 행은 SRAM 어레이(24) 내의 SRAM 셀의 열과 동일 폭을 가질 수 있고 SRAM 어레이(24) 내의 SRAM 셀의 열에 수직으로 정렬될 수 있다.
도 1은 수평 격자 라인(34A) 및 수직 격자 라인(34B)으로 형성되는 디자인 격자(35)를 도시한다. 격자 라인(34A)은 이웃하는 격자 라인(34A) 간의 거리인 균일한 격자 간격을 가질 수 있다. 격자 라인(34B)도 이웃하는 격자 라인(34B) 간의 거리인 균일한 격자 간격을 가질 수 있다. 격자 라인(34A)의 격자 간격은 격자 라인(34B)의 격자 간격과 동일할 수 있다. 본 개시의 일부 실시형태에 따르면, SRAM 매크로(22), SRAM 어레이(24), 필러 셀 영역(28), 및 표준 셀 영역(21) 등의 모든 회로 영역 및 회로 영역 내의 셀은 디자인 정렬을 위해 격자 라인(34A, 34B) 상에 떨어지는 경계를 가질 필요가 있다. 따라서, 표준 셀, SRAM 셀, 및 필러 셀의 셀 높이 및 길이는, 실시예로서 도 2 내지 도 11에 도시된 바와 같이, 격자 간격(GS: grid spacing)의 정수배와 동일하도록 디자인된다.
SRAM 어레이(24)의 상부 경계는, 패턴 충돌 및 디자인 룰 위반을 야기하기 때문에, 표준 셀 행(Srow-A)의 하부 경계에 직접 인접하지 않을 수 있는 것으로 인식된다. 따라서, 필러 셀 영역(28)이 삽입된다. 필러 셀 영역(28)은 디자인 룰을 위반하지 않고 표준 셀 열(Srow-A) 및 SRAM 어레이(24) 양자(both)에 직접 인접할 수 있다. 또한, SRAM 어레이(24)의 하부 경계가 표준 셀 열(Srow-n)의 하부 경계에 수평으로 정렬될 때, SRAM 어레이(24)의 상부 경계는 Srow-2 등의 표준 셀 열의 상부 경계에 수평으로 정렬되거나 정렬되지 않을 수 있다. 대신, SRAM 어레이(24)의 상부 경계는 표준 셀 열의 중간 레벨에, 예를 들어, 도 1에서의 점선(37)에 의해 도시된 바와 같이, 표준 셀 열의 상부 경계와 하부 경계 사이에 있는 중간 레벨에 정렬될 수 있다. 이것은 또한, SRAM 어레이(24)와 표준 셀(23) 사이의 상부 경계 오정렬의 문제를 해결하기 위해 필러 영역(28)이 삽입될 것이라는 것을 의미한다.
도 2는 격자(35)에 관하여 표준(STD: standard) 셀(23)의 경계를 도시한다. 도 2는 표준 셀(23)의 경계(엣지)가 격자 라인(34A, 34B) 상에 떨어지는 것을 도시한다. 따라서, 표준 셀(23)의 높이(H1)는 격자 간격(GS)의 정수배와 동일하다. 설명 전체에서, 셀 및 영역의 높이는 셀이 연장되는 격자 간격의 수와 관련하여 언급된다. 예를 들어, 셀이 15개의 격자 간격을 통해 연장될 때 셀의 높이는 15이다. 마찬가지로, 표준 셀(23)의 길이(L1)는 격자 간격(GS)의 정수배와 동일하다. 이웃하는 표준 셀(23)(도 1에서)은, 이들이 서로 인접하는 경우에도 상이한 길이(L1)를 가질 수 있음이 인식된다. 일부 실시형태에 따르면, 표준 셀(23)은 그 내부에 트랜지스터를 포함한다. 트랜지스터는 FinFET(Fin Field-Effect Transistor) 등의 평면형 트랜지스터일 수 있다. 본 개시의 일부 실시형태에 따르면, 트랜지스터가 FinFET일 때, FinFET의 대응하는 활성 영역은 X 방향으로 길이 방향을 갖는 반도체 핀이다. 후속하여 논의되는 실시예에서, 반도체 핀은 트랜지스터의 활성 영역의 실시예로서 사용된다.
도 3은 격자(35)에 관하여 SRAM 셀(25)의 경계를 도시한다. 도 3은 SRAM 셀(25)의 경계가 또한 격자(35)의 격자 라인(34A, 34B) 상에 떨어지는 것을 도시한다. 따라서, 표준 셀(23)의 높이(H2)는 격자 간격(GS)의 정수배와 동일하다. 표준 셀(23)의 높이(H1)는 SRAM 셀(25)의 높이(H2)보다 크거나, 동일하거나, 작을 수 있다. 또한, SRAM 셀(25)의 길이(L2)는 격자 간격(GS)의 정수배와 동일하다. 길이(L2)는 표준 셀(23)의 길이(L1)와 동일하거나 상이할 수 있다. 일부 실시형태에 따르면, SRAM 셀(25)은 FinFET 등의 평면형 트랜지스터일 수 있는 트랜지스터를 내부에 포함한다. 본 개시의 일부 실시형태에 따르면, 트랜지스터가 FinFET일 때, FinFET의 대응하는 활성 영역은 X 방향으로 길이 방향을 갖는 반도체 핀이다.
본 개시의 일부 실시형태에 따른 6개 트랜지스터(6T) SRAM 셀(25)의 레이아웃을 나타내는 도 12에 SRAM 셀(25)의 레이아웃의 실시예가 도시되어 있다. 예시적 SRAM 셀(25)은 풀 업 트랜지스터(PU), 풀 다운 트랜지스터(PD), 및 패스 게이트 트랜지스터(PG)를 포함한다. 반도체 핀(40) 및 게이트 피쳐(42)가 예시되어 있다. 반도체 핀(40)은, 물리적 웨이퍼 상에 제조될 때, 주위의 격리 영역(STI(Shallow Trench Isolation) 영역)의 상부 표면보다 높이 돌출되는 반도체 영역이다. 예시된 레이아웃은 레이아웃의 (전체는 아니지만) 일부 층들을 도시한다. 예를 들어, 반도체 핀(40) 및 게이트 피쳐(42)를 절단하기 위한 층들 중 일부는 도시되어 있지 않다. 따라서, 반도체 핀(40)이 SRAM 셀(25)의 좌측 경계로부터 우측 경계로 연장되는 것으로 도시되어 잇지만, SRAM 셀(25) 내의 반도체 핀(40)은 실제로 더 짧은 부분들로 절단된다. 마찬가지로, 게이트 피쳐(42)가 SRAM 셀(25)의 상부 경계로부터 하부 경계로 연장되는 것으로 도시되어 있지만, 게이트 피쳐(42)는 실제로 더 짧은 부분들로 절단될 수 있다.
도 4는 격자(35)에 관하여 필러 셀(set0)의 경계를 도시한다. 마찬가지로, 필러 셀(set0)의 경계도 격자(35) 상에 떨어진다. 본 개시의 일부 실시형태에 따르면, 필러 셀(set0)의 높이(H2’)는 도 3에 도시된 바와 같이 SRAM 셀(25)의 높이(H2)와 동일하고 또한 격자 간격(GS)의 정수배와 동일하다. 높이(H2’)를 높이(H2)와 동일하게 하면, (물리적) 반도체 웨이퍼 상에 회로를 구현할 때, 디자인 룰을 위반하여 프로세스 문제를 초래하지 않고, 회로 디자인을 단순화할 수 있다. 대체 실시형태에 따르면, 필러 셀(set0)의 높이(H2’)는 도 3에 도시된 바와 같이 SRAM 셀(25)의 높이(H2)와 상이하다(더 작거나 크다). 본 개시의 일부 실시형태에 따르면, 필러 셀(set0)의 길이(L2’)는, 레이아웃 디자인을 단순화하기 위해, 도 3에서의 SRAM 셀(25)의 길이(L2)와 동일하다. 본 개시의 대체 실시형태에 따르면, 필러 셀(set0)의 길이(L2’)는 SRAM 셀(25)의 길이(L2)와 상이하다.
본 개시의 일부 실시형태에 따르면, 필러 셀(set0)의 디자인은, 커스터마이징되고, 표준 셀 열(Srow-A)(도 1) 내의 표준 셀(23) 및 SRAM 어레이(24) 내의 SRAM 셀(25) 양자의 디자인 및 레이아웃에 의해 영향을 받는다. 이것은, 필러 셀(set0)과 인접하거나 이웃하는 SRAM 셀과 표준 셀의 각 쌍에 대하여 특별한(special) 필러 셀(set0)이 요구될 수 있다는 것을 의미한다. 한편, 도 5 내지 도 7에 도시된 것과 같은 다른 필러 셀은 이웃하는 SRAM 셀, 표준 셀, 및 필러 셀(set0)의 다지인에 따라 커스터마이징되거나 커스터마이징되지 않을 수 있다.
본 개시의 일부 실시형태에 따르면, 필러 셀(set0)은, 하나 이상의 반도체 핀을 포함하고, 게이트 전극, 폴리실리콘 스트립, 금속 게이트 등을 포함할 수 있는 게이트 피쳐의 패턴을 포함하거나 포함하지 않을 수 있다. 필러 셀(set0)은 또한, 콘택트 플러그, 금속 라인 등의 더미 피쳐를 포함할 수 있다. X 방향에서 길이 방향을 갖는 복수의 반도체 핀(40) 및 Y 방향에서 길이 방향을 갖는 복수의 게이트 피쳐(42)를 도시하는 도 12에 필러 셀(set0)의 예시적 레이아웃이 도시되어 있다. 일부 실시형태에 따르면, 일부 또는 모든 반도체 핀(40)은 필러 셀(set0)의 좌측 경계(23-LB)로부터 우측 경계(23-RB)로 연속적으로 연장된다. 대체 실시형태에 따르면, 필러 셀(set0) 내의 반도체 핀(40)은, 브레이크(break)를 가질 수 있고, 좌측 경계(23-LB)로부터 우측 경계(23-RB)로 연속적으로 연장되지 않는다. 마찬가지로, 일부 또는 모든 게이트 피쳐(42)는 필러 셀(set0)의 상부 경계(23-TB)로부터 하부 경계(23-BB)로 연장된다. 대체 실시형태에 따르면, 게이트 피쳐(42)는, 브레이크를 가질 수 있고, 상부 경계(23-TB)로부터 하부 경계(23-BB)로 연장되지 않는다. 다른 필러 셀(set3, set6, set9 등) 내의 반도체 핀 및 게이트 피쳐의 레이아웃은 대응하는 경계로 연속적으로 연장되거나 연장되지 않을 수 있다.
도 5 내지 도 7은 상이한 높이를 가진 복수의 필러 셀을 도시한다. 설명 전체에 걸쳐, 필러 셀은 용어 "set"와 그 뒤의 숫자로 명명되며, 이 숫자는 대응하는 필러 셀의 대응하는 높이를 나타낸다. 예를 들어, 필러 셀 set3, set4, set5, set6, 및 set7은 각각 3, 4, 5, 6, 및 7의 높이를 갖는다.
도 5는 본 개시의 일부 실시형태에 따른 필러 셀(set3)을 도시한다. 필러 셀(set3)의 높이(H3)는 3이고, 이것은 필러 셀(set3)이 3개의 격자 간격에 걸쳐 연장되는 것을 의미한다. 필러 셀(set3)의 길이(L3)는, 길이(L3)가 길이(L2 및/또는 L2’)와 상이할 수도 있지만, SRAM 셀(25)의 길이(L2)(도 3) 및/또는 필러 셀(set0)의 길이(L2’)(도 4)와 동일할 수 있다.
도 5는 또한, 본 개시의 일부 실시형태에 따른 필러 셀(set4)을 도시한다. 필러 셀(set4)의 높이(H4)는 4이고, 이것은 필러 셀(set4)이 4개의 격자 간격에 걸쳐 연장되는 것을 의미한다. 필러 셀(set4)의 길이(L4)는, 길이(L4)가 길이(L2 및/또는 L2’)와 상이할 수도 있지만, SRAM 셀(25)의 길이(L2)(도 3) 및/또는 필러 셀(set0)의 길이(L2’)(도 4)와 동일할 수 있다.
도 6은 본 개시의 일부 실시형태에 따른 필러 셀(set5, set6)을 도시한다. 필러 셀(set5, set6)의 높이는 각각 5 및 6이고, 길이(L5, L6)는 필러 셀(set0)의 길이(L2 및/또는 L2’)와 동일하거나 상이할 수 있다.
도 7은 본 개시의 일부 실시형태에 따른 필러 셀(set7)을 도시한다. 필러 셀(set7)의 높이(H7)는 7이고, 이것은 필러 셀(set7)이 7개의 격자 간격에 걸쳐 연장되는 것을 의미한다. 필러 셀(set7)의 길이(L7)는, 길이(L7)가 길이(L2 및/또는 L2’)와 상이할 수도 있지만, SRAM 셀(25)의 길이(L2)(도 3) 및/또는 필러 셀(set0)의 길이(L2’)(도 4)와 동일할 수 있다.
필러 셀(set3, set4, set5, set6, 및 set7)과 마찬가지로, set8, set9, set10 등의 추가의 필러 셀이 디자인될 수 있고, 이 셀들의 높이 및 길이는 필러 셀(set3 내지 set7)과 유사할 수 있다. 디자인된 가장 높은 필러 셀은 5보다 큰 임의의 높이를 가질 수 있다. 일부 실시형태에 따르면, 가장 높은 필러 셀은 SRAM 매크로(22)와 인접하는 가장 높은 표준 셀의 높이와 동일한 높이를 가질 수 있다. 일부 실시형태에 따르면, 필러 셀(set0, set3, set4, 및 set5)이 디자인되고, 필러 셀(set5)보다 높이가 큰 필러 셀은 디자인되지 않는다. 이러한 실시형태에 따르면, 5보다 큰 높이를 가진 높은 필러 셀이 필요한 경우에, 필러 셀은 2개 이상의 짧은 필러 셀에 인접함으로써 만들어질 수 있다. 예를 들어, 높이가 9인 필러 셀이 필요한 경우에, set3을 set6와 인접하게 함으로써, 3개의 set3 셀이 인접하게 함으로써, 또는 set4와 set5를 인접하게 함으로써, 이것이 달성될 수 있다. set9의 기능을 달성하기 위해 set3과 set6가 인접하는 실시예가 도 11에 도시되어 있다.
1 및 2의 높이를 가진 필러 셀(set1 및 set2)이 각각 회로 디자인에서 필요할 수 있음이 인식된다. 그러나, 디자인 룰은 필러 셀(set1 및 set2)의 사용을 허용하거나 허용하지 않을 수 있다. 필러 셀(set1 및 set2)이 허용되면, 이 필러 셀(set1 및 set2)도 디자인된다. 필러 셀(set1 및 set2)이 허용되지 않고, 회로의 디자인이 SRAM 어레이에 필러 셀(set1) 또는 필러 셀(set2)이 피트되는 것을 요구하는 경우에, 디자인 및 레이아웃의 해결책이 후속 단락에서 논의된다.
본 출원의 일부 실시형태에 따르면, (set0, set3, set4, set5 등을 포함하는) 필러 셀 각각은 적어도 하나의 반도체 핀을 포함하고, 더 많은 반도체 핀을 포함할 수 있다. 예를 들어, 도 13은 필러 셀(set0 및 set3)의 예시적 레이아웃을 도시하고, 도 14는 필러 셀(set0 및 set6)의 예시적 레이아웃을 도시한다. 설명 전체에서, 동일한 직선(X 방향으로)으로 정렬된 길이 방향을 갖는 반도체 핀(40)은 집합적으로 핀의 열(row of fin) 또는 핀 열(fin-row)로 총칭된다. 필러 셀에서, 핀 열은, 각각의 필러 셀의 좌측 및 우측 경계로 연장되거나 연장되지 않는 단일 반도체 핀을 포함할 수 있고, 또는 서로 분리된 복수의 반도체 핀을 포함할 수 있다. 일부 실시형태에 따르면, 필러 셀(set0)은 SRAM 셀(25)과 동일한 수의 핀 열을 갖는다. 예를 들어, 도 12 내지 도 14는, SRAM 셀(25) 및 필러 셀(set0) 양자가 6개의 핀 열을 갖는 것을 도시한다. 필러 셀(set3, set4, set5 등)은 대응하는 필러 셀의 높이와 관련되거나 관련되지 않을 수 있는 상이한 수의 핀 열을 가질 수 있다. 예를 들어, 필러 셀(set0 및 set6) 양자는 하나의 반도체 핀(40)을 갖는다. 또한, 필러 셀(set0)은 SRAM 셀(25)과 동일한 높이를 가질 수 있지만, 필러 셀(set0) 및 SRAM 셀(25) 내의 반도체 핀(40) 및 게이트 피쳐의 레이아웃은 서로 상이하다. 예를 들어, 필러 셀(set0) 내의 핀 피치는 SRAM 셀(25) 내의 핀 피치와 상이할 수 있다. 일부 실시형태에 따르면, 필러 셀(set0)에서, SRAM 셀(25)에 더 가까운 일부의 핀의 핀 피치(FP1)(도 12 내지 도 14)는 표준 셀(23)에 더 가까운 핀 피치(FP2)보다 작다. 또한, 서로 동일한 핀 피치(FP3, FP4, FP5, 및 FP6)를 가진 복수의 핀 그룹이 있을 수 있다.
반도체 핀(40) 외에, 필러 셀(set0, set3, set4 등)은 Y 방향(+Y 및 -Y 방향)으로 연장되는 게이트 피쳐(42)(도 12 내지 14 참조)를 가질 수 있다. 게이트 피쳐(42)는 각각의 필러 셀의 상부 경계로부터 하부 경계로 연속적이고 연장될 수 있거나, 또는 복수의 접속해제된(disconnected) 게이트 피쳐를 포함하는 동일한 필러 셀 내의 게이트 피쳐의 하나의 행으로 브로큰될(broken) 수 있다. 필러 셀은 도시되지 않은 더미 콘택트 플러그, 더미 금속 라인 등과 같은 다른 피쳐를 포함하거나 포함하지 않을 수 있다. 일부 실시형태에 따르면, 게이트 피쳐(42), 더미 콘택트 플러그, 더미 금속 라인 등을 포함하는 일부 또는 전체의 도전성 피쳐가 전기적으로 플로팅된다. 필러 셀 내의 반도체 핀은 능동 디바이스 및 수동 디바이스를 형성하기 위해 사용되지 않는다. 따라서, 회로 기능 관점에서 필러 셀은 도 1에 도시된 바와 같이 로직 회로 및 SRAM 회로에 대한 기능이 없기 때문에 더미 셀이다. 또한, 필러 셀은 둘러싸는 표준 셀(23) 및 SRAM 매크로(22) 양자로부터 전기적으로 그리고 기능적으로 접속해제되어 있다.
표준 셀(23), SRAM 셀(25), 및 필러 셀은 미리 디자인되고 레이아웃될 수 있으며, 칩의 디자인의 레이아웃에 대한 미래의 픽 앤 플레이스(pick-and-place)를 위해 셀 라이브러리에 저장될 수 있다. 필러 셀을 설계하고 셀 라이브러리에 저장하면, 필러 셀을 사용하여 도 1에 도시된 바와 같은 회로의 회로 디자인을 달성할 수 있다. 회로 디자인 프로세스는, SRAM 어레이(24) 및 필러 셀 영역(28)을 포함하는 영역의 전체 높이(HT3)를 계산하는 단계, SRAM 매크로(22)의 전체 높이(HT4)를 계산하는 단계, 및 SRAM 매크로(22)에 대한 칩 스페이스를 예약하는 단계를 포함한다.
또한, 디자인 작업은, 전체 높이(HT4 및 HT3)가 결정된 후에, 필러 셀 영역(28)의 최소 높이(HT2)를 계산하는 단계, 및 필러 셀 영역(28)을 형성하기 위한 적합한 필러 셀을 선택하는 단계를 포함한다. 일부 실시형태에 따르면, 디자인 룰을 만족시키기 위해 필러 셀(set0)이 항상 삽입된다. 필러 셀(set0)이 삽입되면, 후속 단락에서 논의되는 바와 같이, 더 많은 필러 셀이 추가되거나 추가되지 않을 수 있다.
일부 실시형태에 따르면, SRAM 매크로(22)의 전체 높이(HT4)는, 도 1에 도시된 바와 같이, H1*k인 표준 셀 높이(H1)의 정수배와 동일하고, 수 k는 SRAM 매크로(22)에 대응하는 표준 셀의 수이다. 주변 부분(26A)은 로직 셀로 간주되기 때문에, 주변 부분(26A)의 셀은 표준 셀 영역(21) 내의 표준 셀(23)의 열에 수평으로 정렬된다. 따라서, 주변 부분(26A) 내의 셀의 상부 열의 상부 경계는, 점선(32)으로 표시된 바와 같이, 표준 셀(23) 하나의 열의 상부 경계와 수평을 이룬다. 대안적으로, SRAM 어레이(24)의 하부 경계는 표준 셀(23)의 하나의 행(Srow-n)의 하부 경계와 수평을 이룬다. 또한, 필러 셀 영역(28)의 상부 경계는 표준 셀 열(Srow-A)의 하부 경계와 수평을 이룰 필요가 있다. 이것은, SRAM 어레이(24)와 필러 셀 영역(28)의 결합된 영역의 전체 높이인 전체 높이(HT3)는 표준 셀 높이(H1)의 정수배, n*H1과 동일하게 될 필요가 있다(H1은 표준 셀 높이)는 것을 의미한다. 필러 셀 영역(28)의 높이(HT2)는 이 요구사항을 만족시키기 위해 선택된다.
도 1에 도시된 바와 같이, 하기의 식이 적용된다:
HT2 = HT3 - HT1 [식 1]
높이(HT1)는 SRAM 어레이(24)의 전체 높이이고, 높이(HT2)는 필러 셀 영역(28)의 전체 높이이다. SRAM 어레이(24)의 전체 높이(HT1)는 m*H2와 동일하고, 높이(H2)는 도 3에 도시된 바와 같이 메모리 셀(25)의 셀 높이이다. 따라서, 필요한 필러 셀 영역(28)의 높이(HT2)는 하기 식과 같이 계산될 수 있다:
HT2 = n*H1 - m*H2 [식 2]
식 2로부터 높이(HT2)가 얻어지면, 필러 셀 영역(28)의 필러 셀은 필러 셀의 전체 높이가 HT2와 동일하도록 선택될 수 있다. 일부 실시형태에 따르면, HT2는 높이 H2’와 동일하게 된다(도 4, 여기서 H2’는 SRAM 셀(25)의 높이(H2)와 동일). 이것은, 필러 셀 영역(28)이 필러 셀(set0)의 오직 하나의 열을 포함할 때, 필러 셀(set0)의 상부 엣지는 표준 셀 열(Srow-1)의 상부 엣지와 수평을 이루게 되고, 더 많은 필러 셀은 필요하지 않다는 것을 의미한다. 결과적인 레이아웃은 도 8에 도시되어 있는데, 이는 필러 셀(set0)이 표준 셀(23)과 SRAM 셀(25) 사이에 있으며 이들 모두에 인접함을 나타낸다. 이러한 구조에 의해, 필러 셀(set0)만으로, 표준 셀(23)과 SRAM 셀(25) 사이의 구조적 차이를 완화시키고, 표준 셀(23)과 SRAM 셀(25) 사이의 버퍼로 사용되어, 디자인 룰을 위반하지 않고 표준 셀(23)과 SRAM 셀(25) 사이의 간격이 최소화된다.
그러나, 높이(HT2)가 다른 ΔH만큼 필러 셀(set0)의 높이(H2)(또는 H2’)보다 큰 경우, 전체 높이(H3)가 표준 셀 높이의 정수배와 동일하도록 하기 위해, 더 많은 필러 셀이 삽입되어야 한다. 예를 들어, 차이(ΔH)가 3, 4, 5, 또는 그 이상이라고 가정하면, 그 차이를 보상하기 위해 대응하는 높이를 갖는 대응하는 필러 셀(들)이 선택된다. 예를 들어, 도 9는 ΔH가 3과 동일한 실시형태를 도시한다. 따라서, 필러 셀(set3)은 필러 셀(set0)의 상부 상에 삽입된다. 도 10은, ΔH가 6과 동일하고 필러 셀(set6)이 필러 셀(set0)의 상부 상에 삽입되는 다른 실시형태를 도시한다. 대체 실시형태에 따르면, 2개의 필러 셀(set3)이 필러 셀(set6)을 대체하는데 사용될 수 있다. 도 11은, ΔH가 9와 동일하고 필러 셀(set3 및 set6)이 필러 셀(set0)의 상부 상에 추가되는 또 다른 실시형태를 도시한다. 필러 셀의 순서가 반대가 될 수 있는 것으로 인식된다. 예를 들어, 필러 셀(set6)은 필러 셀(set3)의 위가 아닌 아래에 배치될 수 있다. 9의 높이 차이는 또한, 필러 셀(set4 및 set5)을 사용하여 달성될 수 있다.
차이 ΔH가 1 또는 2와 동일할 때, 필러 셀(set1 및 set2)이 디자인 룰에 의해 허용되는 경우에, 이전 단락에서 논의된 것과 유사한 높이 차이를 만들기 위해 필러 셀(set1 및 set2)이 디자인되고 사용된다. 그러나, 디자인 룰 위반으로 인해 필러 셀(set1 및 set2)이 허용되지 않을 수 있고 셀 라이브러리에서 이용 가능하지 않다. 이러한 경우에, 도 1을 참조하면, SRAM 어레이(24)는 하나의 표준 셀 열에 의해 아래로 이동될 수 있다. 예를 들어, SRAM 어레이(24)의 하부 경계는 점선(32)으로 도시된 바와 같은 레벨로부터 점선(33)으로 도시된 바와 같은 레벨로 아래로 이동될 수 있다. 따라서, SRAM 어레이(24)의 상부 경계도 표준 셀의 하나의 열에 의해 아래로 이동될 수 있다. 따라서, 높이(HT2)는 표준 셀(23)의 높이(H1)만큼 증가된다. 따라서, 새로운 높이 차이 ΔH’는 이제 (ΔH + H1)이며, 이는 적절한 필러 셀(set0) 및 추가 필러 셀을 할당하기에 적합하다. 예를 들어, SRAM 어레이(24)가 아래로 이동하기 전에, 높이 차이(ΔH)는 2와 동일하고, 표준 셀 높이(H1)는 15인 것으로 가정하면,
SRAM 어레이(24)를 아래로 이동함으로써, 높이 차이는 2+15, 즉 17로 증가되고, 이는 set6 + set6 + set5, set4 + set4 + set4 + set5 등과 같은 복수의 이용 가능한 필러 셀 조합으로부터 선택함으로써 달성될 수 있다.
디자인이 더 간단해질 수 있는 몇가지 특별한 상황이 있을 수 있다. 예를 들어, 표준 셀(23)의 셀 높이(H1) 및 SRAM 셀(25)의 셀 높이(H2)가 공통 인자를 가지면, 공통 인자 및/또는 공통 인자의 배수와 동일한 높이를 가지는 필러 세트를 디자인하고 사용함으로써 디자인이 간단해질 수 있다. 예를 들어, 표준 셀(23)의 높이(H1)가 15와 동일하고 SRAM 셀(25)의 높이(H2)가 9와 동일하다고 가정하면, 하기 식이 존재한다:
15 * n = 9 * (m + 1) + ΔH [식 3]
N은 표준 셀(도 1)의 열의 수이고, (m + 1)은 SRAM 어레이(24) 내의 SRAM 셀의 열의 수와 필러 셀(set0)을 합산한 것이고, 나머지(높이차(ΔH)는 필러 셀 영역(28) 내에 요구되는 여분의(extra) 필러 셀의 전체 높이이다. 명백하게, 공통 인자가 3일 때, ΔH는 0, 3, 6, 9, 12, 15 등과 같은 3의 정수배이다. 따라서, 공통 인자 필러 셀(set3, set6, set9, set12, set15 등)이 사용된다. 이들 필러 셀은 모든 상황을 처리하기에 충분하며, 필러 셀(set4, set5, set7, set8 등)과 같은 다른 필러 셀은 필요하지 않다. 따라서, 일부 실시형태에 따르면, 필요한 높이 차이를 6, 9, 12, 15 등으로 만들기 위해 2개 이상의 필러 셀(set3)이 인접하게 될 수 있기 때문에, 필러 셀(set3)이 사용되고 다른 필러 셀(set6, set9, set12, set15 등)은 사용되지 않는다.
다른 실시형태에 따르면, 필러 셀(set3, set6, set9, set12, set15 등)이 디자인되고 사용되며, 필러 셀(set4, set5, set7) 등의 다른 비공통 인자 셀은 형성 및 사용되지 않는다.
마찬가지로, 높이(H1)가 12와 동일하고 높이(H2)가 8과 동일할 때, 높이(H1 및 H2)의 공통 인자는 4와 동일할 수 있다. 대응적으로, 식 3에 따르면, 나머지(높이차(ΔH))는 4의 정수배와 동일하다(set2가 허용되지 않을 수 있기 때문에 2는 이용 가능한 공통 인자가 아님). 따라서, 필러 셀(set4, set8, set12 등)이 디자인되고 사용되며, 필러 셀(set3, set5, set7) 등의 다른 비공통 인자 셀은 형성 및 사용되지 않는다. 더 간단한 디자인에서, 필요한 높이 차(ΔH)를 만들기 위해 2개 이상의 필러 셀(set4)이 인접할 수 있기 때문에, 필러 셀(set4)이 사용되고, (공통 인자 셀 및 비공통 인자 셀 양자를 포함하는) 다른 필러 셀이 사용되지 않는다. 공통 인자가 5일 때, 예를 들어, 높이(H1)가 15이고 높이(H2)가 10인 경우, 필러 셀(set5) 또는 필러 셀(set5, set10) 등이 사용될 수 있는 반면, 다른 유형의 필러 셀(set3, set4 등)이 필요하지 않을 수 있다.
도 12, 도 13, 및 도 14는 일부 예시적 레이아웃을 도시한다. SRAM 셀(25), 필러 셀(set0, set3, 및 set6), 및 표준 셀(23)에서의 상대적 핀 위치 및 핀 피치는 일부 실시형태에 따른 이 도면들에서 발견될 수 있다. 도 12, 도 13, 및 도 14 각각에서, 셀의 하나의 행이 도시되어 있고, 회로는 셀의 복수의 행을 포함한다. 또한, 동일 열 내의 복수의 필러 셀은 서로 동일할 수 있다. 또한, 필러 셀이 도 3에서의 SRAM 셀(25)의 길이(L2)와 동일한 길이(예를 들어, 도 4 내지 도 7에서의 길이(L2’ 및 L3 내지 L7)를 가질 때, 필러 셀의 좌측 및 우측 경계는 SRAM 셀의 대응하는 좌측 및 우측 경계와 동일 높이가 될 수 있다. 동일 열 내의 필러 셀의 전체 수는 동일 열 내의 SRAM 셀의 전체 수와 동일하게 될 수도 있고 필러 셀 및 SRAM 셀의 전체 수는 전체 행 수와 동일하게 될 수 있다. 동일 행의 필러 셀이 배치될 때, 이들은 동일한 배향으로 레이아웃될 수 있거나, 상이한 열 내의 이웃하는 필러 셀이 서로에 대해 플립될(flipped) 수 있다. 본 개시의 일부 실시형태에 따르면, SRAM 어레이(24)의 열과 동일 길이를 갖는 연속 핀을 형성하기 위해(도 1), 필러 영역의 동일 열 내의 필러 셀 내의 반도체 핀(40)이 접속된다.
도 12는 도 1에서의 회로의 부분(44)의 예시적 레이아웃을 도시한다. 셀의 경계는 점선으로 도시되어 있다. 본 실시예는 SRAM 셀(25), 필러 셀(set0), 및 표준 셀(23)의 레이아웃의 일부 파트(part)를 포함한다. 도시된 실시예에서 필러 셀(set0)의 높이는 SRAM 셀(25)의 높이와 동일하지 않고; 다른 실시형태에 따른 실시예에서 필러 셀(set0) 및 SRAM 셀(25)은 서로 동일한 높이를 가질 수 있다. 핀(40) 및 게이트 피쳐(42)의 실시예도 도시되어 있다. 게이트 피쳐(42)를 절단하기 위해 사용되는 일부(및 전부는 아님)의 절단 영역이 도시되어 있다. 핀(40) 및 게이트 피쳐(42)가 절단되는 절단 영역은 도시되어 있지 않고, 통상의 기술자는 표준 셀 및 SRAM 셀의 레이아웃을 인식할 것이다.
도 13은 또한, 도 1에서의 회로의 부분(44)의 예시적 레이아웃을 도시한다. 이 도면은, 필러 셀 영역(28)의 파트로서 필러 셀(set3)이 추가되는 것을 제외하고, 도 12의 도면과 유사하다.
도 14는 도 1에서의 회로의 부분의 예시적 레이아웃을 도시한다. 이 도면은, 필러 셀 영역(28)의 파트로서 필러 셀(set6)이 추가되는 것을 제외하고, 도 12의 도면과 유사하다. 도 12, 도 13, 및 도 14에서, 도시된 긴 반도체 핀(40) 및 필러 셀(set0, set3, 및 set6) 내의 게이트 피쳐는 더 짧은 부분으로 절단될 수 있고, 그리고 절단되지 않고 남을 수 있다.
도 15는 SRAM 매크로(22) 내에 2개의 SRAM 어레이가 형성된 실시형태를 도시한다. 따라서, 2개의 필러 셀 영역(28A 및 28B)이 형성된다. 필러 셀 영역(28A)은 SRAM 어레이(24A)와 표준 셀 영역(21) 내의 위에 놓인 열 내의 표준 셀 사이에 있고, 필러 셀 영역(28B)은 SRAM 어레이(24B)와 SRAM 주변 영역(26A) 사이에 있다.
전술한 바와 같은 셀 및 회로의 레이아웃은, 하드 디스크와 같은 유형의 스토리지 내에 저장될 수 있는 전자 데이터의 형태가 될 수 있다. 레이아웃은 또한, 종이와 같은 물리적 매체 상에 인쇄될 수 있다. 도 1에 도시된 바와 같은 회로의 레이아웃이 레이아웃된 후, 도 1 내지 도 15에 도시된 바와 같은 회로가 형성되는 물리적 웨이퍼 상에 디자인을 구현하기 위해 제조 프로세스가 수행된다. 웨이퍼는 칩으로 절단되고, 이에 따라 칩은 도 1 내지 도 15에 도시된 회로를 포함한다.
도 16은 표준 셀 및 SRAM 셀을 포함하는 회로의 디자인 및 제조에서의 프로세스 플로우(200)를 도시한다. 일부 실시형태에 따르면, 디자인은, 표준 셀 영역(21), SRAM 매크로(22), SRAM 어레이(24), 및 필러 영역(28)을 포함하는 디바이스 영역의 면적(높이 및 폭 포함)을 계산하여, 칩 면적이 이 영역들을 위해 예약될 수 있도록 한다. 각 프로세스는 도 16에 도시된 프로세스 플로우에서 프로세스(202)로서 도시된다. 레이아웃의 디자인은, 표준 셀 영역(21)을 레이아웃하기 위해 표준 셀(23)을 픽 앤 플레이스하는(picking-and-placing) 단계(도 16의 프로세스 204), SRAM 주변 영역(26)을 위한 셀을 픽 앤 플레이스하는 단계(도 16의 프로세스 206), SRAM 어레이(24)를 레이아웃하기 위해 SRAM 셀을 픽 앤 플레이스하는 단계(도 16의 프로세스 208), 적합한 필러 셀을 선택하는 단계, 및 필러 셀 영역(28)을 레이아웃하기 위해 선택된 필러 셀을 픽 앤 플레이스하는 단계(도 16의 프로세스 210)를 더 포함한다. 물리적 웨이퍼 상에 회로가 제조되고(도 16의 프로세스 212), 칩으로 절단된다(도 16의 프로세스 212). 결과로 얻어진 레이아웃에서, SRAM 어레이와 가장 가까운 표준 셀 열(Srow-A) 사이의 간격은 최소가 된다. 따라서, 칩 면적이 절약되고 칩 면적 사용의 효율이 개선된다.
본 개시의 실시형태는 몇가지 유익한 피쳐(feature)를 갖는다. 표준 셀과 SRAM 어레이 사이에 적합한 필러 셀을 삽입함으로써, 표준 셀과 SRAM 어레이 사이에 큰 공백이 삽입되어야 하는 기존 회로와 비교하여 칩 면적이 절약된다. 이것은, 칩 면적 낭비 문제를 해결하기 위한 기술적 솔루션을 제공한다. 필러 셀은 칩 면적 절약의 이점을 최대화하기 위해 최소 전체 높이를 가질 수 있다. 필요한 필러 셀을 계산하고 필러 셀을 선택하는 방법도 제공된다.
본 개시의 일부 실시형태에 따르면, 방법은, 내부에 직사각형 스페이스를 갖는 표준 셀 영역을 레이아웃하는 단계 - 상기 표준 셀 영역은, 상기 직사각형 스페이스를 마주보는(facing) 제1 하부 경계를 가진 표준 셀의 제1 열(row); 및 상기 직사각형 스페이스를 마주보는 제2 경계를 가진 복수의 표준 셀을 포함하고, 상기 복수의 표준 셀은 표준 셀의 하부 열을 포함함 - ; 상기 직사각형 스페이스 내에 메모리 어레이를 레이아웃하는 단계 - 상기 하부 열의 제2 하부 경계 및 상기 메모리 어레이의 제3 하부 경계는 동일 직선에 정렬됨 - ; 및 상기 직사각형 스페이스 내에 필러 셀 영역을 레이아웃하는 단계 - 상기 필러 셀 영역은, 상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 제1 상부 경계; 및 상기 메모리 어레이의 제2 상부 경계와 접촉하는 제4 하부 경계를 포함함 - 을 포함한다. 실시형태에서, 상기 방법은, 웨이퍼 상에 표준 셀 영역, 메모리 영역, 및 필러 셀 영역을 제조하는 단계를 더 포함한다. 실시형태에서, 필러 셀 영역을 레이아웃하는 단계는 상기 메모리 어레이 내의 메모리 셀과 동일 높이를 가진 제1 필러 셀을 레이아웃하는 단계를 포함한다. 실시형태에서, 상기 제1 필러 셀은, 상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 상기 제1 상부 경계의 제1 파트(part); 및 상기 메모리 어레이의 제2 상부 경계와 접촉하는 상기 제4 하부 경계의 제2 파트를 포함한다. 실시형태에서, 상기 표준 셀 영역, 상기 메모리 어레이, 및 상기 필러 셀 영역은 격자의 격자 라인에 떨어지는 경계들을 갖고, 상기 필러 셀 영역을 레이아웃하는 단계는 상기 제1 필러 셀과 상기 표준 셀의 제1 열과의 사이에서 상기 제1 필러 셀과 상기 표준 셀의 제1 열과 접촉하는 제 2 필러 셀을 레이아웃하는 단계를 더 포함한다. 실시형태에서, 상기 제2 필러 셀은 3개의 격자 간격과 동일한 높이를 갖는다. 실시형태에서, 상기 필러 셀 영역을 레이아웃하는 단계는 상기 제2 필러 셀과 상기 표준 셀의 제1 열과의 사이의 제3 필러 셀을 레이아웃하는 단계를 더 포함한다. 실시형태에서, 상기 표준 셀의 제1 열은 제1 셀 높이를 갖고, 상기 메모리 어레이 내의 메모리 셀은 제2 높이를 갖고, 상기 제1 셀 높이와 상기 제2 높이는 공통 인자를 갖고, 상기 방법은 상이한 셀 높이들을 갖는 복수의 필러 셀들을 레이아웃하는 단계를 더 포함하고, 상기 상이한 셀 높이들은 상기 공통 인자의 정수배와 동일하다. 실시형태에서, 상기 메모리 어레이를 레이아웃하는 단계는 SRAM(Static Random Access Memory) 셀을 레이아웃하는 단계를 포함한다. 실시형태에서, 상기 필러 셀 영역 내의 필러 셀들은 전기적 기능들을 갖지 않는다.
본 개시의 일부 실시형태에 따르면, 방법은, 표준 셀의 열을 레이아웃하는 단계; SRAM(Static Random Access Memory) 어레이를 레이아웃하는 단계; 및 상기 표준 셀의 열과 상기 SRAM 어레이와의 사이의 필러 셀의 열을 레이아웃하는 단계를 포함하고, 상기 필러 셀의 열은 상기 SRAM 어레이 내의 SRAM 셀의 높이와 동일한 높이를 갖고, 상기 필러 셀의 열은 상기 표준 셀의 열 및 상기 SRAM 어레이 모두와 접촉한다. 실시형태에서, 상기 필러 셀의 열은 비(non) SRAM 셀이다. 실시형태에서, 상기 방법은, 표준 셀의 복수의 열을 레이아웃하는 단계를 더 포함하고, 상기 표준 셀의 복수의 열은 상기 SRAM 어레이의 양 측 상에 부분(portion)들을 갖고, 상기 SRAM 어레이는 상기 표준 셀의 복수의 열 중 하나의 열의 제2 하부 경계와 정렬된다. 실시형태에서, 상기 필러 셀의 열을 레이아웃하는 단계는, 반도체 핀을 레이아웃하는 단계를 포함하고, 상기 반도체 핀은 제1 경계로부터 상기 필러 셀의 열 내의 대응하는 필러 셀의 반대 편의 제2 경계로 연장된다. 실시형태에서, 상기 필러 셀의 열을 레이아웃하는 단계는, 필러 셀의 열의 반대편의 제1 경계들을 SRAM 셀의 대응하는 반대편의 제2 경계들과 정렬시키는 단계를 포함한다.
본 개시의 일부 실시형태에 따르면, 방법은, 제1 셀 높이를 갖는 표준 셀을 레이아웃하는 단계; 제2 셀 높이를 갖는 메모리 셀을 레이아웃하는 단계; 상기 제1 셀 높이와 상기 제2 셀 높이와의 사이의 공통 인자를 계산하는 단계; 상기 제2 셀 높이를 갖는 제1 필러 셀을 레이아웃하는 단계; 서로 상이한 셀 높이를 갖는 복수의 제2 필러 셀을 레이아웃하는 단계- 상기 셀 높이는 상기 공통 인자의 정수배와 동일함 - ; 및 셀 라이브러리 내에 상기 표준 셀, 상기 메모리 셀, 상기 제1 필러 셀, 및 상기 복수의 제2 필러 셀을 저장하는 단계를 포함한다. 실시형태에서, 상기 방법은, 상기 표준 셀을 포함하는 표준 셀의 열일 레이아웃하는 단계를 포함하는 회로를 레이아웃하는 단계; 상기 메모리 셀과 동일한 레이아웃을 갖는 복수의 메모리 셀을 포함하는 메모리 어레이를 레이아웃하는 단계; 및 상기 표준 셀의 열과 상기 메모리 어레이와의 사이의 필러 셀의 제1 열을 레이아웃하는 단계 - 상기 필러 셀의 제1 열은 상기 제1 필러 셀과 동일한 제1 레이아웃을 가짐 - 을 더 포함한다. 실시형태에서, 상기 방법은, 상기 표준 셀의 열과 상기 필러 셀의 제1 열과의 사이의 필러 셀의 제2 열을 레이아웃하는 단계를 더 포함하고, 상기 필러 셀의 제2 열은 상기 복수의 제2 필러 셀 중 하나와 동일한 제2 레이아웃을 갖는다. 실시형태에서, 상기 방법은 물리적 웨이퍼 상에 회로를 제조하는 단계를 더 포함한다. 실시형태에서, 상기 공통 인자는 3개이고, 상기 서로 상이한 셀 높이는 3의 셀 높이, 6의 셀 높이, 및 9의 셀 높이를 포함한다.
본 개시의 일부 실시형태에 따르면, 구조체는, 표준 셀 열을 형성하는 복수의 표준 셀; SRAM 어레이; 및 상기 표준 셀 열과 상기 SRAM 어레이와의 사이의 필러 셀 열을 형성하는 복수의 필러 셀을 포함하고, 상기 복수의 필러 셀은 상기 SRAM 어레이 내의 SRAM 셀의 제2 높이와 동일한 제1 높이를 갖고, 상기 복수의 필러 셀의 상부 경계는 상기 복수의 표준 셀의 하부 경계와 접촉하고, 상기 복수의 필러 셀의 하부 경계는 상기 SRAM 어레이의 상부 경계와 접촉한다. 실시형태에서, 상기 복수의 필러 셀은 동일한 레이아웃을 갖고 상기 SRAM 어레이 내의 SRAM 셀의 길이와 동일한 길이를 갖는다. 실시형태에서, 상기 복수의 필러 셀은 상기 복수의 표준 셀 및 상기 SRAM 어레이 모두로부터 전기적으로 접속해제된 더미 셀이다. 실시형태에서, 상기 복수의 필러 셀 각각은 상기 복수의 필러 셀의 각각의 셀의 좌측 경계로부터 우측 경계로 연장되는 반도체 핀을 포함한다. 실시형태에서, 상기 복수의 필러 셀 내의 반도체 핀은 연속 핀을 형성하기 위해 접속되고, 상기 연속 핀은 상기 SRAM 어레이의 열 내의 모든 SRAM 셀의 전체 길이와 동일한 길이를 갖는다. 실시형태에서, 상기 복수의 필러 셀 각각은 복수의 반도체 핀을 포함하고, 상기 복수의 표준 셀에 가까운 제1 인접한 핀은 제1 피치를 갖고, 상기 SRAM 어레이에 가까운 제2 인접한 핀은 상기 제1 피치보다 작은 제2 피치를 갖는다.
본 개시의 일부 실시형태에 따르면, 구조체는, 제1 길이 및 제1 높이를 갖는 SRAM 셀; 상기 제1 길이와 동일한 제2 길이 및 상기 제1 높이와 동일한 제2 높이를 갖는 제1 필러 셀 - 상기 제1 필러 셀의 제1 경계로부터 제2 경계로 각각 연장되는 복수의 제1 반도체 핀을 포함함 - ; 및 표준 셀 - 상기 SRAM 셀과 상기 표준 셀 사이에 상기 제1 필러 셀이 있음 - 을 포함한다. 실시형태에서, 상기 구조체는 상기 제1 필러 셀과 상기 표준 셀 사이의 제2 필러 셀을 더 포함하고, 상기 제2 필러 셀은 상기 제2 필러 셀의 제3 경계로부터 반대편의 제4 경계로 각각 연장되는 복수의 제2 반도체 핀을 포함한다. 실시형태에서, 상기 제1 필러 셀은 제1 핀 그룹 및 제2 핀 그룹을 포함하고, 상기 제1 핀 그룹 내의 제1 인접한 핀은 상기 제2 핀 그룹 내의 제2 인접한 핀과 동일한 간격을 갖고, 상기 표준 셀에 가까운 핀 그룹들은 상기 SRAM 셀에 가까운 핀 그룹들보다 서로로부터 더 멀리 이격되어 있다. 실시형태에서, 상기 제1 필러 셀은 상기 SRAM 셀과 상기 표준 셀 모두에 물리적으로 결합된다.
1) 본 개시의 실시형태에 따른 방법은, 내부에 직사각형 스페이스(space)를 가진 표준 셀 영역을 레이아웃하는 단계 - 상기 표준 셀 영역은, 상기 직사각형 스페이스를 마주보는 제1 하부 경계를 가진 표준 셀의 제1 열(row); 및 상기 직사각형 스페이스를 마주보는 사이드 경계를 갖는 복수의 표준 셀을 포함하고, 상기 복수의 표준 셀은 표준 셀의 하부 열을 포함하는 것임 - ; 상기 직사각형 스페이스 내에 메모리 어레이를 레이아웃하는 단계 - 상기 하부 열의 제2 하부 경계 및 상기 메모리 어레이의 제3 하부 경계는 동일 직선에 정렬됨 - ; 및 상기 직사각형 스페이스 내에 필러 셀 영역을 레이아웃하는 단계 - 상기 필러 셀 영역은, 상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 제1 상부 경계; 및 상기 메모리 어레이의 제2 상부 경계와 접촉하는 제4 하부 경계를 포함함 - 를 포함한다.
2) 본 개시의 실시형태에 따른 방법은, 웨이퍼 상에 상기 표준 셀 영역, 상기 메모리 어레이, 및 상기 필러 셀 영역을 제조하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 필러 셀 영역을 레이아웃하는 단계는, 상기 메모리 어레이 내의 메모리 셀과 동일한 높이를 가진 제1 필러 셀을 레이아웃하는 단계를 포함한다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 필러 셀은, 상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 상기 제1 상부 경계의 제1 파트(part); 및 상기 메모리 어레이의 제2 상부 경계와 접촉하는 상기 제4 하부 경계의 제2 파트를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 표준 셀 영역, 상기 메모리 어레이, 및 상기 필러 셀 영역은 격자의 격자 라인 상에 떨어지는 경계를 갖고, 상기 필러 셀 영역을 레이아웃하는 단계는, 상기 제1 필러 셀과 상기 표준 셀의 제1 열과의 사이에서 상기 제1 필러 셀 및 상기 표준 셀의 제1 열과 접촉하는 제2 필러 셀을 레이아웃하는 단계를 더 포함한다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 필러 셀은 3개의 격자 간격과 동일한 높이를 갖는다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 필러 셀 영역을 레이아웃하는 단계는, 상기 제2 필러 셀과 상기 표준 셀의 제1 열과의 사이의 제3 필러 셀을 레이아웃하는 단계를 더 포함한다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 표준 셀의 제1 열은 제1 셀 높이를 갖고, 상기 메모리 어레이 내의 메모리 셀은 제2 높이를 갖고, 상기 제1 셀 높이 및 상기 제2 높이는 공통 인자를 갖고, 상기 방법은, 상이한 셀 높이를 갖는 복수의 필러 셀을 레이아웃하는 단계를 더 포함하고, 상기 상이한 셀 높이는 상기 공통 인자의 정수배와 동일하다.
9) 본 개시의 실시형태에 따른 방법에 있어서, 상기 메모리 어레이를 레이아웃하는 단계는 SRAM(Static Random Access Memory) 셀을 레이아웃하는 단계를 포함한다.
10) 본 개시의 실시형태에 따른 방법에 있어서, 상기 필러 셀 영역 내의 필러 셀은 전기적 기능을 갖지 않는다.
11) 본 개시의 다른 실시형태에 따른 구조체는, 표준 셀 열을 형성하는 복수의 표준 셀; SRAM(Static Random Access Memory) 어레이; 및 상기 표준 셀 열과 상기 SRAM 어레이와의 사이에 필러 셀 열을 형성하는 복수의 필러 셀 - 상기 복수의 필러 셀은 상기 SRAM 어레이 내의 SRAM 셀의 제2 높이와 동일한 제1 높이를 갖고, 상기 복수의 필러 셀의 상부 경계는 상기 복수의 표준 셀의 하부 경계와 접촉하고, 상기 복수의 필러 셀의 하부 경계는 상기 SRAM 어레이의 상부 경계와 접촉함 - 을 포함한다.
12) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 복수의 필러 셀은 동일한 레이아웃을 갖고, 상기 SRAM 어레이 내의 SRAM 셀의 길이와 동일한 길이를 갖는다.
13) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 복수의 필러 셀은 상기 복수의 표준 셀 및 상기 SRAM 어레이 모두로부터 전기적으로 접속해제되어 있는 더미 셀이다.
14) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 복수의 필러 셀 각각은 상기 복수의 필러 셀의 개별 셀의 좌측 경계로부터 우측 경계로 연장되는 반도체 핀을 포함한다.
15) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 복수의 필러 셀 내의 반도체 핀이 접속되어 연속 핀을 형성하고, 상기 연속 핀은 상기 SRAM 어레이의 열 내의 모든 SRAM 셀의 전체 길이와 동일한 길이를 갖는다.
16) 본 개시의 다른 실시형태에 따른 구조체에 있어서, 상기 복수의 필러 셀 각각은 복수의 반도체 핀을 포함하고, 상기 복수의 표준 셀에 가까운 제1 인접한 핀은 제1 피치를 갖고, 상기 SRAM 어레이에 가까운 제2 인접한 핀은 상기 제1 피차보다 작은 제2 피치를 갖는다.
17) 본 개시의 또 다른 실시형태에 따른 구조체는, 제1 길이 및 제1 높이를 갖는 SRAM(Static Random Access Memory) 셀; 상기 제1 길이와 동일한 제2 길이 및 상기 제1 높이와 동일한 제2 높이를 갖는 제1 필러 셀 - 상기 제1 필러 셀은 상기 제1 필러 셀의 제1 경계로부터 제2 경계로 각각 연장되는 복수의 제1 반도체 핀을 포함함 - ; 및 표준 셀 - 상기 SRAM 셀과 상기 표준 셀과의 사이에 상기 제1 필러 셀이 있음 - 을 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 구조체는, 상기 제1 필러 셀과 상기 표준 셀과의 사이의 제2 필러 셀을 더 포함하고, 상기 제2 필러 셀은 상기 제2 필러 셀의 제3 경계로부터 반대편의 제4 경계로 각각 연장되는 복수의 제2 반도체 핀을 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제1 필러 셀은 제1 핀 그룹 및 제2 핀 그룹을 포함하고, 상기 제1 핀 그룹 내의 제1 인접한 핀은 상기 제2 핀 그룹 내의 제2 인접한 핀과 동일한 간격을 갖고, 상기 표준 셀에 가까운 핀 그룹들은 상기 SRAM 셀에 가까운 핀 그룹들보다 더 멀리 서로로부터 이격되어 있다.
20) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제1 필러 셀은 상기 SRAM 셀 및 상기 표준 셀 모두와 물리적으로 결합되어 있다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법으로서,
    내부에 직사각형 스페이스(space)를 가진 표준 셀 영역을 레이아웃하는 단계 - 상기 표준 셀 영역은,
    상기 직사각형 스페이스를 마주보는 제1 하부 경계를 가진 표준 셀의 제1 열(row); 및
    상기 직사각형 스페이스를 마주보는 사이드 경계를 갖는 복수의 표준 셀
    을 포함하고, 상기 복수의 표준 셀은 표준 셀의 하부 열을 포함하는 것임 - ;
    상기 직사각형 스페이스 내에 메모리 어레이를 레이아웃하는 단계 - 상기 하부 열의 제2 하부 경계 및 상기 메모리 어레이의 제3 하부 경계는 동일 직선에 정렬됨 - ; 및
    상기 직사각형 스페이스 내에 필러 셀 영역을 레이아웃하는 단계 - 상기 필러 셀 영역은,
    상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 제1 상부 경계; 및
    상기 메모리 어레이의 제2 상부 경계와 접촉하는 제4 하부 경계
    를 포함함 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 필러 셀 영역을 레이아웃하는 단계는, 상기 메모리 어레이 내의 메모리 셀과 동일한 높이를 가진 제1 필러 셀을 레이아웃하는 단계를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 필러 셀은,
    상기 표준 셀의 제1 열의 제1 하부 경계와 접촉하는 상기 제1 상부 경계의 제1 파트(part); 및
    상기 메모리 어레이의 제2 상부 경계와 접촉하는 상기 제4 하부 경계의 제2 파트
    를 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 표준 셀 영역, 상기 메모리 어레이, 및 상기 필러 셀 영역은 격자의 격자 라인 상에 떨어지는 경계를 갖고,
    상기 필러 셀 영역을 레이아웃하는 단계는, 상기 제1 필러 셀과 상기 표준 셀의 제1 열과의 사이에서 상기 제1 필러 셀 및 상기 표준 셀의 제1 열과 접촉하는 제2 필러 셀을 레이아웃하는 단계를 더 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 표준 셀의 제1 열은 제1 셀 높이를 갖고, 상기 메모리 어레이 내의 메모리 셀은 제2 높이를 갖고, 상기 제1 셀 높이 및 상기 제2 높이는 공통 인자를 갖고,
    상기 방법은, 상이한 셀 높이를 갖는 복수의 필러 셀을 레이아웃하는 단계를 더 포함하고, 상기 상이한 셀 높이는 상기 공통 인자의 정수배와 동일한 것인, 방법.
  6. 구조체로서,
    표준 셀 열을 형성하는 복수의 표준 셀;
    SRAM(Static Random Access Memory) 어레이; 및
    상기 표준 셀 열과 상기 SRAM 어레이와의 사이에 필러 셀 열을 형성하는 복수의 필러 셀 - 상기 복수의 필러 셀은 상기 SRAM 어레이 내의 SRAM 셀의 제2 높이와 동일한 제1 높이를 갖고, 상기 복수의 필러 셀의 상부 경계는 상기 복수의 표준 셀의 하부 경계와 접촉하고, 상기 복수의 필러 셀의 하부 경계는 상기 SRAM 어레이의 상부 경계와 접촉함 -
    을 포함하는, 구조체.
  7. 제6항에 있어서,
    상기 복수의 필러 셀은 동일한 레이아웃을 갖고, 상기 SRAM 어레이 내의 SRAM 셀의 길이와 동일한 길이를 갖는 것인, 구조체.
  8. 제6항에 있어서,
    상기 복수의 필러 셀은 상기 복수의 표준 셀 및 상기 SRAM 어레이 모두로부터 전기적으로 접속해제되어 있는 더미 셀인 것인, 구조체.
  9. 제6항에 있어서,
    상기 복수의 필러 셀 각각은 상기 복수의 필러 셀의 개별 셀의 좌측 경계로부터 우측 경계로 연장되는 반도체 핀을 포함하는 것인, 구조체.
  10. 구조체로서,
    제1 길이 및 제1 높이를 갖는 SRAM(Static Random Access Memory) 셀;
    상기 제1 길이와 동일한 제2 길이 및 상기 제1 높이와 동일한 제2 높이를 갖는 제1 필러 셀 - 상기 제1 필러 셀은 상기 제1 필러 셀의 제1 경계로부터 제2 경계로 각각 연장되는 복수의 제1 반도체 핀을 포함함 - ; 및
    표준 셀 - 상기 SRAM 셀과 상기 표준 셀과의 사이에 상기 제1 필러 셀이 있음 -
    을 포함하는, 구조체.
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