KR20220022357A - 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 - Google Patents

상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 Download PDF

Info

Publication number
KR20220022357A
KR20220022357A KR1020200103437A KR20200103437A KR20220022357A KR 20220022357 A KR20220022357 A KR 20220022357A KR 1020200103437 A KR1020200103437 A KR 1020200103437A KR 20200103437 A KR20200103437 A KR 20200103437A KR 20220022357 A KR20220022357 A KR 20220022357A
Authority
KR
South Korea
Prior art keywords
column
horizontal direction
extending
supply voltage
cells
Prior art date
Application number
KR1020200103437A
Other languages
English (en)
Inventor
이봉현
도정호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200103437A priority Critical patent/KR20220022357A/ko
Priority to US17/183,630 priority patent/US11494544B2/en
Priority to TW110122768A priority patent/TW202209627A/zh
Priority to CN202110724796.5A priority patent/CN114078835A/zh
Publication of KR20220022357A publication Critical patent/KR20220022357A/ko
Priority to US17/877,483 priority patent/US11727184B2/en

Links

Images

Classifications

    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H01L27/0207—
    • H01L27/11519—
    • H01L27/11551—
    • H01L27/11565—
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L2027/11874—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H01L27/11807—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적 회로는, 제1 수평 방향으로 연장되는 제1 폭의 행들에 정렬된 복수의 제1 셀들을 포함하는 제1 컬럼, 제1 수평 방향으로 연장되는 제2 폭의 행들에 정렬된 복수의 제2 셀들을 포함하는 제2 컬럼, 및 제1 컬럼 및 제2 컬럼 사이에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 인터페이스 컬럼을 포함할 수 있고, 인터페이스 컬럼은, 웰에 제1 공급 전압을 제공하도록 구성된 적어도 하나의 웰 탭, 및 기판에 제2 공급 전압을 제공하도록 구성된 적어도 하나의 기판 탭을 포함할 수 있다.

Description

상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법{INTEGRATED CIRCUIT INCLUDING CELLS WITH DIFFERENT HEIGHTS AND METHOD FOR DESIGNING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 상이한 높이들의 셀들을 포함하는 집적 회로 및 집적 회로를 설계하는 방법에 관한 것이다.
집적 회로는 반도체 공정의 발전에 기인하여 높은 집적도를 가질 수 있는 한편, 높은 성능을 가질 것이 요구될 수 있다. 예를 들면, 작은 크기의 소자들, 예컨대 트랜지스터들은 집적 회로의 면적을 감소시킬 수 있고, 큰 크기의 소자들은 집적 회로의 동작 속도를 향상시키는데 유리할 수 있다. 따라서, 집적 회로에 요구되는 기능들 및 동작 속도를 달성하기 위하여, 집적도 및 성능을 모두 고려하여 집적 회로를 설계하는 것이 중요할 수 있다.
본 개시의 기술적 사상은, 집적도 및 성능을 모두 고려하기 위하여 상이한 높이들의 셀들을 포함하는 집적 회로 및 집적 회로를 설계하는 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 복수의 제1 셀들이 제1 수평 방향으로 연장되는 제1 폭의 행들에 정렬되어 배치되고 제1 피치(pitch)로 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 제1 게이트 전극들을 포함하는, 제1 컬럼, 복수의 제2 셀들이 제1 수평 방향으로 연장되는 제2 폭의 행들에 정렬되어 배치되고, 제2 피치로 제2 수평 방향으로 연장되는 복수의 제2 게이트 전극들을 포함하는, 제2 컬럼, 및 제1 컬럼 및 제2 컬럼 사이에서 제2 수평 방향으로 연장되고, 제2 수평 방향으로 연장되는 적어도 하나의 제3 게이트 전극을 포함하는 인터페이스 컬럼을 포함할 수 있고, 적어도 하나의 제3 게이트 전극은, 제1 게이트 전극과 제1 피치로 이격된 게이트 전극 및 제2 게이트 전극과 제2 피치로 이격된 게이트 전극 중 적어도 하나를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 복수의 제1 셀들에 제1 공급 전압 또는 제2 공급 전압을 각각 제공하도록 구성되고 제1 피치(pitch)로 제1 수평 방향으로 연장되는, 복수의 제1 파워 레일들을 포함하는 제1 컬럼, 복수의 제2 셀들에 제1 공급 전압 또는 제2 공급 전압을 각각 제공하도록 구성되고 제2 피치로 제1 수평 방향으로 연장되는, 복수의 제2 파워 레일들을 포함하는 제2 컬럼, 및 제1 컬럼 및 제2 컬럼 사이에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 인터페이스 컬럼을 포함할 수 있고, 인터페이스 컬럼은, 복수의 제1 파워 레일들 중 제1 공급 전압을 제공하도록 구성된 제1 파워 레일들에 연결되고 제2 수평 방향으로 연장되는, 제1 파워 라인, 복수의 제2 파워 레일들 중 제1 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고 제2 수평 방향으로 연장되는, 제2 파워 라인, 및 제1 수평 방향으로 연장되고 제1 파워 라인 및 제2 파워 라인을 연결하는 적어도 하나의 제1 전도성 패턴을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 연장되는 제1 폭의 행들에 정렬된 복수의 제1 셀들을 포함하는 제1 컬럼, 제1 수평 방향으로 연장되는 제2 폭의 행들에 정렬된 복수의 제2 셀들을 포함하는 제2 컬럼, 및 제1 컬럼 및 제2 컬럼 사이에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 인터페이스 컬럼을 포함할 수 있고, 인터페이스 컬럼은, 웰(well)에 제1 공급 전압을 제공하도록 구성된 적어도 하나의 웰 탭, 및 기판에 제2 공급 전압을 제공하도록 구성된 적어도 하나의 기판 탭을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 일련의 명령어들을 실행하도록 구성된 적어도 하나의 프로세서에 의해서 수행되는, 집적 회로를 설계하는 방법은, 제1 높이를 각각 가지는 복수의 제1 셀들 및 제2 높이를 각각 가지는 복수의 제2 셀들을 정의하는 입력 데이터를 획득하는 단계, 복수의 제1 셀들이 제1 수평 방향으로 연장되는 행들에 정렬되어 배치되는 적어도 하나의 제1 컬럼 및 복수의 제2 셀들이 제1 수평 방향으로 연장되는 행들에 정렬되어 배치되는 적어도 하나의 제2 컬럼을 정의하는 단계, 및 적어도 하나의 제1 컬럼 및 적어도 하나의 제2 컬럼 사이에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 적어도 하나의 인터페이스 컬럼에 사전배치 셀들을 배치하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 최적의 면적 및 성능을 제공하는 집적 회로가 달성될 수 있고, 이에 따라 성능 요건을 만족하면서도 높은 집적도를 가지는 집적 회로가 제공될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 요건들을 충족시키는 집적 회로가 용이하게 설계될 수 있고, 이에 따라 집적 회로의 시장 출시 기간(time-to-market)을 현저하게 단축시킬 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 셀의 예시들을 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따라 집적 회로의 성능 및 면적의 관계를 나타내는 그래프이다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다.
도 5a 내지 도 5c는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다.
도 6은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 셀의 예시들을 나타내는 도면이고, 도 2는 본 개시의 예시적 실시예에 따라 집적 회로의 성능 및 면적의 관계를 나타내는 그래프이다. 구체적으로, 도 1의 상부는 2-입력 NAND 게이트(NADN2)의 회로도를 나타내고, 도 1의 하부는 2-입력 NAND 게이트(NAND2)에 대응하는 제1 및 제2 셀(C01, C02)의 레이아웃들을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 폭은 구성요소가 연장되는 방향과 직교하는 방향의 길이를 지칭할 수 있으며, 구성요소의 높이는 구성요소의 Y축 방향의 길이를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 배선층의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via)는 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다. 또한, 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴으로 지칭될 수 있고, 단순하게 패턴으로 지칭될 수도 있다.
집적 회로는 복수의 셀들을 포함할 수 있다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 표준 셀(standard cell)로서 지칭될 수도 있다. 집적 회로는 다수의 다양한 셀들을 포함할 수 있고, 셀들은 복수의 행들에 따라 정렬되어 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 및 제2 셀(C01, C02) 각각은, X축 방향으로 연장되는 행들에 각각 배치될 수 있다. 즉, 제1 높이(H1)와 일치하는 폭(본 명세서에서 제1 폭으로 지칭될 수 있다)의 행에 제1 셀(C01)이 배치될 수 있고, 제2 높이(H2)와 일치하는 폭(본 명세서에서 제2 폭으로 지칭될 수 있다)의 행에 제2 셀(C02)이 배치될 수 있다. 행들의 경계에서 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)(또는 접지 전위)이 각각 인가되는 패턴들이 X축 방향으로 연장될 수 있고, 해당 패턴들 및 해당 패턴들을 연결하는 비아들은 파워 레일(power rail)로서 총괄적으로 지칭될 수 있다. 또한, P-형 트랜지스터가 형성되는 활성 영역 및 N-형 트랜지스터가 형성되는 활성 영역이 X축 방향으로 연장될 수 있다. 도 1의 제1 및 제2 셀(C01, C02)과 같이, 하나의 행에 배치되는 셀은 단일 높이 셀(single height cell)로서 지칭될 수 있는 한편, 도 4b의 일부 셀들(C14, C24)과 같이 2이상의 상호 인접한 행들에 연속적으로 배치되는 셀은 다중 높이 셀(multiple height cell)로서 지칭될 수 있다.
도 1에 도시된 바와 같이, 활성 영역에서 적어도 하나의 활성 패턴이 X축 방향으로 연장될 수 있고, 활성 패턴은 Y축 방향으로 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 핀(fin) 형태의 활성 패턴이 X축 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 도 3a 내지 도 3d를 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들은 핀펫(FinFET)을 포함하는 셀들을 주로 참조하여 설명될 것이나, 핀펫과 상이한 구조의 트랜지스터를 포함하는 셀들에도 적용될 수 있는 점은 이해될 것이다. 예를 들면, 활성 패턴은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 셀은 복수의 나노시트들이 게이트 전극과 형성하는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
도 1을 참조하면, 2-입력 NAND 게이트(NAND2)는 제1 및 제2 입력(A, B) 및 출력(Y)을 가질 수 있고, 2개의 NFET(n-type FET)들 및 2개의 PFET(p-type FET)들을 포함할 수 있다. 제1 및 제2 셀(C01, C02)은 동일한 기능을 제공할 수 있는 한편, 상이한 성능들을 각각 가질 수 있다. 예를 들면, 제1 및 제2 셀(C01, C02)은 제1 및 제2 입력(A, B)을 NAND 논리 연산함으로써 출력(Y)을 생성할 수 있는 한편, 상이한 구동 능력들(driving strengths) 및 동작 속도들을 가질 수 있다. 예를 들면, 제2 셀(C02)은 제1 셀(C01)보다 넓은 면적을 가질 수 있는 한편, 제1 셀(C01)보다 높은 구동 능력 및 동작 속도를 제공할 수 있다. 본 명세서에서, 제1 셀(C01)과 같이 상대적으로 작은 면적을 가지는 셀은, HD(high density) 셀로서 지칭될 수 있고, HD 셀들이 배치되는 영역 및 블록은 HD 영역 및 HD 블록으로서 각각 지칭될 수 있다. 또한, 제2 셀(C02)과 같이 상대적으로 높은 성능을 제공하는 셀은, HP(high performance) 셀로서 지칭될 수 있고, HP 셀들이 배치되는 영역 및 블록은 HP 영역 및 HD 블록으로서 각각 지칭될 수 있다. 도 1에 도시된 바와 같이, HD 셀로서 제1 셀(C01)은 Y축 방향의 길이로서 제1 높이(H1)를 가질 수 있는 한편, HP 셀로서 제2 셀(C02)은 Y축 방향의 길이로서 제1 높이(H1)보다 긴 제2 높이(H2)를 가질 수 있다(H2>H1). 이에 따라, 제1 셀(C01)은 제1 폭을 가지는 행들에 배치될 수 있고, 제2 셀(C02)은 제2 폭을 가지는 행들에 배치될 수 있다.
도 2를 참조하면, HD 셀들만을 포함하는 HD 블록은 가장 작은 면적을 가질 수 있고 가장 낮은 성능을 제공할 수 있는 한편, HP 셀들만을 포함하는 HP 블록은 가장 높은 성능을 제공할 수 있고 가장 넓은 면적을 제공할 수 있다. HD 블록은 상대적으로 짧은 높이, 예컨대 제1 높이(H1)를 가지는 행들에 배치된 HD 셀들을 포함할 수 있고, HP 블록은 상대적으로 긴 높이, 예컨대 제2 높이(H2)를 가지는 행들에 배치된 HP 셀들을 포함할 수 있다. 집적 회로는, HD 블록이 제공하는 성능보다 높은 성능 및 HP 블록의 면적보다 작은 면적을 포함하는 요건들을 가질 수 있고, 이에 따라 도 2에 도시된 바와 같이, 혼성 컬럼(mixed-column) 블록들이 채용될 수 있다. 즉, 혼성 컬럼 블록은 HD 셀들(예컨대, 도 1의 C01)이 배치된 컬럼들(HD 컬럼들로서 지칭될 수 있다) 및 HP 셀들(예컨대, 도 1의 C02)이 배치된 컬럼들(HP 컬럼들로서 지칭될 수 있다)을 포함할 수 있고, 이에 따라 집적 회로의 요건들에 대응하는 성능 및 면적을 제공할 수 있다.
다시 도 1을 참조하면, 제1 및 제2 셀(H1, H2)은, 상이한 높이들뿐만 아니라 적어도 하나의 상이한 구조들을 가질 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제2 셀(C02)에서 Y축 방향으로 연장되는 게이트 전극들의 피치(CPP2)는 제1 셀(C01)에서 Y축 방향으로 연장되는 게이트 전극들의 피치(CPP1)보다 클 수 있으며(CPP2>CPP1), 제2 셀(C02)에서 X축 방향으로 연장되는 활성 패턴들의 피치(FP2)는 제1 셀(C01)에서 X축 방향으로 연장되는 활성 패턴들의 피치(FP1)보다 클 수 있고(FP2>FP1), 제2 셀(C02)에서 X축 방향으로 연장되는 활성 영역의 폭(W2)은 제1 셀(C01)에서 X축 방향으로 연장되는 활성 영역의 폭(W1)보다 클 수 있다. 또한, 도 1에 도시된 바와 같이, 제1 셀(C01)은 Y축 방향으로 연장되는 SDB(single diffusion break)에 의해서 종결될 수 있는 한편, 제2 셀(C02)은 Y축 방향으로 연장되는 DDB(double diffusion break)에 의해서 종결될 수 있다. 일부 실시예들에서, 최하위 배선층으로서 제1 배선층(M1)의 패턴들은, 제1 셀(C01)에서 단일 방향, 즉 X축 방향으로 연장될 수 있는 한편, 제2 셀(C02)에서 X축 방향 및 Y축 방향으로 연장될 수 있다.
도 2의 혼성 컬럼 블록에서 HD 컬럼 및 HP 컬럼은 상이한 구조들을 각각 포함할 수 있고, 이에 따라 HD 컬럼 및 HP 컬럼을 효율적으로 인터페이싱하는 것이 중요할 수 있다. 이하에서 도면들을 참조하여 설명되는 바와 같이, HD 컬럼 및 HP 컬럼 사이에 인터페이스 컬럼이 배치될 수 있고, 인터페이스 컬럼은 HD 컬럼 및 HP 컬럼을 인터페이싱하기 위한 구조를 포함할 수 있다. 또한 인터페이스 컬럼에 사전배치(pre-placement) 셀들이 배치될 수도 있다. 이에 따라, 최적의 면적 및 성능을 제공하는 혼성 컬럼 블록이 달성될 수 있고, 성능 요건을 만족하면서도 높은 집적도를 가지는 집적 회로가 제공될 수 있다. 또한, 혼성 컬럼 블록이 용이하게 설계될 수 있고, 이에 따라 요건들을 충족시키는 집적 회로의 시장 출시 기간(time-to-market)이 현저하게 단축될 수 있다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다. 구체적으로, 도 3a의 단면도는 도 1의 X1-X1'을 따라 제1 셀(C01)을 자른 단면을 나타내고, 도 3b의 단면도는 도 1의 X2-X2'을 따라 제1 셀(C01)을 자른 단면을 나타내고, 도 3c의 단면도는 도 1의 Y1-Y1'을 따라 제1 셀(C01)을 자른 단면을 나타내고, 도 3d의 단면도는 도 1의 Y2-Y2'을 따라 제1 셀(C01)을 자른 단면을 나타낸다. 비록 도 3a 내지 도 3d에 도시되지 아니하였으나, 게이트 전극의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 전극 및 게이트 스페이서 사이 그리고 게이트 전극의 하면 상에 게이트 유전막이 형성될 수 있다. 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다. 이하에서 도 3a 내지 도 3d는 도 1을 참조하여 설명될 것이며, 도 3a 내지 도 3d에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 3a를 참조하면, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. 기판(10) 상에서 제2 핀(F2)이 X축 방향으로 연장될 수 있고, 제2 핀(F2)에서 제1 내지 제3 소스/드레인 영역(SD21 내지 SD23)이 형성될 수 있다. 제2 핀(F2) 상에서 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역(SD21, SD22)은 제1 게이트 전극(G1)과 트랜지스터, 즉 PFET를 형성할 수 있고, 제2 및 제3 소스 드레인 영역(SD22, SD23)은 제2 게이트 전극(G2)과 PFET를 형성할 수 있다.
제1 내지 제3 소스/드레인 컨택(CA1 내지 CA3)은 제2 층간 절연막(32)을 관통하여 제1 내지 제3 소스/드레인 영역(SD21 내지 SD23)과 연결될 수 있다. 일부 실시예들에서, 제1 내지 제3 소스/드레인 컨택(CA1 내지 CA3) 중 적어도 하나는, 제1 층간 절연막(31)을 관통하는 하부 소스/드레인 컨택 및 제2 층간 절연막(32)을 관통하는 상부 소스/드레인 컨택으로 형성될 수도 있다. 제1 및 제2 소스/드레인 비아(VA1, VA2)는 제3 층간 절연막(33)을 관통하여 제1 및 제3 소스/드레인 컨택(CA1, CA3)에 각각 연결될 수 있고, 제1 배선층(M1)에 형성된 출력핀(P21)에 공통적으로 연결될 수 있다. 이에 따라, 출력핀(P21)은, 제1 소스/드레인 비아(VA1) 및 제1 소스/드레인 컨택(CA1)을 통해서 제1 소스/드레인 영역(SD21)과 전기적으로 연결될 수 있고, 제2 소스/드레인 비아(VA2) 및 제3 소스/드레인 컨택(CA3)을 통해서 제3 소스/드레인 영역(SD23)과 전기적으로 연결될 수 있다. 제1 및 제2 소스/드레인 비아(VA1, VA2)가 형성된 층은 제1 비아층으로 지칭될 수 있고, 출력핀(P21) 및 제4 층간 절연막(34)이 형성된 층은 제1 배선층(M1)으로 지칭될 수 있다.
도 3b를 참조하면, 기판(10) 상에 소자 분리막(ISO)이 형성될 수 있다. 소자 분리막(ISO)은, 도 3c 및 도 3d를 참조하여 후술되는 바와 같이, 활성 영역들을 분리할 수 있다. 소자 분리막(ISO) 상에 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있고, 제3 소스/드레인 컨택(CA3)은 제2 층간 절연막(32)을 관통할 수 있다. 제1 게이트 컨택(CB1)은 제2 층간 절연막(32)을 관통하여 제2 게이트 전극(G2)에 연결될 수 있고, 제1 게이트 비아(VB1)는 제3 층간 절연막(33)을 관통하여 제1 게이트 컨택(CB1) 및 제1 입력핀(P22)과 연결될 수 있다. 이에 따라, 제1 입력핀(P22)은 제1 게이트 비아(VB1) 및 제1 게이트 컨택(CB1)을 통해서 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다. 일부 실시예들에서, 도 3b에 도시된 바와 상이하게, 제1 게이트 컨택(CB1)이 생략될 수 있고, 출력핀(P21)은 제2 및 제3 층간 절연막(32, 33)을 관통하는 게이트 비아를 통해서 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다.
도 3c를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있다. 필드 절연막(20)은, 비제한적인 예시로서 SiO2, SiN, SiON, SiOCN 또는 이들 중 2이상의 조합을 포함할 수 있다. 일부 실시예들에서, 필드 절연막(20)은 도 3c에 도시된 바와 같이, 활성 패턴, 즉 핀의 측면들 중 일부를 둘러쌀 수 있다. 필드 절연막(20) 상에 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 내지 제6 핀(F1 내지 F6)이 필드 절연막(20)에서 X축 방향으로 연장될 수 있고, 제1 내지 제6 핀(F1 내지 F6) 상에서 6개의 소스/드레인 영역들(SD11 내지 SD61)이 형성될 수 있다. 제1 내지 제3 핀(F1 내지 F3) 및 제4 내지 제6 핀(F4 내지 F6) 사이에서 소자 분리막(ISO)이 X축 방향으로 연장될 수 있고, 소자 분리막(ISO)에 의해서 제1 및 제2 활성 영역(RX1, RX2)이 분리될 수 있다.
제1 소스/드레인 컨택(CA1)은 제2 층간 절연막(32)을 관통하여 3개의 소스/드레인 영역들(SD11, SD21, SD31)에 연결될 수 있고, 이에 따라 3개의 소스/드레인 영역들(SD11, SD21, SD31)은 전기적으로 상호 연결될 수 있다. 또한, 제4 소스/드레인 컨택(CA4)은 제2 층간 절연막(32)을 관통하여 3개의 소스/드레인 영역들(SD41, SD51, SD61)에 연결될 수 있고, 이에 따라 3개의 소스/드레인 영역들(SD41, SD51, SD61)은 전기적으로 상호 연결될 수 있다. 제2 소스/드레인 비아(VA2)는 제3 층간 절연막(33)을 관통하여 제1 소스/드레인 컨택(CA1)에 연결될 수 있고, 출력핀(P21)과 연결될 수 있다. 또한, 제3 소스/드레인 비아(VA3)는 제3 층간 절연막(33)을 관통하여 제4 소스/드레인 컨택(CA4)에 연결될 수 있고, 제1 배선층(M1)에 형성되고 음의 공급 전압(또는 접지 전위)(VSS)이 인가되는 패턴(P25)과 연결될 수 있다. 제1 배선층(M1)에서, 양의 공급 전압(VDD)이 인가되는 패턴(P24) 및 음의 공급 전압(VSS)이 인가되는 패턴(P25)이 X축 방향으로 상호 평행하게 연장될 수 있고, 출력핀(P21), 제1 및 제2 입력핀(P22, P23)이 형성될 수 있다.
도 3d를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있고, 필드 절연막(20)을 관통하는 제1 내지 제6 핀(F1 내지 F6)과 Y축 방향으로 연장되는 제2 게이트 전극(G2)이 교차할 수 있다. 제2 게이트 전극(G2)은, 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 제2 게이트 전극(G2)은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 Al 등을 포함하는 필링 도전막을 포함할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 집적 회로(40)의 레이아웃의 예시들을 나타내는 평면도들이다. 구체적으로, 도 4a의 평면도는 집적 회로(40)에서 HP 셀들이 배치되는 제1 및 제2 HP 컬럼(HP1, HP2) 및 HD 셀들이 배치되는 제1 HD 컬럼(HD1)을 나타내고, 도 4b의 평면도는 집적 회로(40)에서 제1 HD 컬럼(HD1) 및 제2 HP 컬럼(HP2)을 확대하여 나타낸다.
일부 실시예들에서, HD 컬럼 및 HP 컬럼 사이에 인터페이스 컬럼이 배치될 수 있다. 예를 들면, 도 4a에 도시된 바와 같이, 제1 HP 컬럼(HP1) 및 제1 HD 컬럼(HD1) 사이에서 Y축 방향으로 연장되는 제1 인터페이스 컬럼(IF1)이 배치될 수 있고, 제1 HD 컬럼(HD1) 및 제2 HP 컬럼(HP2) 사이에서 Y축 방향으로 연장되는 제2 인터페이스 컬럼(IF2)이 배치될 수 있다. 제1 HP 컬럼(HP1)에서 HP 셀들은 복수의 행들(R21, R22, R23,...)에 정렬되어 배치될 수 있고, 제1 HD 컬럼(HD1)에서 HD 셀들은 복수의 행들(R11, R12, R13, R14,...)에 정렬되어 배치될 수 있으며, 제2 HP 컬럼(HP2)에서 HP 셀들은 복수의 행들(R31, R32, R33,...)에 정렬되어 배치될 수 있다.
도 4b를 참조하면, 제1 인터페이스 컬럼(IF1)은 제1 HP 컬럼(HP1) 및 제1 HD 컬럼(HD1) 사이에서 Y축 방향으로 연장될 수 있다. 제1 HD 컬럼(HD1)은 복수의 행들(R11 내지 R14)에 정렬되어 배치된 복수의 제1 셀들(C11 내지 C19)을 포함할 수 있고, 복수의 제1 셀들(C11 내지 C19)은 단일 높이 셀들(C11 내지 C14, C16 내지 C19) 및 다중 높이 셀(C15)을 포함할 수 있다. 또한, 제1 HP 컬럼(HP1)은 복수의 행들(R21, R22, R23)에 정렬되어 배치된 복수의 제2 셀들(C21 내지 C27)을 포함할 수 있고, 복수의 제2 셀들(C21 내지 C27)은 단일 높이 셀들(C21 내지 C25, C27) 및 다중 높이 셀(C26)을 포함할 수 있다. 제1 인터페이스 컬럼(IF1)은 복수의 제1 셀들(C11 내지 C19) 및 복수의 제2 셀들(C21 내지 C27)을 인터페이싱하기 위한 구조를 포함할 수 있고, 이하에서 도면들을 참조하여 제1 인터페이스 컬럼(IF1)의 예시들이 설명될 것이다.
도 5a 내지 도 5c는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다. 구체적으로, 도 5a 내지 도 5c의 평면도들은 제1 HD 컬럼(HD1), 제1 인터페이스 컬럼(IF1) 및 제1 HP 컬럼(HP1)에서 게이트 전극들을 나타낸다. 이하에서, 도 5a 내지 도 5c에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 집적 회로(50a)는 제1 HP 컬럼(HP1), 제1 인터페이스 컬럼(IF1) 및 제1 HD 컬럼(HD1)을 포함할 수 있다. 제1 HD 컬럼(HD1)은 제1 피치(CPP1)로 Y축 방향으로 연장되는 게이트 전극들을 포함할 수 있고, 제1 HP 컬럼(HP1)은 제2 피치(CPP2)로 Y축 방향으로 연장되는 게이트 전극들을 포함할 수 있다. 제1 인터페이스 컬럼(IF1)은 제1 HD 컬럼(HD1)의 게이트 전극으로부터 제1 피치(CPP1)로 이격되고 제1 HP 컬럼(HP1)의 게이트 전극으로부터 제2 피치(CPP2)로 이격된 게이트 전극(PC)을 포함할 수 있다. 이에 따라, 제1 인터페이스 컬럼(IF1)의 게이트 전극(PC)을 경계로 게이트 전극들의 피치가 변경될 수 있다.
도 5b를 참조하면, 집적 회로(50b)는 제1 HP 컬럼(HP1), 제1 인터페이스 컬럼(IF1) 및 제1 HD 컬럼(HD1)을 포함할 수 있다. 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 게이트 전극으로부터 제1 피치(CPP1)로 이격된 제1 게이트 전극(PC1) 및 제1 HP 컬럼(HP1)의 게이트 전극으로부터 제2 피치(CPP2)로 이격된 제2 게이트 전극(PC2)을 포함할 수 있다. 도 5b에 도시된 바와 같이, 제1 인터페이스 컬럼(IF1)에서 제1 및 제2 게이트 전극(PC1, PC2)은, 제1 피치(CPP1)보다 큰 제2 피치(CPP2)로 이격될 수 있다. 일부 실시예들에서, 도 5b에 도시된 바와 상이하게, 제1 및 제2 게이트 전극(PC1, PC2)은 제1 피치(CPP1)로 이격될 수도 있고, 제1 피치(CPP1)보다 크고 제2 피치(CPP2)보다 작은 피치로 이격될 수도 있다.
도 5c를 참조하면, 집적 회로(50c)는 제1 HP 컬럼(HP1), 제1 인터페이스 컬럼(IF1) 및 제1 HD 컬럼(HD1)을 포함할 수 있다. 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 게이트 전극들 및 제1 HP 컬럼(HP1)의 게이트 전극들보다 넓은 폭(W)을 가지는 제1 및 제2 게이트 전극(PC1, PC2)을 포함할 수 있다. 예를 들면, 제1 HD 컬럼(HD1)에서 X축 방향으로 연장되는 복수의 활성 패턴들은 제1 게이트 전극(PC1)과 교차한 후 종결될 수 있고, 제1 HP 컬럼(HP1)에서 X축 방향으로 연장되는 복수의 활성 패턴들은 제2 게이트 전극(PC2)과 교차한 후 종결될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 집적 회로(60)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 6의 평면도는 집적 회로(60)에서 제1 HD 컬럼(HD1), 제1 인터페이스 컬럼(IF1) 및 제1 HP 컬럼(HP1)을 나타낸다. 제1 HD 컬럼(HD1)에서 복수의 행들(R11 내지 R18)에 정렬되어 복수의 HD 셀들이 배치될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 행들(R21 내지 R26)에 정렬되어 복수의 HP 셀들이 배치될 수 있다.
집적 회로(60)는 제1 도전형의 웰들을 포함할 수 있고, 제1 도전형의 웰들은 제2 도전형의 기판상에 형성될 수 있다. 예를 들면, 집적 회로(60)는 P형 기판 상에 형성될 수 있고, PFET를 형성하기 위한 N 웰(또는 N형 웰)을 포함할 수 있다. 도 6에 도시된 바와 같이, 집적 회로(60)는 제1 HD 컬럼(HD1)에서 X축 방향으로 연장되는 복수의 N 웰들(NW11 내지 NW15)을 포함할 수 있고, 제1 HP 컬럼(HP1)에서 X축 방향으로 연장되는 복수의 N 웰들(NW21 내지 NW24)을 포함할 수 있다. 제1 HD 컬럼(HD1)의 N 웰들(NW11 내지 NW15) 및 제1 HP 컬럼(HP1)의 N 웰들(NW21 내지 NW24)은 동일한 전위(예컨대, 양의 공급 전압)를 가질 수 있다.
제1 인터페이스 컬럼(IF1)은 제1 HD 컬럼(HD1)의 N 웰들(NW11 내지 NW15) 및 제1 HP 컬럼(HP1)의 N 웰들(NW21 내지 NW24)을 연결하는 N 웰(NWC)을 포함할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 HD 컬럼(HD1)의 N 웰들(NW11 내지 NW15) 및 1 HP 컬럼(HP1)의 N 웰들(NW21 내지 NW24)은 제1 인터페이스 컬럼(IF1)의 내부로 더 연장될 수 있고, 제1 인터페이스 컬럼(IF1)의 N 웰(NWC)은 Y축 방향으로 연장되면서 제1 HD 컬럼(HD1)의 연장된 N 웰들(NW11 내지 NW15) 및 제1 HP 컬럼(HP1)의 연장된 N 웰들(NW21 내지 NW24)을 연결시킬 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로(70)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 7의 평면도는 집적 회로(70)에서 제1 HD 컬럼(HD1), 제1 인터페이스 컬럼(IF1) 및 제1 HP 컬럼(HP1)을 나타낸다. 제1 HD 컬럼(HD1)에서 복수의 행들(R11 내지 R18)에 정렬되어 복수의 HD 셀들이 배치될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 행들(R21 내지 R27)에 정렬되어 복수의 HP 셀들이 배치될 수 있다.
집적 회로(70)는 복수의 셀들에 양의 공급 전압(VDD) 또는 음의 공급 전압(또는 접지 전위)(VSS)을 제공하기 위한 파워 레일들을 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 HD 컬럼(HD1)에서, 복수의 HD 셀들에 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR11, PR13, PR15, PR17, PR19)이 X축 방향으로 연장될 수 있고, 복수의 HD 셀들에 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(R12, R14, R16, R18)이 X축 방향으로 연장될 수 있다. 유사하게, 제1 HP 컬럼(HP1)에서, 복수의 HP 셀들에 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR21, PR23, PR25, PR27)이 X축 방향으로 연장될 수 있고, 복수의 HP 셀들에 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR22, PR24, PR26)이 X축 방향으로 연장될 수 있다. 일부 실시예들에서 파워 레일은 제1 배선층(M1)과 상이한 배선층, 예컨대 제3 배선층(M3)에서 X축 방향으로 연장되는 패턴을 포함할 수도 있고, 상이한 배선층들의 패턴들을 연결하는 비아를 포함할 수도 있다. 또한, 파워 레일은, 도 9를 참조하여 후술되는, X축 방향으로 연장되는 매립된(buried) 패턴을 포함할 수도 있고, X축 방향으로 연장되는 소스/드레인 컨택 및/또는 게이트 컨택을 포함할 수도 있다. 이하에서, 도해의 편의상 파워 레일은 제1 배선층(M1)의 패턴으로 도시되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
제1 인터페이스 컬럼(IF1)은 제1 HD 컬럼(HD1)의 파워 레일 및 제1 HP 컬럼(HP1)의 파워 레일을 연결하는 패턴을 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 및 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27)은 제1 인터페이스 컬럼(IF1)의 내부로 더 연장될 수 있다. 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 연장된 복수의 파워 레일들(PR11 내지 PR19) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR11, PR13, PR15, PR17, PR19) 및 제1 HP 컬럼(HP1)의 연장된 복수의 파워 레일들(PR21 내지 PR27) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR21, PR23, PR25, PR27)에 연결되고 Y축 방향으로 연장되는, 제1 패턴(P71)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 연장된 복수의 파워 레일들(PR11 내지 PR19) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR12, PR14, PR16, PR18) 및 제1 HP 컬럼(HP1)의 연장된 복수의 파워 레일들(PR21 내지 PR27) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR22, PR24, PR26)에 연결되고 Y축 방향으로 연장되는, 제2 패턴(P72)을 포함할 수 있다. 도 7에 도시된 바와 같이, 제1 및 제2 패턴(P71, P72)은 비아들을 통해서 파워 레일들과 각각 연결될 수 있다. 본 명세서에서, 제1 및 제2 패턴(P71, P72)과 같이, 제1 인터페이스 컬럼(IF1)에서 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)이 인가되고 Y축 방향으로 연장되는 패턴은 파워 라인으로 지칭될 수 있다.
제1 인터페이스 컬럼(IF1)에서 파워 레일들을 연결하면서 Y축으로 연장되는 패턴은 다양한 층들에 형성될 수 있다. 예를 들면, 제1 인터페이스 컬럼(IF1)은, 도 7의 제1 및 제2 패턴(P71, P72)과 같이 제1 배선층(M1)의 상위 제2 배선층(M2)에서 Y축 방향으로 연장되는 패턴들을 포함할 수 있다. 또한, 일부 실시예들에서, 제1 인터페이스 컬럼(IF1)은, Y축 방향으로 연장되는 매립된 패턴들, 게이트 전극들 및/또는 소스/드레인 컨택들을 포함할 수도 있다. 이하에서, 도해의 편의상 제1 인터페이스 컬럼(IF1)은 제2 배선층(M2)에서 Y축 방향으로 연장되는 패턴을 포함하는 것으로 도시되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
일부 실시예들에서, 제1 인터페이스 컬럼(IF1)은 상이한 층들에 형성된 파워 라인들을 포함할 수 있다. 예를 들면, 제1 인터페이스 컬럼(IF1)에서, 양의 공급 전압(VDD)이 인가되는 파워라인은 제2 배선층(M2)에서 형성될 수 있는 한편, 음의 공급 전압(VSS)이 인가되는 파워 라인은 게이트 전극 및/또는 소스/드레인 컨택으로 형성될 수도 있다. 또한, 일부 실시예들에서, 전술된 상이한 층들에 형성된 파워 라인들은 Z축 방향으로 중첩될 수 있고, 결과적으로 제1 인터페이스 컬럼(IF1)의 폭, 즉 X축 방향의 길이가 단축될 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다. 구체적으로, 도 8a 및 도 8b의 평면도들은 집적 회로들(80a, 80b)에서 제1 HD 컬럼(HD1), 제1 인터페이스 컬럼(IF1) 및 제1 HP 컬럼(HP1)을 나타낸다. 제1 HD 컬럼(HD1)에서 복수의 행들(R11 내지 R18)에 정렬되어 복수의 HD 셀들이 배치될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 행들(R21 내지 R27)에 정렬되어 복수의 HP 셀들이 배치될 수 있다. 도 7의 집적 회로(70)와 비교할 때, 도 8a 및 도 8b의 집적 회로들(80a, 80b)에서 제1 인터페이스 컬럼(IF1)은, 동일한 공급 전압(예컨대, 양의 공급 전압(VDD))을 제공하기 위한 파워 레일들에 연결되고 Y축 방향으로 연장되는, 한 쌍의 패턴들을 포함할 수 있다. 도 8a 및 도 8b에 대한 설명 중 도 7에 대한 설명과 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR11, PR13, PR15, PR17, PR19)에 연결되고 Y축 방향으로 연장되는 제1 패턴(P81)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR21, PR23, PR25, PR27)에 연결되고 Y축 방향으로 연장되는 제2 패턴(P82)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR12, PR14, PR16, PR18) 및 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR22, PR24, PR26)에 연결되고 Y축 방향으로 연장되는, 제3 패턴(P83)을 포함할 수 있다. 도 8a에 도시된 바와 같이, 제1, 제2 및 제3 패턴(P81, P82, P83)은 비아들을 통해서 파워 레일들과 각각 연결될 수 있다.
제1 인터페이스 컬럼(IF1)은 Y축 방향으로 연장되는 패턴들을 연결하고 X축 방향으로 연장되는 적어도 하나의 패턴을 포함할 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 제1 인터페이스 컬럼(IF1)은 제1 및 제2 패턴(P81, P82)을 연결하고 X축 방향으로 연장되는 제3 패턴(P83)을 포함할 수 있다. 또한, 제1 패턴(P81)은 제1 HD 컬럼(HD1)에 가깝게 형성될 수 있고, 제2 패턴(P82)은 제1 HP 컬럼(HP1)에 가깝게 형성될 수 있다. 이에 따라, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR11, PR13, PR15, PR17, PR19)은 제1 패턴(P81)까지 연장될 수 있고, 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR21, PR23, PR25, PR27)은 제2 패턴(P82)까지 연장될 수 있다. 결과적으로 제1 인터페이스 컬럼(IF1)에서, 파워 레일들을 연결하기 위한 라우팅 혼잡이 감소할 수 있고, 보다 용이하게 설계 규칙(design rule)이 준수될 수 있다.
제1 인터페이스 컬럼(IF1)에서 Y축 방향으로 연장되는 패턴들을 연결하기 위하여 X축 방향으로 연장되는 패턴은 다양한 층들에 형성될 수 있다. 예를 들면, 제1 인터페이스 컬럼(IF1)은, 도 8a의 제4 패턴(P84)과 같이 제2 배선층(M2)의 상위 제3 배선층(M3)에서 X축 방향으로 연장되는 패턴을 포함할 수 있다. 또한, 일부 실시예들에서, 제1 인터페이스 컬럼(IF1)은, 제3 배선층(M3)과 상이한 배선층, 예컨대 제1 배선층(M1)에서 X축 방향으로 연장되는 패턴을 포함할 수도 있고, X축 방향으로 연장되는 매립된 패턴, 소스/드레인 컨택 및/또는 관통 실리콘 비아를 포함할 수도 있다. 이하에서, 도해의 편의상 제1 인터페이스 컬럼(IF1)은 제3 배선층(M3)에서 X축 방향으로 연장되는 패턴을 포함하는 것으로 도시되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 8b를 참조하면, 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR11, PR13, PR15, PR17, PR19)에 연결되고 Y축 방향으로 연장되는 제5 패턴(P85)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27) 중 양의 공급 전압(VDD)을 제공하기 위한 파워 레일들(PR21, PR23, PR25, PR27)에 연결되고 Y축 방향으로 연장되는 제6 패턴(P86)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR19) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR12, PR14, PR16, PR18)에 연결되고 Y축 방향으로 연장되는 제7 패턴(P87)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은, 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR27) 중 음의 공급 전압(VSS)을 제공하기 위한 파워 레일들(PR22, PR24, PR26)에 연결되고 Y축 방향으로 연장되는 제8 패턴(P88)을 포함할 수 있다. 도 8b에 도시된 바와 같이, 제5 내지 제8 패턴(P85 내지 P88)은 비아들을 통해서 파워 레일들과 각각 연결될 수 있다.
도 8b에 도시된 바와 같이, 제1 인터페이스 컬럼(IF1)에서, 음의 공급 전압(VSS)이 인가되는 제7 및 제8 패턴(P87, P88)은 양의 공급 전압(VDD)이 인가되는 제5 및 제6 패턴(P85, P86) 사이에 형성될 수 있다. 일부 실시예들에서, 도 8b에 도시된 바와 상이게, 양의 공급 전압(VDD)이 인가되는 제5 및 제6 패턴(P85, P86)이 음의 공급 전압(VSS)이 인가되는 제7 및 제8 패턴(P87, P88) 사이에 형성될 수도 있다. 또한, 제1 인터페이스 컬럼(IF1)은 제5 및 제6 패턴(P85, P86)을 연결하고 X축 방향으로 연장되는 패턴들 및 제7 및 제8 패턴(P87, P88)을 연결하고 X축 방향으로 연장되는 패턴들을 포함할 수 있다.
도 7의 제1 인터페이스 컬럼(IF1)과 비교할 때, 도 8a 및 도 8b의 제1 인터페이스 컬럼(IF1)은 Y축 방향으로 연장되는 추가 패턴을 포함함으로써 보다 단순하게 파워 레일들을 연결할 수 있다. 예를 들면, 도 8a 및 도 8b의 제1 인터페이스 컬럼(IF1)에서는, 도 7에서 상호 근접한 2개의 파워 레일들(PR14, PR23)과 같은 구조가 생략될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로(90)의 레이아웃을 나타내는 도면이다. 구체적으로, 도 9의 상부는 집적 회로(90)의 평면도를 나타내고, 도 9의 하부는 평면도에서 X3-X3'을 따라 집적 회로(90)를 자른 단면도를 나타낸다. 제1 HD 컬럼(HD1)에서 복수의 행들(R11, R12)에 정렬되어 복수의 HD 셀들이 배치될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 행들(R21, R22)에 정렬되어 복수의 HP 셀들이 배치될 수 있다.
도 9의 상부를 참조하면, 제1 HD 컬럼(HD1)에서 복수의 파워 레일들(PR11 내지 PR13)이 X축 방향으로 연장될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 파워 레일들(PR21 내지 PR23)이 X축 방향으로 연장될 수 있다. 제1 인터페이스 컬럼(IF1)에서, 제1 내지 제4 패턴(P91 내지 P94)이 Y축 방향으로 연장될 수 있고, 제1 내지 제4 패턴(P91 내지 P94) 각각은 제1 HD 컬럼(HD1)의 복수의 파워 레일들(PR11 내지 PR13) 및 제1 HP 컬럼(HP1)의 복수의 파워 레일들(PR21 내지 PR23) 중 적어도 하나와 비아를 통해서 연결될 수 있다.
제1 인터페이스 컬럼(IF1)에서 Y축 방향으로 연장되는 패턴은 관통 실리콘 비아(through silicon via; TSV)를 통해서 매립된 파워 레일에 연결될 수 있다. 매립된 패턴은 기판(10) 아래에 형성되는 패턴을 지칭할 수 있고, 이와 같은 매립된 패턴들을 포함하는 파워 레일은 매립된 파워 레일(buried power rail)로서 지칭될 수 있다. 도 9에 도시된 바와 같이, 제1 패턴(P91)은 비아들, 파워 레일(PR12) 및 제1 관통 실리콘 비아(TSV2)를 통해서 제1 매립된 패턴(BP1)에 연결될 수 있다. 또한, 제4 패턴(P94)은 비아들, 파워 레일(PR22) 및 제2 관통 실리콘 비아(TSV2)를 통해서 제2 매립된 패턴(BP2)에 연결될 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 10의 순서도는 혼성 컬럼 블록을 포함하는 집적 회로(IC)를 제조하기 위한 방법의 예시를 나타낸다. 도 10에 도시된 바와 같이, 집적 회로(IC)를 제조하기 위한 방법은 복수의 단계들(S20, S40, S60, S80)을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 10에 도시된 바와 같이, 셀 라이브러리(D12)는 HD 셀들을 정의하는 제1 데이터(D_HD), HP 셀들을 정의하는 제2 데이터(D_HP) 및 사전배치(pre-placement) 셀들을 정의하는 제3 데이터(D_PP)를 포함할 수 있다. 예를 들면, 제1 데이터(D_HD)는 제1 높이(H1) 또는 제1 높이(H1)의 배수에 대응하는 높이를 가지는 HD 셀들을 정의할 수 있고, 제2 데이터(D_HP)는 제2 높이(H2) 또는 제2 높이(H2)의 배수에 대응하는 높이를 가지는 HP 셀들을 정의할 수 있다. 또한, 제3 데이터(D_PP)는 HD 셀들 및 HP 셀들이 배치되기 전 배치되는 사전배치 셀들을 정의할 수 있다. 일부 실시예들에서, 사전배치 셀들은 논리 연산을 수행하지 아니하는 비기능적(non-functional) 셀들을 포함할 수 있다. 예를 들면, 사전 배치 셀들은 웰 탭(well tap), 기판 탭(substrate tap), 필러(filler), 디캡(decap) 셀, 파워 스위치 셀 등을 포함할 수 있다.
단계 S20에서, RTL 데이터(D11)로부터 네트리스트(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D13)를 생성할 수 있다. 반도체 설계 툴은 집적 회로(IC)의 요건들에 기초하여, 셀 라이브러리(D12)로부터 HD 셀 또는 HP 셀을 선택할 수 있다. 예를 들면, 반도체 설계 툴은, 신호 경로의 타이밍 마진에 여유가 있는 경우, 동일한 기능을 제공하는 HP 셀 및 HD 셀 중 HD 셀을 선택할 수 있다.
단계 S40에서, 네트리스트(D13)로부터 레이아웃 데이터(D15)를 생성하는 배치 및 라우팅(place and route: P&R)이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 집적 회로(IC)의 플로어플랜을 위하여, HD 셀들이 배치될 HD 컬럼들, HP 셀들이 배치될 HP 컬럼들을 정의할 수 있다. 반도체 설계 툴은 셀 라이브러리(D2)를 참조하여 사전배치 셀을 배치한 후, 네트리스트(D13)로부터 HD 컬럼들에 HD 셀들을 배치할 수 있고, HP 컬럼들에 HP 셀들을 배치할 수 있다. 반도체 설계 툴은 배치된 셀들의 출력핀들 및 입력핀들을 전기적으로 연결하는 상호연결(interconnection)들을 생성할 수 있고, 배치된 셀들 및 생성된 상호연결들을 정의하는 레이아웃 데이터(D15)를 생성할 수 있다. 레이아웃 데이터(D15)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
반도체 설계 툴은 셀들을 배치하고 라우팅하는 동안 설계 규칙(D14)을 참조할 수 있다. 설계 규칙(D14)은 집적 회로(IC)의 레이아웃이 준수해야 할 요건들을 포함할 수 있다. 예를 들면, 설계 규칙(D14)은 패턴들 사이 거리(space), 패턴의 최소 폭, 배선층의 라우팅 방향 등에 대한 요건들을 포함할 수 있다. 도 10에 도시된 바와 같이, 설계 규칙(D14)은 제1 규칙 그룹(R1) 및 제1 규칙 그룹(R1)보다 완화된 요건들을 포함하는 제2 규칙 그룹(R2)을 포함할 수 있다. 일부 실시예들에서, 인터페이스 컬럼은 사전배치 셀을 포함할 수 있고, 이에 따라 반도체 설계 툴은 HD 셀들 및 HP 셀들 사이 인터페이스 셀들에서 배치 및 라우팅을 수행하는 동안 제1 규칙 그룹(R1)을 참조할 수 있다. 단계 S40 단독으로, 또는 단계 S20 및 단계 S40이 총괄적으로, 집적 회로를 설계하는 방법으로서 지칭될 수 있고, 단계 S40의 예시가 도 11을 참조하여 후술될 것이다.
단계 S60에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정하기 위한 OPC(optical proximity correction)가 레이아웃 데이터(D15)에 이 적용될 수 있다. OPC가 적용된 데이터에 기초하여 복수의 층들에 배치되는 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S60에서 제한적으로 변형될 수 있고, 단계 S60에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S80에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S60에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. FEOL(front-end-of-line) 은, 예컨대 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계를 포함할 수 있고, FEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 기판에 형성될 수 있다. 또한, BEOL(back-end-of-line)은, 예컨대 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있고, BEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 상호연결될 수 있다. 일부 실시예들에서, FEOL 및 BEOL 사이에 MOL(middle-of line)이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 11의 순서도는 도 10의 단계 S40의 예시를 나타낸다. 도 10을 참조하여 전술된 바와 같이, 도 11의 단계 S40'에서 배치 및 라우팅(P&R)이 수행될 수 있다. 도 11에 도시된 바와 같이, 단계 S40'은 복수의 단계들(S41 내지 S45)을 포함할 수 있고, 이하에서 도 11은 도 10을 참조하여 설명될 것이다.
도 11을 참조하면, 단계 S41에서 입력 데이터가 획득될 수 있다. 입력 데이터는 HD 셀들 및 HP 셀들에 대한 정보를 포함할 수 있고, 예컨대 도 10의 네트리스트(D13)일 수 있다. 네트리스트(D13)는, 셀 라이브러리(D12)에 의해서 정의되는 HD 셀들 및 HP 셀들 중, 집적 회로(IC)에 실제 포함되는 HD 셀들 및 HP 셀들을 정의할 수 있고, 이에 따라 HD 컬럼들 및 HP 컬럼들은 네트리스트(D13)에 의존할 수 있다.
단계 S42에서, 적어도 하나의 HD 컬럼 및 적어도 하나의 HP 컬럼이 정의될 수 있다. 예를 들면, 반도체 설계 툴은 네트리스트(D13)에 의해서 정의되는 HD 셀들 및 HP 셀들의 배치를 위하여 적어도 하나의 HD 컬럼 및 적어도 하나의 HP 컬럼 각각의 위치, 크기(즉, X축 방향의 길이), 배치 등을 정의할 수 있다. 이에 따라, 정의된 HD 컬럼 및 HP 컬럼 사이에 인터페이스 컬럼이 정의될 수 있다. 후속하는 단계 S43, 단계 S44 및 단계 S45에서, 인터페이스 컬럼의 구조가 생성될 수 있다. 일부 실시예들에서, 단계 S43, 단계 S44 및 단계 S45 중 적어도 2개는 병렬적으로 수행될 수 있다.
단계 S43에서, 인터페이스 컬럼에 사전배치 셀이 배치될 수 있다. 예를 들면, 반도체 설계 툴은 단계 S42에서 정의된 인터페이스 컬럼들에 사전배치 셀을 배치할 수 있고, 이에 따라 사전배치 셀을 위한 별도의 공간이 절약될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 사전배치 셀의 배치시 입력 데이터, 즉 네트리스트(D13)를 참조할 수 있다. 예를 들면, 사전배치 셀 중 하나로서 파워 스위치 셀은, 저전력 모드를 지시하는 제어 신호에 따라, 인접한 HD 셀들 및 HP 셀들에 공급되는 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)을 차단할 수 있다. 네트리스트(D13)는 저전력 모드를 지원하는 HD 셀들 및 HP 셀들을 정의할 수 있고, 반도체 설계 툴은 해당 HD 셀들 및 HP 셀들에 가까운 인터페이스 컬럼에 파워 스위치 셀을 배치할 수 있다. 또한, 인터페이스 컬럼에 배치되는 사전배치 셀의 예시들로서, 웰 탭 및 기판 탭이 도 12를 참조하여 후술될 것이다.
단계 S44에서, 인터페이스 컬럼에서 파워 레일들이 상호 연결될 수 있다. 예를 들면, 반도체 설계 툴은 인터페이스 컬럼에서 Y축 방향으로 연장되는 적어도 하나의 패턴을 생성할 수 있고, 적어도 하나의 패턴을 파워 레일들에 연결하기 위한 비아들을 생성할 수 있다. 도 7을 참조하여 전술된 바와 같이 Y축 방향으로 연장되는 2개의 패턴들이 생성될 수도 있고, 도 8a를 참조하여 전술된 바와 같이 Y축 방향으로 연장되는 3개의 패턴들이 생성될 수도 있으며, 도 8b를 참조하여 전술된 바와 같이 Y축 방향으로 연장되는 4개의 패턴들이 생성될 수도 있다. 또한, 인터페이스 컬럼에서 Y축 방향으로 연장되는 보다 많은 수의 패턴들의 예시가 도 12를 참조하여 후술될 것이다.
단계 S45에서, 인터페이스 컬럼에서 웰들이 상호 연결될 수 있다. 예를 들면, 도 6을 참조하여 전술된 바와 같이, 반도체 설계 툴은 HD 컬럼 및 HP 컬럼에서 X축 방향으로 연장되는 웰들을 연결하는, Y축 방향으로 연장되는 웰을 생성할 수 있다.
도 11에 도시된 바와 같이, 단계 S44 및 단계 S45에서 설계 규칙(D14)의 제2 규칙 그룹(R2)이 참조될 수 있다. 도 10을 참조하여 전술된 바와 같이, 제2 규칙 그룹(R2)은 설계 규칙(D14) 제1 규칙 그룹(R1)보다 완화된 요건들을 포함할 수 있고, 이에 따라 인터페이스 컬럼에서 파워 레일들의 상호 연결 및 웰들의 상호 연결은 보다 완화된 요건들에 기초할 수 있다. 예를 들면, 제2 규칙 그룹(R2)에서 동일 전위를 가지는 패턴들 사이 거리(space)는 축소되거나 제거될 수 있고, 웰의 방향전환(jog) 및/또는 핀(fin)의 종결(termination)에 관한 요건들이 완화되거나 제거될 수 있다. 도면들을 참조하여 전술된 바와 같이, 논리 연산을 수행하는 HP 셀들 및 HD 셀들이 배치되는 HP 컬럼 및 HD 컬럼과 상이하게, 인터페이스 컬럼에서 파워 레일들의 상호연결 및 웰들의 상호연결은 논리 연산을 수행하는 HD 셀들 및 HP 셀들로부터 이격된 위치들에서 발생할 수 있고, 이에 따라 보다 완화된 요건들에 기초하여 형성될지라도 HD 셀들 및 HP 셀들에 미치는 영향이 제한적일 수 있다. 이에 따라, 보다 완화된 요건들을 포함하는 제2 규칙 그룹(R2)에 기인하여, 인터페이스 컬럼은 높은 자유도로서 설계될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 집적 회로(120)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 12의 평면도는 집적 회로(120)에서 제1 HD 컬럼(HD1), 제1 인터페이스 컬럼(IF1) 및 제1 HP 컬럼(HP1)을 나타낸다. 제1 HD 컬럼(HD1)에서 복수의 행들(R11 내지 R18)에 정렬되어 복수의 HD 셀들이 배치될 수 있고, 제1 HP 컬럼(HP1)에서 복수의 행들(R21 내지 R26)에 정렬되어 복수의 HP 셀들이 배치될 수 있다.
제1 인터페이스 컬럼(IF1)은 파워 레일들을 연결하기 위하여 Y축 방향으로 연장되는 제1 내지 제8 패턴(P121 내지 P128)을 포함할 수 있다. 즉, 제1 인터페이스 컬럼(IF1)은, 양의 공급 전압(VDD)이 인가되는 2쌍의 패턴들로서 제3, 제4, 제7 및 제8 패턴(P123, P124, P127, P128)을 포함할 수 있고, 음의 공급 전압(VSS)이 인가되는 2쌍의 패턴들로서 제1, 제2, 제5, 제6 패턴(P121, P122, P125, P126)을 포함할 수 있다.
집적 회로(120)는 제1 인터페이스 컬럼(IF1)에 배치된 적어도 하나의 웰 탭 및/또는 기판 탭을 포함할 수 있다. 웰 탭은 웰을 바이어싱하기 위하여 외부로부터 공급되는 전압을 웰에 제공할 수 있다. 예를 들면, N 웰 탭은, 양의 공급 전압(VDD)이 인가되고 N 웰과 접촉하는, N+로 도핑된 영역을 포함할 수 있다. 또한, 기판 탭은 기판을 바이어싱하기 위하여 외부로부터 공급되는 전압을 기판에 제공할 수 있다. 예를 들면, P형 기판을 위한 기판 탭은, 음의 공급 전압(VSS)이 인가되고 기판과 접촉하는, P+로 도핑된 영역을 포함할 수 있다.
도 12를 참조하면, 제1 인터페이스 컬럼(IF1)은 제1 HD 컬럼(HD1)의 N 웰들 및 제1 HP 컬럼(HP1)의 N 웰들을 연결하기 위하여 Y축 방향으로 연장되는 N 웰(NWC)을 포함할 수 있고, N 웰(NWC) 상에 형성된 N 웰 탭(C2)을 포함할 수 있다. 또한, 제1 인터페이스 컬럼(IF1)은 X축 방향으로 연장되는 N 웰들 사이에 형성된 기판 탭들(C1, C3, C4)을 포함할 수 있다. 도 12에 도시된 바와 같이, 기판 탭들(C1, C3, C4)은 N 웰(NWC)의 좌우에 배치될 수 있고, 이에 따라 N 웰 탭은 기판 탭들 사이에 배치될 수 있다.
일부 실시예들에서, 웰 탭 및 기판 탭은, 제1 인터페이스 컬럼(IF1)에서 Y축 방향으로 연장되는 패턴 및 파워 레일이 교차하는 지점에 배치될 수 있다. 예를 들면, 도 12에 도시된 바와 같이, N 웰 탭(C2)은, 제1 HD 컬럼(HD1)의 2개 행들(R12, R13)의 경계 상으로 연장되는 파워 레일 및 제2 및 제4 패턴(P123, P124)이 교차하는 지점에 배치될 수 있다. 또한, 도 12에 도시된 바와 같이, 기판 탭(C1)은 제1 HP 컬럼(HP1)에서 2개 행들(R21, R22)의 경계 상으로 연장되는 파워 레일 및 제1 및 제2 패턴(P121, P122)이 교차하는 지점에 배치될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로(130)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 13의 평면도는 복수의 블록들을 포함하는 집적 회로(130)의 레이아웃을 개략적으로 나타낸다.
도 13을 참조하면, 집적 회로(130)는 제1 내지 제3 블록(B1 내지 B3)을 포함할 수 있다. 블록은 독립적으로 설계되어 형성된 레이아웃의 단위를 지칭할 수 있다. 예를 들면, 집적 회로(130)는 다양한 기능들을 수행할 수 있고, 제1 내지 제3 블록(B1 내지 B3)은 다양한 기능들 중 적어도 하나를 각각 수행하도록 설계될 수 있다. 일부 실시예들에서, 제1 내지 제3 블록(B1 내지 B3) 각각은, 독립적인 네트리스트로부터 형성될 수도 있고, 독립적으로 DVFS(dynamic voltage frequency scaling)가 적용될 수도 있다.
제1 내지 제3 블록(B1 내지 B3)은, 도 13에 도시된 바와 같이, 상이한 컬럼 구성들을 가질 수 있다. 예를 들면, 제1 내지 제3 블록(B1 내지 B3)은 복수의 HD 셀들 및 복수의 HP 셀들을 정의하는 공통의 셀 라이브러리를 참조하여 설계될 수 있는 한편, HD 셀들이 배치되는 HD 컬럼 및 HP 셀들이 배치되는 HP 컬럼은 제1 내지 제3 블록(B1 내지 B3) 각각에서 상이하게 정의될 수 있다. 도 13에 도시된 바와 같이, 제1 및 제2 블록(B1 및 B2)은 혼성 컬럼 블록들일 수 있는 한편, 제3 블록(B3)은 HD 블록일 수 있다. 제1 및 제2 블록(B1, B2)에서, 도면들을 참조하여 전술된 인터페이스 컬럼이 HP 컬럼 및 HD 컬럼 사이에 배치될 수 있다. 이에 따라, 집적 회로(130)는 최적화된 면적 및 성능을 제공할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(140)을 나타내는 블록도이다. 시스템-온-칩(140)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(140)은, 다양한 기능을 수행하는 IP(intellectual property)와 같이 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하는 방법에 의해서 시스템-온-칩(140)이 설계될 수 있고, 이에 따라 최적의 면적 및 성능을 제공하는 시스템-온-칩(140)이 달성될 수 있다. 도 14를 참조하면, 시스템-온-칩(140)은 모뎀(142), 디스플레이 컨트롤러(143), 메모리(144), 외부 메모리 컨트롤러(145), CPU(central processing unit)(146), 트랜잭션 유닛(147), PMIC(148) 및 GPU(graphic processing unit)(149)을 포함할 수 있고, 시스템-온-칩(140)의 각 기능 블록들은 시스템 버스(141)를 통해서 서로 통신할 수 있다.
시스템-온-칩(140)의 동작을 최상위 계층에서 제어할 수 있는 CPU(146)는 다른 기능 블록들(142 내지 149)의 동작을 제어할 수 있다. 모뎀(142)은 시스템-온-칩(140) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(140) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(145)는 시스템-온-칩(140)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(145)의 제어 하에서 CPU(146) 또는 GPU(149)에 제공될 수 있다. GPU(149)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(149)는 외부 메모리 컨트롤러(145)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(149)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(145)를 통해서 시스템-온-칩(140) 외부로 전송할 수도 있다. 트랜잭션 유닛(147)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(148)는 트랜잭션 유닛(147)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(143)는 시스템-온-칩(140) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(140) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다. 메모리(144)는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(150)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 도 10의 방법 및/또는 도 11의 방법에 포함된 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(150)에서 수행될 수 있다.
컴퓨팅 시스템(150)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 15에 도시된 바와 같이, 컴퓨팅 시스템(150)은 프로세서(151), 입출력 장치들(152), 네트워크 인터페이스(153), RAM(random access memory)(154), ROM(read only memory)(155) 및 저장 장치(156)를 포함할 수 있다. 프로세서(151), 입출력 장치들(152), 네트워크 인터페이스(153), RAM(154), ROM(155) 및 저장 장치(156)는 버스(157)에 연결될 수 있고, 버스(157)를 통해서 서로 통신할 수 있다.
프로세서(151)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(151)는 버스(157)를 통해서 메모리, 즉 RAM(154) 또는 ROM(155)에 액세스할 수 있고, RAM(154) 또는 ROM(155)에 저장된 명령어들을 실행할 수 있다.
RAM(154)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(154_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(154_1)은 프로세서(151)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 10의 방법 및/또는 도 11의 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(154_1)은 프로세서(151)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(154_1)에 포함된 복수의 명령어들은 프로세서(151)로 하여금, 예컨대 도 11의 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(156)는 컴퓨팅 시스템(150)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(156)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(156)는 컴퓨팅 시스템(150)으로부터 탈착 가능할 수도 있다. 저장 장치(156)는 본 개시의 예시적 실시예에 따른 프로그램(154_1)을 저장할 수도 있으며, 프로그램(154_1)이 프로세서(151)에 의해서 실행되기 이전에 저장 장치(156)로부터 프로그램(154_1) 또는 그것의 적어도 일부가 RAM(154)으로 로딩될 수 있다. 다르게는, 저장 장치(156)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(154_1) 또는 그것의 적어도 일부가 RAM(154)으로 로딩될 수 있다. 또한, 도 15에 도시된 바와 같이, 저장 장치(156)는 데이터베이스(156_1)를 저장할 수 있고, 데이터베이스(156_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 10의 셀 라이브러리(D12) 및/또는 설계 규칙(D14)을 포함할 수 있다.
저장 장치(156)는 프로세서(151)에 의해서 처리될 데이터 또는 프로세서(151)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(151)는 프로그램(154_1)에 따라, 저장 장치(156)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(156)에 저장할 수도 있다. 예를 들면, 저장 장치(156)는, 도 10의 RTL 데이터(D11), 네트리스트(D13) 및/또는 레이아웃 데이터(D15), 도 11의 입력 데이터를 저장할 수 있다.
입출력 장치들(152)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(152)을 통해서, 프로세서(151)에 의해 프로그램(154_1)의 실행을 트리거할 수도 있고, 도 10의 RTL 데이터(D11) 및/또는 네트리스트(D13), 도 11의 입력 데이터를 입력할 수도 있으며, 도 10의 레이아웃 데이터(D15)를 확인할 수도 있다.
네트워크 인터페이스(153)는 컴퓨팅 시스템(150) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 복수의 제1 셀들이 제1 수평 방향으로 연장되는 제1 폭의 행들에 정렬되어 배치되고 제1 피치(pitch)로 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는, 복수의 제1 게이트 전극들을 포함하는, 제1 컬럼;
    복수의 제2 셀들이 상기 제1 수평 방향으로 연장되는 제2 폭의 행들에 정렬되어 배치되고 제2 피치로 상기 제2 수평 방향으로 연장되는 복수의 제2 게이트 전극들을 포함하는, 제2 컬럼; 및
    상기 제1 컬럼 및 상기 제2 컬럼 사이에서 상기 제2 수평 방향으로 연장되고 상기 제2 수평 방향으로 연장되는, 적어도 하나의 제3 게이트 전극을 포함하는 인터페이스 컬럼을 포함하고,
    상기 적어도 하나의 제3 게이트 전극은, 제1 게이트 전극과 상기 제1 피치로 이격된 게이트 전극 및 제2 게이트 전극과 상기 제2 피치로 이격된 게이트 전극 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 적어도 하나의 제3 게이트 전극은, 제1 게이트 전극과 제1 피치로 이격되고 제2 게이트 전극과 제2 피치로 이격된, 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 적어도 하나의 제3 게이트 전극은,
    제1 게이트 전극과 제1 피치로 이격된 제4 게이트 전극; 및
    제2 게이트 전극과 제2 피치로 이격된 제5 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로.
  4. 청구항 3에 있어서,
    상기 제4 게이트 전극 및 상기 제5 게이트 전극은, 상기 제1 피치 또는 상기 제2 피치로 상기 제2 수평 방향으로 연장되는 것을 특징으로 하는 집적 회로.
  5. 청구항 1에 있어서,
    상기 제1 컬럼은, 제1 도전형을 각각 가지고 상기 제1 수평 방향으로 상호 평행하게 연장되는, 복수의 제1 웰들을 포함하고,
    상기 제2 컬럼은, 상기 제1 도전형을 각각 가지고, 상기 제1 수평 방향으로 상호 평행하게 연장되는, 복수의 제2 웰들을 포함하고,
    상기 인터페이스 컬럼은, 상기 제1 도전형을 가지고 적어도 하나의 제1 웰 및 적어도 하나의 제2 웰을 연결하는, 제3 웰을 포함하는 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 제1 컬럼은, 상기 복수의 제1 셀들에 제1 공급 전압 또는 제2 공급 전압을 제공하도록 구성되고 상기 제1 수평 방향으로 상호 평행하게 연장되는, 복수의 제1 파워 레일들을 포함하고,
    상기 인터페이스 컬럼은,
    상기 복수의 제1 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 제1 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제1 파워 라인; 및
    상기 복수의 제1 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성된 제1 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제2 파워 라인을 포함하는 것을 특징으로 하는 집적 회로.
  7. 청구항 6에 있어서,
    상기 제2 컬럼은, 상기 복수의 제2 셀들에 상기 제1 공급 전압 또는 상기 제2 공급 전압을 제공하도록 구성되고 상기 제1 수평 방향으로 상호 평행하게 연장되는, 복수의 제2 파워 레일들을 포함하고,
    상기 인터페이스 컬럼은,
    상기 복수의 제2 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제3 파워 라인; 및
    상기 복수의 제2 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제4 파워 라인을 포함하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 인터페이스 컬럼은,
    상기 제1 수평 방향으로 연장되고 상기 제1 파워 라인 및 상기 제3 파워 라인을 연결하는, 적어도 하나의 제1 전도성 패턴; 및
    상기 제1 수평 방향으로 연장되고 상기 제2 파워 라인 및 상기 제4 파워 라인을 연결하는, 적어도 하나의 제2 전도성 패턴을 포함하는 것을 특징으로 하는 집적 회로.
  9. 청구항 6에 있어서,
    상기 제2 컬럼은, 상기 복수의 제2 셀들에 상기 제1 공급 전압 또는 상기 제2 공급 전압을 제공하도록 구성되고 상기 제1 수평 방향으로 상호 평행하게 연장되는, 복수의 제2 파워 레일들을 포함하고,
    상기 제1 파워 라인은, 상기 복수의 제2 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고,
    상기 제2 파워 라인은, 상기 복수의 제2 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고,
    상기 제1 파워 라인 및 상기 제2 파워 라인은, 상이한 도전층들에 각각 형성된 것을 특징으로 하는 집적 회로.
  10. 청구항 1에 있어서,
    상기 인터페이스 컬럼은, 사전배치(pre-placement) 셀들을 포함하는 것을 특징으로 하는 집적 회로.
  11. 청구항 10에 있어서,
    상기 사전배치 셀들은,
    웰에 제1 공급 전압을 제공하도록 구성된 적어도 하나의 웰 탭; 및
    기판에 제2 공급 전압을 제공하도록 구성된 적어도 하나의 기판 탭을 포함하는 것을 특징으로 하는 집적 회로.
  12. 복수의 제1 셀들에 제1 공급 전압 또는 제2 공급 전압을 각각 제공하도록 구성되고 제1 피치(pitch)로 제1 수평 방향으로 연장되는, 복수의 제1 파워 레일들을 포함하는 제1 컬럼;
    복수의 제2 셀들에 상기 제1 공급 전압 또는 상기 제2 공급 전압을 각각 제공하도록 구성되고 제2 피치로 상기 제1 수평 방향으로 연장되는, 복수의 제2 파워 레일들을 포함하는 제2 컬럼; 및
    상기 제1 컬럼 및 상기 제2 컬럼 사이에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 인터페이스 컬럼을 포함하고,
    상기 인터페이스 컬럼은,
    상기 복수의 제1 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 제1 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제1 파워 라인;
    상기 복수의 제2 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 제2 파워 레일들에 연결되고 상기 제2 수평 방향으로 연장되는, 제2 파워 라인; 및
    상기 제1 수평 방향으로 연장되고 상기 제1 파워 라인 및 상기 제2 파워 라인을 연결하는, 적어도 하나의 제1 전도성 패턴을 포함하는 것을 특징으로 하는 집적 회로.
  13. 청구항 12에 있어서,
    상기 인터페이스 컬럼은,
    상기 복수의 제1 파워 레일들 및 상기 복수의 제2 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성된 제1 파워 레일들 및 제2 파워 레일들에 연결되고, 상기 제2 수평 방향으로 연장되는, 제3 파워 라인을 포함하는 것을 특징으로 하는 집적 회로.
  14. 청구항 12에 있어서,
    상기 인터페이스 컬럼은,
    상기 복수의 제1 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성되고 상기 제2 수평 방향으로 연장되는, 제3 파워 라인;
    상기 복수의 제2 파워 레일들 중 상기 제2 공급 전압을 제공하도록 구성되고 상기 제2 수평 방향으로 연장되는, 제4 파워 라인; 및
    상기 제1 수평 방향으로 연장되고 상기 제3 파워 라인 및 상기 제4 파워 라인을 연결하는, 적어도 하나의 제2 전도성 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  15. 청구항 12에 있어서,
    상기 복수의 제1 파워 레일들 및 상기 복수의 제2 파워 레일들 각각은,
    기판에 매립되고 상기 제1 수평 방향으로 연장되는 전도성 패턴;
    상기 제1 수평 방향으로 연장되는 소스/드레인 컨택; 및
    제1 배선층에서 상기 제1 수평 방향으로 연장되는 전도성 패턴; 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  16. 청구항 12에 있어서,
    상기 제1 파워 라인 및 상기 제2 파워 라인 각각은,
    기판에 매립되고 상기 제2 수평 방향으로 연장되는 전도성 패턴;
    상기 제2 수평 방향으로 연장되는 게이트 전극;
    상기 제2 수평 방향으로 연장되는 소스/드레인 컨택; 및
    제1 배선층의 상위 제2 배선층에서 상기 제2 수평 방향으로 연장되는 전도성 패턴; 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  17. 청구항 12에 있어서,
    상기 적어도 하나의 제1 전도성 패턴은,
    기판에 매립되고 상기 제1 수평 방향으로 연장되는 전도성 패턴;
    상기 제1 수평 방향으로 연장되는 소스/드레인 컨택;
    제1 배선층에서 상기 제1 수평 방향으로 연장되는 전도성 패턴;
    상기 제1 배선층의 상위 제2 배선층의 상위 제3 배선층에서 상기 제1 수평 방향으로 연장되는 전도성 패턴; 및
    상기 제1 배선층 및/또는 상기 제2 배선층의 상기 제1 파워 라인 및/또는 상기 제2 파워 라인을 상기 기판에 매립된 전도성 패턴에 연결하는 관통 실리콘 비아; 중 적어도 하나를 포함하는 집적 회로.
  18. 제1 수평 방향으로 연장되는 제1 폭의 행들에 정렬된 복수의 제1 셀들을 포함하는 제1 컬럼;
    상기 제1 수평 방향으로 연장되는 제2 폭의 행들에 정렬된 복수의 제2 셀들을 포함하는 제2 컬럼; 및
    상기 제1 컬럼 및 상기 제2 컬럼 사이에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 인터페이스 컬럼을 포함하고,
    상기 인터페이스 컬럼은,
    웰(well)에 제1 공급 전압을 제공하도록 구성된 적어도 하나의 웰 탭; 및
    기판에 제2 공급 전압을 제공하도록 구성된 적어도 하나의 기판 탭을 포함하는 것을 특징으로 하는 집적 회로.
  19. 청구항 18에 있어서,
    상기 적어도 하나의 기판 탭은,
    상기 제2 수평 방향으로 정렬된 복수의 제1 기판 탭들; 및
    상기 제2 수평 방향으로 정렬된 복수의 제2 기판 탭들을 포함하고,
    상기 적어도 하나의 웰 탭은, 상기 복수의 제1 기판 탭들 및 상기 복수의 제2 기판 탭들 사이에 배치된 것을 특징으로 하는 집적 회로.
  20. 청구항 18에 있어서,
    상기 인터페이스 컬럼은, 상기 복수의 제1 셀들 및 상기 복수의 제2 셀들 중 적어도 일부에 제공되는 상기 제1 공급 전압 또는 상기 제2 공급 전압을 선택적으로 차단하도록 구성된, 적어도 하나의 파워 스위치 셀을 포함하는 것을 특징으로 하는 집적 회로.
KR1020200103437A 2020-08-18 2020-08-18 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 KR20220022357A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200103437A KR20220022357A (ko) 2020-08-18 2020-08-18 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
US17/183,630 US11494544B2 (en) 2020-08-18 2021-02-24 Integrated circuit including cells of different heights and method of designing the integrated circuit
TW110122768A TW202209627A (zh) 2020-08-18 2021-06-22 積體電路
CN202110724796.5A CN114078835A (zh) 2020-08-18 2021-06-29 包括不同高度的单元的集成电路
US17/877,483 US11727184B2 (en) 2020-08-18 2022-07-29 Integrated circuit including cells of different heights and method of designing the integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200103437A KR20220022357A (ko) 2020-08-18 2020-08-18 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법

Publications (1)

Publication Number Publication Date
KR20220022357A true KR20220022357A (ko) 2022-02-25

Family

ID=80269623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200103437A KR20220022357A (ko) 2020-08-18 2020-08-18 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법

Country Status (4)

Country Link
US (2) US11494544B2 (ko)
KR (1) KR20220022357A (ko)
CN (1) CN114078835A (ko)
TW (1) TW202209627A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
KR20220022357A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
US11948886B2 (en) * 2020-10-23 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacturing same
US11775730B2 (en) * 2021-08-16 2023-10-03 International Business Machines Corporation Hierarchical large block synthesis (HLBS) filling
US11733724B2 (en) * 2021-08-20 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Digital low-dropout voltage regulator
US20230223455A1 (en) * 2022-01-12 2023-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
CN117438448A (zh) * 2022-09-09 2024-01-23 台湾积体电路制造股份有限公司 具有包括不同宽度源极和漏极端子的晶体管的集成电路
CN118116922A (zh) * 2022-11-30 2024-05-31 华为技术有限公司 集成电路及电子设备
US20240243117A1 (en) * 2023-01-16 2024-07-18 Samsung Electronics Co., Ltd. Integrated circuit including standard cells and method of designing the same
US20240266342A1 (en) * 2023-02-06 2024-08-08 Qualcomm Incorporated Column divided multi-height architecture

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177691B1 (en) * 1997-06-30 2001-01-23 Synopsys, Inc. Cell based array having compute drive ratios of N:1
US6838713B1 (en) * 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
US7802219B2 (en) 2006-11-30 2010-09-21 Cadence Design Systems, Inc. Flat placement of cells on non-integer multiple height rows in a digital integrated circuit layout
US7800409B2 (en) 2007-07-30 2010-09-21 Texas Instruments Incorporated Logic block, a multi-track standard cell library, a method of designing a logic block and an asic employing the logic block
US8230380B2 (en) * 2008-12-23 2012-07-24 Broadcom Corporation High speed reduced area cell library with cells having integer multiple track heights
US8276109B2 (en) 2008-12-23 2012-09-25 Broadcom Corporation Mixed-height high speed reduced area cell library
US8631377B2 (en) 2009-05-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for designing cell rows with differing cell heights
JP2012235048A (ja) * 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
US9007095B2 (en) 2012-02-17 2015-04-14 Broadcom Corporation Efficient non-integral multi-height standard cell placement
US10380315B2 (en) 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10672709B2 (en) * 2016-12-12 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd Power grid, IC and method for placing power grid
JP2018151977A (ja) * 2017-03-14 2018-09-27 株式会社リコー 半導体集積回路の設計支援装置及び方法
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
KR102580375B1 (ko) 2018-01-17 2023-09-18 삼성전자주식회사 반도체 장치
KR102495913B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10846458B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Engineering change order cell structure having always-on transistor
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
US11675949B2 (en) * 2019-02-21 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Space optimization between SRAM cells and standard cells
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
WO2020217400A1 (ja) * 2019-04-25 2020-10-29 株式会社ソシオネクスト 半導体装置
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
US11508714B2 (en) * 2020-01-22 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor devices and methods related thereto
US11256844B2 (en) * 2020-01-31 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell row arrangement in regions of integrated circuit layout
US11355395B2 (en) * 2020-05-22 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit in hybrid row height structure
KR20220022357A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법

Also Published As

Publication number Publication date
US11727184B2 (en) 2023-08-15
US11494544B2 (en) 2022-11-08
US20220382949A1 (en) 2022-12-01
CN114078835A (zh) 2022-02-22
TW202209627A (zh) 2022-03-01
US20220058326A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
KR20220022357A (ko) 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
US11755809B2 (en) Integrated circuit including asymmetric power line and method of designing the same
KR20210152843A (ko) 단순한 셀 상호연결을 포함하는 집적 회로 및 이를 설계하는 방법
US11776950B2 (en) Integrated circuit including cells with different heights and method of designing the same
US20220300693A1 (en) Integrated circuit providing increased pin access points and method of designing the same
US20220189945A1 (en) Integrated circuit including connection line
US20220262785A1 (en) Integrated circuit including signal line and power line and method of designing the same
KR20220130547A (ko) 증가된 핀 액세스 포인트들을 제공하는 집적 회로 및 이를 설계하는 방법
CN115132722A (zh) 包括标准单元和填充单元的集成电路
US20240243117A1 (en) Integrated circuit including standard cells and method of designing the same
EP4404263A2 (en) Integrated circuit including backside wiring
US20240290692A1 (en) Iintegrated circuit including backside wiring and method of manufacturing the integrated circuit
EP4432357A1 (en) Integrated circuit including backside wiring and method of designing the integrated circuit
KR20220082708A (ko) 연결 배선을 포함하는 집적 회로
TW202435430A (zh) 包括背側配線的積體電路
CN118366990A (zh) 包括背面配线的集成电路及其设计方法
KR20240124165A (ko) 후면 배선을 포함하는 집적 회로 및 이를 설계하는 방법
KR20240137443A (ko) 후면 배선을 포함하는 집적 회로 및 이를 설계하는 방법
KR20240114241A (ko) 표준 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20240115695A (ko) 후면 배선을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220015914A (ko) 메모리 셀을 포함하는 집적 회로 및 이의 설계 방법
KR20240124160A (ko) 후면 배선 패턴을 포함하는 집적 회로
KR20240133501A (ko) 후면 배선을 포함하는 집적 회로 및 이를 설계하는 방법
TW202416171A (zh) 包括標準胞元的積體電路
TW202220175A (zh) 包含記憶胞的積體電路