KR20220015914A

KR20220015914A - 메모리 셀을 포함하는 집적 회로 및 이의 설계 방법

Info

Publication number: KR20220015914A
Application number: KR1020210031462A
Authority: KR
Inventors: 이인학; 이승훈; 백상엽; 박승한; 이혜진
Original assignee: 삼성전자주식회사
Priority date: 2020-07-31
Filing date: 2021-03-10
Publication date: 2022-02-08

Abstract

본 개시의 기술적 사상에 따른 집적 회로는, 제1 비트라인 패턴 및 양의 공급 전압을 제공하는 양의 전원 패턴이 제1 방향으로 연장되어 형성되고, 음의 공급 전압을 제공하는 복수의 제1 전원라인 랜딩 패드들 및 워드라인 전압을 제공하는 복수의 제1 워드라인 랜딩 패드들이 형성되는 제1 배선층, 제1 방향과 수직하는 제2 방향으로 연장되고 제1 전원라인 랜딩 패드들 중 제2 방향으로 인접하는 제1 전원라인 랜딩 패드들을 연결하고 음의 공급 전압을 제공하는 제1 음의 전원 패턴, 및 제2 방향으로 연장되고 복수의 제1 워드라인 랜딩 패드들과 연결되고 워드라인 전압을 제공하는 복수의 제1 워드라인 패턴들이 형성되는 제2 배선층, 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴 및 복수의 제1 워드라인 패턴들과 연결되는 복수의 제2 워드라인 랜딩 패드들이 형성되는 제3 배선층 및 제2 방향으로 연장되고 복수의 제2 워드라인 랜딩 패드들과 연결되고 워드라인 전압을 제공하는 복수의 제2 워드라인 패턴들이 형성되는 제4 배선층을 포함한다.

Description

메모리 셀을 포함하는 집적 회로 및 이의 설계 방법{INTEGRATED CIRCUIT INCLUDING A MEMORY CELL AND METHOD OF DESIGNATING THE SAME}

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 메모리 셀을 포함하는 집적 회로에 관한 것이다.

높은 집적도에 대한 요구 및 반도체 공정의 발전에 기인하여, 집적 회로에 포함되는 배선들의 폭, 간격 및/또는 높이가 감소할 수 있고, 배선의 기생 성분(parasitic element) 및 저항이 증가할 수 있다. 따라서, 집적 회로에 포함된 표준 셀에 전압을 제공하기 위한 경로의 구동 특성(driving characteristic)이 저하될 수 있다. 또한, 감소된 전력 소비, 높은 동작 속도 등을 위하여 집적 회로의 전원(power supply) 전압은 감소할 수 있고, 이에 따라 배선의 기생 성분 및 저항이 집적 회로에 미치는 영향이 더욱 중대해질 수 있다. 이와 같은 기생 성분 및 저항에도 불구하고, 반도체 공정에 의해서 제조되는 메모리 장치는 다양한 어플리케이션들의 요건들에 따라 높은 성능을 안정적으로 제공할 것이 요구될 수 있다.

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 메모리 셀에 안정적으로 전압을 공급하는 집적 회로를 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적 회로는, 제1 비트라인 패턴 및 양의 공급 전압을 제공하는 양의 전원 패턴이 제1 방향으로 연장되어 형성되고, 음의 공급 전압을 제공하는 복수의 제1 전원라인 랜딩 패드들 및 워드라인 전압을 제공하는 복수의 제1 워드라인 랜딩 패드들이 형성되는 제1 배선층, 제1 방향과 수직하는 제2 방향으로 연장되고 제1 전원라인 랜딩 패드들 중 제2 방향으로 인접하는 제1 전원라인 랜딩 패드들을 연결하고 음의 공급 전압을 제공하는 제1 음의 전원 패턴, 및 제2 방향으로 연장되고 복수의 제1 워드라인 랜딩 패드들과 연결되고 워드라인 전압을 제공하는 복수의 제1 워드라인 패턴들이 형성되는 제2 배선층, 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴 및 복수의 제1 워드라인 패턴들과 연결되는 복수의 제2 워드라인 랜딩 패드들이 형성되는 제3 배선층 및 제2 방향으로 연장되고 복수의 제2 워드라인 랜딩 패드들과 연결되고 워드라인 전압을 제공하는 복수의 제2 워드라인 패턴들이 형성되는 제4 배선층을 포함한다.

본 개시의 다른 측면에 따른 집적 회로는, 제1 배선층에 형성되고 메모리 셀에 비트라인 전압을 제공하고 제1 방향으로 연장되는 제1 비트라인 패턴을 포함하는 비트라인 구조, 제1 배선층에 형성되고 메모리 셀에 워드라인 전압을 제공하는 복수의 제1 워드라인 랜딩 패드들, 제2 배선층에 형성되고 제1 방향과 수직한 제2 방향으로 연장되고 복수의 제1 워드라인 랜딩 패드들과 연결되는 제1 워드라인 패턴, 제3 배선층에 형성되고 제1 워드라인 패턴과 연결되는 복수의 제2 워드라인 랜딩 패드들 및 제4 배선층에 형성되고 제2 방향으로 연장되고 복수의 제2 워드라인 랜딩 패드들과 연결되는 복수의 제2 워드라인 패턴들을 포함하는 워드라인 구조 및 제1 배선층에 형성되고 메모리 셀에 음의 공급 전압을 제공하는 복수의 제1 전원라인 랜딩 패드들, 제2 배선층에 형성되고 제2 방향으로 연장되고 제1 전원라인 랜딩 패드들 중 제2 방향으로 인접하는 제2 전원라인 랜딩패드들을 연결하는 제1 음의 전원 패턴 및 제3 배선층에 형성되고 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴을 포함하는 음의 전원 라인 구조를 포함한다.

본 개시의 다른 측면에 따른 집적 회로의 설계 방법은, 메모리 셀에 워드라인 전압을 제공하는 경로를 생성하는 단계, 메모리 셀에 음의 공급 전압을 제공하는 경로를 생성하는 단계 및 메모리 셀에 비트라인 전압을 제공하는 경로를 생성하는 단계를 포함하고, 메모리 셀에 음의 공급 전압을 제공하는 경로를 생성하는 단계는, 제1 배선층에 상기 메모리 셀에 음의 공급 전압을 복수의 제1 전원 라인 랜딩 패드들을 생성하는 단계, 제2 배선층에 제2 방향으로 연장되고 복수의 제1 전원라인 랜딩 패드들 중 제2 방향으로 인접하는 제1 전원라인 랜딩패드들을 연결하는 제1 음의 전원 패턴을 생성하는 단계 및 제3 배선층에 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴을 생성하는 단계를 포함한다.

본 개시의 예시적 실시 예에 따라, 배선의 저항을 감소시킴으로써 메모리 셀에 안정적으로 전압을 공급하는 집적 회로가 제공될 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 혼합 행 블록을 포함하는 집적 회로를 설명하기 위한 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 셀을 설명하는 회로도이다.
도 3은 본 개시의 예시적 실시 예에 따른 배선층을 설명하기 위한 단면도이다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배치를 나타내는 평면도이다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 레이아웃을 나타내는 평면도이다.
도 6a 및 6b는 본 개시의 예시적 실시 예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다.
도 6c 및 6d는 본 개시의 예시적 실시 예에 따른 게이트 올 어라운드(Gate All Around, GAA) 구조의 셀의 예시들을 나타내는 단면도들이다.
도 7는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 8a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 8b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 9은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 11a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 11b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다.
도 14a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다.
도 14b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다.
도 15는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다.
도 16은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따라 도 13의 단계 S400의 예시를 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따라 도 14의 단계 S440의 예시를 나타내는 순서도이다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(200)을 나타내는 블록도이다.
도 20은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(300)을 나타내는 블록도이다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.

도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 1을 참조하면, 메모리 장치(100)는 프리차지 회로(110), 로우 디코더(120), 셀 어레이(130), 컬럼 디코더(140), 데이터 버퍼(150) 및 감지 증폭기(160)를 포함할 수 있다. 비록 도 1에 도시되지 아니하였으나, 일부 실시예들에서 메모리 장치(100)는 어드레스 디코더, 독출 회로, 데이터 입출력 회로 등을 더 포함할 수 있다.

메모리 장치(100)는 외부로부터 커맨드(CMD), 어드레스 및 데이터를 수신할 수 있다. 예를 들면, 메모리 장치(100)는 기입(write)을 지시하는 커맨드(CMD)(기입 커맨드로서 지칭될 수 있다), 어드레스(기입 어드레스로서 지칭될 수 있다) 및 데이터(기입 데이터로서 지칭될 수 있다)를 수신할 수 있고, 어드레스에 대응하는 영역에 수신된 데이터를 저장할 수 있다. 또한, 메모리 장치(100)는 독출(read)을 지시하는 커맨드(CMD)(독출 커맨드로서 지칭될 수 있다) 및 어드레스를 수신할 수 있고, 어드레스에 대응하는 영역에 저장된 데이터를 외부에 출력할 수 있다. 메모리 장치(100)는 반도체 공정에 의해서 제조될 수 있고, 독립형(stand alone) 메모리 또는, 도 16을 참조하여 후술되는 바와 같이, 반도체 공정에 의해서 다른 구성요소들과 제조되는 내장형(embedded) 메모리일 수도 있다.

프리차지 회로(110)는 프리차지 제어신호(PRE)에 응답하여 비트라인들에 선택적으로 양의 공급 전압(VDD)을 제공할 수 있다.

로우 디코더(120)는 로우 어드레스(X-ADD)를 수신할 수 있고, 로우 어드레스(X-ADD)에 따라 제1 내지 제n 워드라인(WL1 내지 WLn) 중 하나의 워드라인을 활성화할 수 있다. 일부 실시예들에서, 메모리 장치(100)는 어드레스 디코더를 포함할 수 있고, 어드레스 디코더는 커맨드(CMD)와 함께 수신된 어드레스로부터 로우 어드레스(X-ADD)를 생성할 수 있다.

컬럼 디코더(140)는 컬럼 어드레스(Y-ADD)를 수신할 수 있고, 컬럼 어드레스(Y-ADD)에 따라 복수의 비트라인들(BLt_1 내지 BLc_n) 중 일부를 선택할 수 있다. 일부 실시예들에서, 메모리 장치(100)는 어드레스 디코더를 포함할 수 있고, 어드레스 디코더는 커맨드(CMD)와 함께 수신된 어드레스로부터 컬럼 어드레스(Y-ADD)를 생성할 수 있다.

셀 어레이(130)는 복수의 메모리 셀들(예컨대, 10)을 포함할 수 있다. 일부 실시예들에서, 셀 어레이(130)에 포함된 메모리 셀들은 SRAM(static random access memory), DRAM(dynamic random access memory) 등과 같은 휘발성(volatile) 메모리 셀들일 수 있다. 일부 실시예들에서, 셀 어레이(130)에 포함된 메모리 셀들은 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성(non-volatile) 메모리 셀들일 수도 있다. 본 개시의 예시적 실시예들은, SRAM 셀을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.

도 1을 참조하면, 셀 어레이(130)에 포함된 메모리 셀은, 셀 어레이(130)에서 순차적으로 배열된 제1 내지 제n 워드라인(WL1 내지 WLn) 중 하나에 연결될 수 있다(n은 1보다 큰 정수). 또한, 셀 어레이(130)에 포함된 메모리 셀은 복수의 비트라인들(BLt_1 내지 BLc_n) 중 적어도 하나에 연결될 수 있다.

복수의 메모리 셀들 중 일부가 제1 내지 제n 워드라인(WL1 내지 WLn) 중 활성화된 워드라인에 의해서 선택될 수 있다. 예를 들면, 제1 워드라인(WL1)에 연결된 메모리 셀들은 활성화된 제1 워드라인(WL1)에 의해서 선택될 수 있고, 복수의 비트라인들(BLs)의 상태들에 따라, 메모리 셀들에 데이터(즉, 기입 데이터)가 기입되거나 메모리 셀들에 저장된 데이터(즉, 독출 데이터)에 대응하는 신호들이 복수의 비트라인들(BLt_1 내지 BLc_n)을 통해서 출력될 수 있다.

데이터 버퍼(150)는 메모리 셀들에 기입될 데이터(즉, 기입 데이터)를 임시로 저장하거나, 메모리 셀로부터 독출된 데이터(즉, 독출 데이터)를 임시로 저장할 수 있다.

셀 어레이(130)의 집적도가 향상될수록 셀 어레이(130)와 연결되는 배선의 저항은 증가할 수 있다. 예를 들어, 증가된 배선 저항으로 인해, 워드라인에 인가되는 신호에 딜레이가 발생할 수 있고, 각 메모리 셀에 제공되는 음의 공급 전압(VSS)이 불안정하게 공급될 수도 있다. 따라서, 메모리 장치(100)의 성능 향상을 위하여 워드라인 전압을 제공하는 경로 및 음의 공급 전압(VSS)을 제공하는 경로의 저항을 줄이는 것이 요구될 수 있다.

따라서, 본 개시의 예시적 실시 예에 따른 메모리 장치는, 워드라인 전압을 제공하는 경로를 구성하는 워드라인 패턴의 너비를 넓힘으로써 경로의 저항을 줄일 수 있다. 또한, 본 개시의 예시적 실시 예에 따른 메모리 장치는, 음의 공급 전압(VSS)을 제공하는 경로를 구성하는 비아의 단면적을 넓힘으로써 경로의 저항을 줄일 수 있다.

한편, 음의 공급 전압(VSS)은 노이즈와 딜레이에 민감하게 반응할 수 있고, 상이한 경로들을 통해 복수의 메모리 셀들에 음의 공급 전압(VSS)이 제공되는 경우, 복수의 메모리 셀들의 성능 편차가 커질 수 있다.

따라서, 본 개시의 예시적 실시 예에 따른 메모리 장치는, 복수의 배선층에 형성되는 메쉬 형태의 패턴을 통해 복수의 메모리 셀들에 음의 공급 전압(VSS)을 안정적으로 제공할 수 있다.

도 2는 본 개시의 예시적 실시 예에 따른 메모리 셀을 설명하는 회로도이다. 도 2를 참조하면, 메모리 셀(10)은 6개의 트랜지스터들(M1 내지 M6)을 포함할 수 있다. 제1, 3, 5, 6 트랜지스터들(M1, M3, M5, M6)은 NFET(n-channel field effect transistor)일 수 있고, 제2, 4 트랜지스터들(M2, M4)는 PFET(p-channel field effect transistor)일 수 있다. 메모리 셀(10)은 6T(six transistors)-SRAM 셀일 수 있고, 양의 공급 전압(VDD) 및 음의 공급 전압(또는 접지 전압)(VSS)을 제공받는 인버터 쌍(INV1, INV2)을 포함할 수 있다.

제1 인버터(INV1)는 제1 및 2 트랜지스터들(M1, M2)을 포함할 수 있고, 제2 인버터(INV2)는 제3 및 4 트랜지스터들(M3, M4)을 포함할 수 있다. 도 2에 도시된 바와 같이, 제1 인버터(INV1)와 제2 인버터(INV2)는 교차 결합(cross coupled)될 수 있다.

제5 및 6 트랜지스터들(M5, M6)은 비트라인(BLt) 및 상보적(complementary) 비트라인(BLc)(또는, 비트라인 바)에 각각 연결될 수 있고, 비트라인(BLt) 및 상보적 비트라인(BLc)의 전압 레벨은 제1 인버터(INV1) 및 제2 인버터(INV2)에 제공될 수 있다. 제5 및 6 트랜지스터들(M5, M6) 각각은 패스 트랜지스터로 지칭될 수 있다.

제5 및 6 트랜지스터들(M5, M6)의 게이트는 워드라인(WL)과 각각 연결될 수 있다. 제5 및 6 트랜지스터들(M5, M6)은 워드라인(WL)에 의해 스위칭됨으로써 비트라인(BLt) 및 상보적 비트라인(BLc)의 전압 레벨을 제1 인버터(INV1) 및 제2 인버터(INV2)에 제공할 수 있다.

본 명세서에서, 트랜지스터들은 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은, 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수 있다. 트랜지스터들은, 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수도 있다. 트랜지스터들은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은, 도 2의 Z축 방향으로 상호 이격된 소스/드레인 영역들, 및 채널 영역을 둘러싸는 게이트 전극을 포함하는 VFET(vertical FET)를 포함할 수도 있다. 트랜지스터들은, CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.

메모리 셀(10)에 워드라인 전압, 양의 공급 전압(VDD), 음의 공급 전압(VSS1, 2), 비트라인 전압이 제공되는 경로는, 한정된 배선층들에 형성될 수 있다. 전압이 제공되는 경로의 저항에 따라, 각 전압에 대한 구동 특성이 상이해질 수 있으므로, 구동 특성을 향상시키기 위하여 낮은 저항의 경로를 형성하는 것이 중요할 수 있다.

도 3은 본 개시의 예시적 실시 예에 따른 배선층을 설명하기 위한 단면도이다. 도 3을 참조하면, 기판(40) 상에 복수의 층들(41 내지 49)이 형성될 수 있다. 기판(40) 상에 도 2의 메모리 셀(10a)이 형성될 수 있고, 메모리 셀(10a)은 도 2에서 전술된 6T-SRAM 셀일 수 있다. 도 1을 참조하여 전술된 셀 어레이(130)에 포함되는 복수의 메모리 셀이 기판(40) 상에 형성될 수 있다. 도 3은 메모리 셀(10a) 상에 형성되는 복수의 층들(41 내지 49)을 설명하는 단면도일 뿐, 실제적인 SRAM 셀의 단면도와 상이할 수 있다.

제1 층(41)은 컨택층으로 지칭될 수 있고, 트랜지스터의 게이트 전극과 연결되는 게이트 컨택(CB) 및 트랜지스터의 소스/드레인 영역(S/D region)과 연결되는 소스/드레인 컨택(CA)이 형성될 수 있다. 제1 층(41)은 M0로 지칭될 수 있고, 메모리 셀(10a) 및 제1 층(41)은 FEOL(Front End-Of-Line) 공정에서 형성될 수 있다.

본 명세서에서, 제2 층(42)은 컨택 비아층으로 지칭될 수 있고, V0로 지칭될 수도 있다. 제3 층(43)은 제1 배선층(M1)으로 지칭될 수 있다. 제4 층(44)은 제1 비아층(V1)으로 지칭될 수 있다. 제5 층(45)은 제2 배선층(M2)로 지칭될 수 있다. 제6 층(46)은 제2 비아층(V2)으로 지칭될 수 있다. 제7 층(47)은 제3 배선층(M3)으로 지칭될 수 있다. 제8 층(48)은 제3 비아층(V3)으로 지칭될 수 있다. 제9 층(49)은 제4 배선층(M4)으로 지칭될 수 있다. 제2 내지 9 층들(42 내지 49)은 BEOL(Back End-Of-Line) 공정에서 형성될 수 있다. 후술되는 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 상위 배선층의 패턴과 하위 배선층의 패턴 사이 연결을 나타내기 위하여 비아(via)는 상위 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.

도 4는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배치를 나타내는 평면도이다. 도 5는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 레이아웃을 나타내는 평면도이다.

구체적으로, 도 4는 메모리 셀 어레이(130)에 포함된 9개의 메모리 셀들(C1 내지 C9)의 배치를 나타내는 평면도이고, 도 5는 9개의 메모리 셀들(C1 내지 C9)에 대응하는 레이아웃을 나타내는 평면도이다. 도 5에서 패턴 상에 기재된 명칭은 해당 패턴이 전기적으로 연결된 라인 및/또는 해당 패턴에 인가된 전압을 나타낸다.

도 4를 참조하면, 메모리 셀 어레이(130)에 포함된 메모리 셀들(C1 내지 C9)은 상호 플립된 레이아웃들을 가질 수 있다. 예를 들면, 제1 메모리 셀(C1)의 레이아웃은, 제2 메모리 셀(C2)의 레이아웃이 컬럼 방향, 즉 Y축에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제4 메모리 셀(C4)의 레이아웃은, 제1 메모리 셀(C1)의 레이아웃이 로우 방향, 즉 X축에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 또한, 제5 메모리 셀(C5)의 레이아웃은 제4 메모리 셀(C4)의 컬럼 방향에 평행한 축을 중심으로 플립된 레이아웃 및 제2 메모리 셀(C2)의 레이아웃이 로우 방향에 평행한 축을 중심으로 플립된 레이아웃과 일치할 수 있다. 도 5를 참조하면, 제1 내지 제3 메모리 셀(C1 내지 C3)은 동일한 로우에 배치될 수 있고, 워드라인(WL[i])에 공통으로 연결될 수 있다. 제4 내지 제6 메모리 셀(C4 내지 C6)은 동일한 로우에 배치될 수 있고, 워드라인(WL[i+1])에 공통으로 연결될 수 있다. 제7 내지 제9 메모리 셀(C7 내지 C9)은 동일한 로우에 배치될 수 있고, 워드라인(WL[i+2])에 공통으로 연결될 수 있다. 설명의 편의를 위하여, 도 5는 동일한 워드라인이 분리된 것으로 도시되었으나, 동일한 워드라인은 하나의 패턴으로 연결된 구조일 수 있다.

도 5를 참조하면, 제1, 4, 7 메모리 셀(C1, C4, C7)은 동일한 컬럼에 배치될 수 있고, 비트라인(BLt[k]), 상보적 비트라인(BLt[k]), 양의 전원라인(VDD[k])에 공통으로 연결될 수 있다. 제2, 5, 8 메모리 셀(C2, C5, C8)은 동일한 컬럼에 배치될 수 있고, 비트라인(BLt[k+1]), 상보적 비트라인(BLt[k+1]), 양의 전원라인(VDD[k+1])에 공통으로 연결될 수 있다. 제3, 6, 9 메모리 셀(C3, C6, C9)은 동일한 컬럼에 배치될 수 있고, 비트라인(BLt[k+2]), 상보적 비트라인(BLt[k+2]), 양의 전원라인(VDD[k+2])에 공통으로 연결될 수 있다. 설명의 편의를 위하여, 도 5는 동일한 비트라인, 상보적 비트라인, 양의 전원라인이 분리된 것으로 도시되었으나, 동일한 비트라인, 상보적 비트라인, 양의 전원라인은 하나의 패턴으로 연결된 구조일 수 있다.

각 메모리 셀들 복수의 음의 전원 라인들과 연결될 수 있다. 예를 들어, 도 5를 참조하면, 제1 메모리 셀(C1)은 제1 음의 전원라인(VSS1) 및 제2 음의 전원라인(VSS2)과 연결될 수 있다.

각 메모리 셀은 복수 활성 영역 상에 형성되는 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 메모리 셀(C1)은 제1 내지 4 활성 영역들(RX1 내지 RX4) 상에 형성되는 복수의 트랜지스터들을 포함할 수 있다. N 타입 활성 영역에 형성되는 트랜지스터는 N 타입 트랜지스터로 지칭될 수 있다. P 타입 활성 영역에 형성되는 트랜지스터는 P 타입 트랜지스터로 지칭될 수 있다. 도시되지 않았으나, 활성 영역 상에는 활성 패턴이 형성될 수 있다. 활성 패턴은 핀(fin) 형태, 나노 시트 형태일 수 있다.

도 6a 및 6b는 본 개시의 예시적 실시 예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다. 구체적으로, 도 6a의 단면도는 도 5의 Y-Y'을 따라 제1 셀(C1)을 자른 단면의 일 예시를 나타내고, 도 6b의 단면도는 도 5의 X-X'을 따라 제1 셀(C1)을 자른 단면의 일 예시를 나타낸다. 비록 도 6a 및 도 6b에 도시되지 아니하였으나, 게이트 전극의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 전극 및 게이트 스페이서 사이 그리고 게이트 전극의 하면 상에 게이트 유전막이 형성될 수 있다. 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다. 이하에서 도 6a 및 도 6b는 도 5를 참조하여 설명될 것이며, 도 6a 및 도 6b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.

도 6a를 참조하면, 기판(1000)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. 기판(1000) 상에서 제1 핀(F1)이 Y축 방향으로 연장될 수 있고, 제1 핀(F1)에서 제1 내지 제3 소스/드레인 영역(SD1 내지 SD3)이 형성될 수 있다. 제1 핀(F1) 상에서 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역(SD1, SD2)은 제1 게이트 전극(G1)과 트랜지스터, 즉 PFET(p-type field effect transistor)를 형성할 수 있고, 제2 및 제3 소스 드레인 영역(SD12, SD13)은 제2 게이트 전극(G3)과 PFET를 형성할 수 있다.

제1 및 제2 소스/드레인 컨택(CA1 및 CA2)은 제2 층간 절연막(32)을 관통하여 제1 및 제2 소스/드레인 영역(SD1 내지 SD2)과 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 소스/드레인 컨택(CA1 및 CA2) 중 적어도 하나는, 제1 층간 절연막(31)을 관통하는 하부 소스/드레인 컨택 및 제2 층간 절연막(32)을 관통하는 상부 소스/드레인 컨택으로 형성될 수도 있다. 제1 소스/드레인 비아(VA1)는 제3 층간 절연막(33)을 관통하여 제1 소스/드레인 컨택(CA1)에 연결될 수 있고, 제1 배선층(M1)에 형성된 비트라인 패턴(BLt)에 연결될 수 있다.

도 6b를 참조하면, 기판(1000) 상에 필드 절연막(20)이 형성될 수 있고, 필드 절연막(20)을 관통하는 제1 내지 제4 핀(F1 내지 F4)과 X축 방향으로 연장되는 제1 및 제2 게이트 전극(G1, G2)이 교차할 수 있다. 필드 절연막(20)은, 비제한적인 예시로서 SiO2, SiN, SiON, SiOCN 또는 이들 중 2이상의 조합을 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2)은, 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 제1 및 제2 게이트 전극(G1, G2)은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 Al 등을 포함하는 필링 도전막을 포함할 수 있다. 제1 핀(F1)과 제2 핀(F2) 사이에서 소자 분리막(ISO)이 Y축 방향으로 연장될 수 있고, 제2 핀(F2)과 제3 핀(F3) 사이에서 소자 분리막(ISO)이 Y축 방향으로 연장될 수 있고 제3 핀(F3)과 제4 핀(F4) 사이에서 소자 분리막(ISO)이 Y축 방향으로 연장될 수 있다. 제1 핀(F1)이 형성되는 영역은 제1 활성 영역(RX1)일 수 있고, 제2 핀(F2)이 형성되는 영역은 제2 활성 영역(RX2)일 수 있고, 제3 핀(F3)이 형성되는 영역은 제3 활성 영역(RX3)일 수 있고, 제4 핀(F4)이 형성되는 영역은 제4 활성 영역(RX4)일 수 있다.

게이트 컨택(CB)은 제2 층간 절연막(32)을 관통하여 제2 게이트 전극(G2)과 연결될 수 있다. 일부 실시예들에서, 게이트 컨택(CB)은, 제1 층간 절연막(31)을 관통하는 하부 게이트 컨택 및 제2 층간 절연막(32)을 관통하는 상부 게이트 컨택으로 형성될 수도 있다. 게이트 비아(VB)는 제3 층간 절연막(33)을 관통하여 게이트 컨택(CB)에 연결될 수 있고, 제1 배선층(M1)에 형성된 워드라인 패턴(WL[i])에 연결될 수 있다.

도 6c 및 6d는 본 개시의 예시적 실시 예에 따른 게이트 올 어라운드(Gate All Around, GAA) 구조의 셀의 예시들을 나타내는 단면도들이다. 구체적으로, 도 6c의 단면도는 도 5의 Y-Y'을 따라 제1 셀(C1)을 자른 단면의 일 예시를 나타내고, 도 6d는 도 5의 X-X'를 따라 제1 셀(C1)을 자른 단면의 일 예시를 나타낸다. 도 6c 및 도 6d는 채널 영역이 게이트 전극으로 둘러쌓인 게이트 올 어라운드(Gate All Around, GAA) 구조를 갖는 셀의 단면도일 수 있다. 일 예로, 도 6c 및 도 6d에 도시된 단면도는 MBC(Multi-Bridge Channel) 트랜지스터를 포함하는 셀의 단면도일 수 있다.

도 6a와 달리, 도 6c를 참조하면, 기판(1000) 상에 제1 핀 활성 영역(FA1)이 Y축 방향으로 연장될 수 있고, 제1 핀 활성 영역(FA1)으로부터 Z축 방향으로 이격된 위치에서 형성되는 나노 와이어 구조(Nano Wire Structure, NWS)를 포함할 수 있다. 나노 와이어 구조(NWS)는 핀형 활성 영역의 상면과 평행하게 연장되는 나노 와이어들을 포함할 수 있다. 나노 와이어들은 핀형 활성 영역 상에 차례로 적층될 수 있고, 각각 채널 영역을 가질 수 있다. 나노 와이어들은 기판(1000)의 구성 물질과 동일한 물질로 이루어질 수 있다. 실시 예는 이에 제한되지 않고, 제1 핀형 활성 영역(FA1)으로 Z축 방향으로 이격된 위치에 나노 시트 구조(Nano Sheet Structure, NSS)가 형성될 수도 있다.

도 6c를 참조하면, 제1 핀형 활성 영역(FA1) 상부에 제1 내지 3 소스 드레인 영역들(SD1 내지 SD3)이 형성될 수 있다. 제1 내지 3 소스 드레인 영역들(SD1 내지 SD3) 각각은 나노 와이어 구조(NWS)와 연결될 수 있다. 도시되지 않았으나, 나노 와이어 구조(NWS) 상에 게이트 전극들(G1, G3)의 측면을 덮는 절연 라이너가 형성될 수 있고, 절연 라이너 상에 스페이서가 형성될 수 있다.

도 6b와 달리, 도 6d를 참조하면, 기판(1000)으로부터 돌출되고 Y축 방향으로 연장되는 복수의 핀형 활성 영역들(FA1 내지 FA4)을 포함할 수 있다. 각 핀형 활성 영역으로부터 Z축 방향으로 이격된 위치에 나노 와이어 구조(NWS)가 형성될 수 있다. 나노 와이어의 단면이 사각형 형상으로 도시되어 있으나, 이에 한정되는 것은 아니고, 다양한 형상을 가질 수 있다.

도 7은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 7은 메모리 셀 어레이(130) 상에 형성되는 컨택 비아층(V0) 및 제1 배선층(M1)을 X-Y 평면 상에서 설명하는 평면도이나, 도 7의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다. 설명의 편의를 위하여, 후술되는 평면도들에는 도 5 내지 6b를 참조하여 전술된 활성 영역, 활성 패턴, 게이트 전극, 컨택 등이 도시되지 않을 수 있다.

도 7을 참조하면, 제1 비트라인 패턴(BLt_1) 및 제1 상보적 비트라인 패턴(BLc_1)은 제1 배선층(M1)에 형성될 수 있다. 제1 비트라인 패턴(BLt_1) 및 제1 상보적 비트라인 패턴(BLc_1)은 Y축 방향(예를 들어, 제1 방향)으로 연장될 수 있다. 양의 공급 전압(VDD)을 제공하는 양의 전압 패턴(VDD_1, VDD_2, VDD_3)은 제1 배선층(M1)에 형성될 수 있다. 양의 전압 패턴(VDD_1, VDD_2, VDD_3)은 제1 비트라인 패턴(BLt_1, BLt_2, BLt_3) 및 제1 상보적 비트라인 패턴(BLc_1, BLc_2, BLc_3) 사이에서 Y축 방향으로 연장될 수 있다. 도 7을 참조하면, 제1 배선층의 랜딩 패드 영역들(M1_LP_RG)은 Y축 방향으로 연장될 수 있고, 각 랜딩 패드 영역은, 비트라인 패턴(BLt_1, BLt_2, BLt_3) 또는 상보적 비트라인 패턴들(BLc_1, BLc_2, BLc_3)과 인접할 수 있다.

제1 배선층의 랜딩 패드 영역(M1_LP_RG)은 복수의 제1 음의 공급 전압(VSS) 랜딩 패드들(M1_VSS_LP1, M1_VSS_LP2) 및 복수의 제1 워드라인 랜딩 패드들(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3)을 포함할 수 있다. 랜딩 패드 영역(M1_LP_RG)에 포함되는 복수의 제1 음의 공급 전압(VSS) 랜딩 패드들(M1_VSS_LP1, M1_VSS_LP2) 및 복수의 제1 워드라인 랜딩 패드들(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3)은 Y축 방향으로 정렬될 수 있다. 랜딩 패드는 상위 층의 패턴과 하위 층의 패턴을 연결할 수 있다.

예를 들어, 제1 음의 공급 전압(VSS) 랜딩 패드는, 도 2 및 3에 도시된 바와 같이, 제1 트랜지스터(M1) 및 제2 트랜지스터(M3)의 소스 단과 소스/드레인 컨택을 통해 연결될 수 있다. 제1 음의 전압 랜딩 패드(M1_VSS_LP1, M1_VSS_LP2 등)는 메모리 셀의 경계 상에 형성될 수 있다. 구체적으로, 제1 음의 전압 랜딩 패드(M1_VSS_LP1, M1_VSS_LP2 등)는 메모리 셀의 경계의 모서리 상에 형성될 수 있다. 메모리 셀은 도 2에 도시된 SRAM 셀일 수 있다. 제1 음의 전압 랜딩 패드(M1_VSS_LP1, M1_VSS_LP2 등)는, 도 8b를 참조하여 후술되는 바와 같이, 제2 배선층(M2)에서 X축 방향(예를 들어, 제2 방향)으로 연장되는 제1 음의 전압 패턴(M2_VSS)과 중첩되도록 배치될 수도 있다.

제1 워드라인 랜딩 패드(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등)는, 도 2 및 3에 도시된 바와 같이, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 게이트 단과 게이트 컨택을 통해 연결될 수 있다. 제1 워드라인 랜딩 패드(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등)는 메모리 셀의 경계 상에 형성될 수 있다. 구체적으로, 제1 워드라인 랜딩 패드(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등)는 메모리 셀의 좌측 경계 또는 우측 경계 상에 형성될 수 있다. 메모리 셀은 도 2에 도시된 SRAM 셀일 수 있다. 제1 워드라인 랜딩 패드(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등)는, 도 8a 및 8b를 참조하여 후술되는 바와 같이, 제2 배선층(M2)에서 X축 방향으로 연장되는 제1 워드라인 패턴(M2_WL)과 중첩되도록 배치될 수 있다.

도 8a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 8a는 메모리 셀 어레이(130) 상에 형성되는 제1 비아층(V1) 및 제2 배선층(M2)을 X-Y 평면 상에서 설명하는 평면도이나, 도 8a의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 8a를 참조하면, 제2 음의 전압 랜딩 패드(M2_VSS_LP) 및 제1 워드라인 패턴(M2_WL)은 제2 배선층(M2)에 형성될 수 있다. 제1 워드라인 패턴(M2_WL)은 X축 방향(예를 들어, 제2 방향)으로 연장될 수 있다. 제2 음의 전압 랜딩 패드(M2_VSS_LP)는 셀 경계의 모서리에 배치될 수 있다. 제2 음의 전압 랜딩 패드(M2_VSS_LP)는, 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성되는 제1 음의 전압 랜딩 패드(M1_VSS_LP)와 연결될 수 있다. 하나의 제2 음의 전압 랜딩 패드(M2_VSS_LP)는, Z 방향(예를 들어, 제3 방향)으로 하나의 비아와 연결될 수 있다. 따라서, 제2 음의 전압 랜딩 패드(M2_VSS_LP)는 상위 배선층에서 전달되는 음의 공급 전압(VSS)을 하위 배선층에 전달할 수 있다.

X축 방향으로 인접하는 제2 음의 전압 랜딩 패드들(M2_VSS_LP) 사이에는 커팅 영역(Cutting Region, CR)이 형성될 수 있다. 커팅 영역(CR)은 제2 배선층(M2)의 패턴이 형성되지 않는 영역일 수 있다.

도 8b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 8b는 메모리 셀 어레이(130) 상에 형성되는 제1 비아층(V1) 및 제2 배선층(M2)을 X-Y 평면 상에서 설명하는 평면도이나, 도 8b의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 8b를 참조하면, 제1 음의 전압 패턴(M2_VSS) 및 제1 워드라인 패턴(M2_WL)은 제2 배선층(M2)에 형성될 수 있다. 제1 음의 전압 패턴(M2_VSS) 및 제1 워드라인 패턴(M2_WL) 각각은 X축 방향(예를 들어, 제2 방향)으로 연장될 수 있다. 복수의 제1 음의 전압 패턴들(M2_VSS)과 복수의 제1 워드라인 패턴들(M2_WL)은 Y축 방향(예를 들어, 제1 방향)으로 교번하여 상호 평행하도록 배치될 수 있다.

도 8b를 참조하면, 제1 음의 전압 패턴(M2_VSS)은, 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성되는 제1 음의 전압 랜딩 패드들(M1_VSS_LP)과 연결될 수 있다. 구체적으로, 제1 음의 전압 패턴(M2_VSS)은, 제1 배선층(M1)에서 X축 방향으로 정렬되는 음의 전압 랜딩 패드들(M1_VSS_LP)을 연결할 수 있다. 제1 음의 전압 패턴(M2_VSS)은, X축 방향으로 인접하는 적어도 둘 이상의 메모리 셀들의 모서리 경계 상에 형성되는 음의 전압 랜딩 패드들(M1_VSS_LP)을 연결할 수 있다. 실시 예는 이에 제한되지 않으며, X축 방향으로 인접하는 셋 이상의 메모리 셀들의 모서리 경계 상에 형성되는 음의 전압 랜딩 패드들(M1_VSS_LP)을 연결할 수도 있다.

제1 음의 전압 패턴(M2_VSS)은 미리 결정된 개수의 음의 전압 랜딩 패드들을 연결할 수 있다. 예를 들어, 도 8b를 참조하면, 제1 음의 전압 패턴(M2_VSS)은 2개의 음의 전압 랜딩 패드들을 연결할 수 있으나, 실시 예는 이에 제한되지 않는다.

제1 음의 전압 패턴(M2_VSS)은 미리 결정된 개수의 음의 전압 랜딩 패드들을 연결하고 종결될 수 있다. 예를 들어, 도 8b를 참조하면, 제1 음의 전압 패턴(M2_VSS)은 2개의 음의 전압 랜딩 패드들을 연결하고 종결될 수 있다.

셀 어레이(130)는 제1 커팅 영역을 포함할 수 있다. 제1 커팅 영역은 제1 음의 전압 패턴(M2_VSS)이 형성되지 않는 영역일 수 있다. 즉, 제1 커팅 영역은 X축 방향으로 인접하는 두 개의 제1 음의 전압 패턴들(M2_VSS) 사이에 형성될 수 있다. 제1 커팅 영역은 X축 방향으로 연장될 수 있고, 제1 음의 전압 패턴(M2_VSS)과 접하는 지점에서 종결될 수 있다.

제1 음의 전압 패턴(M2_VSS)이 길어질수록 제1 워드라인 패턴(M2_WL)과의 커플링 커패시턴스가 증가할 수 있다. 커플링 커패시턴스가 커지는 경우, RC 딜레이가 커지므로 워드라인 구동 특성이 저하될 수 있다.

본 개시의 예시적 실시 예에 따른 메모리 셀 어레이(130)는, 제1 커팅 영역을 포함함으로써 제1 음의 전압 패턴(M2_VSS)의 길이를 감소시킬 수 있으므로, 워드라인 구동 특성이 향상될 수 있다.

한편, 본 개시의 예시적 실시 예에 따른 제1 음의 전압 패턴(M2_VSS)이 적어도 둘 이상의 음의 전압 랜딩 패드들(M1_VSS_LP)과 연결됨으로써 음의 공급 전압을 제공하는 전원 라인의 저항이 줄어들 수 있다. 따라서, 음의 공급 전압을 제공하는 전원 라인의 구동 특성이 향상될 수 있다.

도 8b를 참조하면, 제1 워드라인 패턴(M2_WL)은, 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성된 복수의 워드라인 랜딩 패드들(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등)과 연결될 수 있다. 도 8b를 참조하면, 제1 비아층(V1)에서, 복수의 워드라인 랜딩 패드들(M1_WL_LP1, M1_WL_LP2, M1_WL_LP3 등) 각각에 대응하는 비아가 형성되는 것으로 도시되었으나, 일부의 워드라인 랜딩 패드들에 대응하는 비아는 형성되지 않을 수도 있다.

도 9는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 9는 메모리 셀 어레이(130) 상에 형성되는 제2 비아층(V2) 및 제3 배선층(M3)을 설명하는 X-Y 평면 상의 평면도이나, 도 9의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 9를 참조하면, 제2 음의 전압 패턴(M3_VSS) 및 제2 워드라인 패드들(M3_WL_LP)은 제3 배선층(M3)에 형성될 수 있다. 제2 음의 전압 패턴(M3_VSS) 및 제2 워드라인 랜딩 패드들(M3_WL_LP)은 Y축 방향(예를 들어, 제1 방향)으로 연장될 수 있다. 제2 음의 전압 패턴(M3_VSS)은, 메모리 셀의 경계 상에서 형성될 수 있다. 복수의 제2 음의 전압 패턴들(M3_VSS) 및 복수의 제2 워드라인 랜딩 패드들(M3_WL_LP)은 교번하여 상호 평행하도록 배치될 수 있다.

제2 워드라인 랜딩 패드(M3_WL_LP)는 제2 배선층(M2)에 형성되는 제1 워드라인 패턴(M2_WL)과 후술될 제4 배선층(M4)에 형성되는 제2 워드라인 패턴(M4_WL)을 연결할 수 있다.

도 9를 참조하면, 제2 음의 전압 패턴(M3_VSS)은, 제2 비아층(V2)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성된 제1 음의 전압 패턴(M2_VSS)과 연결될 수 있다. 제1 음의 전압 패턴(M2_VSS)과 제2 음의 전압 패턴(M3_VSS)이 연결됨으로써, 음의 공급 전압(VSS)을 제공하는 메쉬 패턴이 형성될 수 있다. 즉, X축 방향으로 연장되는 제1 음의 전압 패턴(M2_VSS)이 인접하는 메모리 셀들의 음의 공급 전압(VSS) 랜딩 패드들(M1_VSS_LP)을 연결하고, Y축 방향으로 연장되는 제2 음의 전압 패턴(M3_VSS)이 제2 음의 전압 패턴(M3_VSS)과 연결됨으로써 메쉬 패턴이 형성될 수 있다.

본 개시의 예시적 실시 예에 따른 집적 회로는, 제2 배선층(M2) 및 제3 배선층(M3)을 통해 형성되는 메쉬 패턴을 통해 메모리 셀 어레이(130)에 포함되는 복수의 메모리 셀들에 공통적으로 음의 공급 전압(VSS)을 제공할 수 있으므로, 집적도가 높아지더라도 안정적인 음의 공급 전압(VSS)을 제공할 수 있다.

도 10은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 10은 메모리 셀 어레이(130) 상에 형성되는 제3 비아층(V3) 및 제4 배선층(M4)을 설명하는 X-Y 평면 상의 평면도이나, 도 10의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 10을 참조하면, 제2 워드라인 패턴(M4_WL)은 제4 배선층(M4)에 형성될 수 있다. 복수의 제2 워드라인 패턴(M4_WL)들 각각은 X축 방향(예를 들어, 제2 방향)으로 연장될 수 있다. 복수의 제2 워드라인 패턴들(M4_WL)은 상호 평행하도록 배치될 수 있다.

도 10을 참조하면, 제2 워드라인 패턴(M4_WL)은, 제3 비아층(V3)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성되는 제1 워드라인 패턴(M2_WL)과 연결될 수 있다.

도 10을 참조하면, 제4 배선층(M4)은 제2 워드라인 패턴(M4_WL)에 전용될 수 있다. 즉, 제4 배선층(M4)에는 제2 워드라인 패턴(M4_WL) 외에 다른 패턴이 형성되지 않을 수 있고, 복수의 제2 워드라인 패턴들(M4_WL)은 상호 인접하게 배치될 수 있다. 제4 배선층(M4)이 제2 워드라인 패턴(M4_WL)에 전용됨으로써 제2 워드라인 패턴(M4_WL)의 너비는 넓어질 수 있다. 따라서, 제2 워드라인 패턴(M4_WL)에 의한 저항이 감소될 수 있으므로, 워드라인 구동 특성이 향상될 수 있다.

도 11a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 11a는 메모리 셀 어레이(130) 상에 형성되는 제2 비아층(V2) 및 제3 배선층(M3)을 설명하는 X-Y 평면 상의 평면도이나, 도 11a의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 11a를 참조하면, 도 9에서 라인 형태의 제2 음의 전압 패턴(M3_VSS)이 제3 배선층(M3)에 형성되는 것과 달리, 메쉬 형태의 제2 음의 전압 패턴(M3_VSS_Mesh)이 제3 배선층(M3)에 형성될 수 있다. 즉, 도 9에서 제2 음의 전압 패턴(M3_VSS)이 Y축 방향으로 연장되는 라인 형태인 것과 달리, 도 11a의 음의 전압 패턴(M3_VSS_Mesh)은 X축 방향 및 Y축 방향으로 연장되는 라인들이 연결된 형태일 수 있다. 따라서, 제3 배선층(M3)에서 음의 공급 전압(VSS)을 제공하기 위한 경로의 면적이 넓어지므로 저항이 작아질 수 있고, 음의 공급 전압(VSS) 구동 특성이 향상될 수 있다.

도 11a의 제2 음의 전압 패턴(M3_VSS_Mesh)은 도 8a에 도시된 제2 배선층(M2) 상에 형성될 수 있다. 따라서, 제2 음의 전압 패턴(M3_VSS_Mesh)은, 제2 비아층(V2)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성된 제2 음의 전압 랜딩 패드(M2_VSS_LP)와 연결될 수 있다. 즉, 제2 비아층(V2)의 비아들은, 제2 음의 전압 랜딩 패드(M2_VSS_LP) 상에 형성될 수 있다.

도 11b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 11b는 메모리 셀 어레이(130) 상에 형성되는 제2 비아층(V2) 및 제3 배선층(M3)을 설명하는 X-Y 평면 상의 평면도이나, 도 11b의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 11b를 참조하면, 도 11a과 달리, 음의 전압 패턴(M3_VSS_Mesh)은, 도 8b에 도시된 제2 배선층(M2) 상에 형성될 수도 있다. 따라서, 음의 전압 패턴(M3_VSS_Mesh)은, 제2 비아층(V2)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성된 제1 음의 전압 패턴(M2_VSS)과 연결될 수 있다. 즉, 제2 비아층(V2)의 비아들은, 제1 음의 전압 패턴(M2_VSS) 상에 형성될 수 있다. 제1 음의 전압 패턴(M2_VSS)이 제2 음의 전압 랜딩 패드(M2_VSS_LP)보다 넓은 영역에 배치될 수 있으므로, 제2 비아층(V2)의 비아들의 개수도 많아질 수 있다. 제2 비아층(V2)의 비아들이 많아짐으로써 음의 공급 전압(VSS)을 제공하기 위한 패턴의 저항이 작아질 수 있고, 저항이 작아짐에 따라 음의 공급 전압(VSS) 구동 특성이 향상될 수 있다.

도 12는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 12는 메모리 셀 어레이(130) 상에 형성되는 제1 비아층(V1) 및 제2 배선층(M2)을 설명하는 X-Y 평면 상의 평면도이나, 도 12의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 12를 참조하면, 도 8b와 같이, 제1 음의 전압 패턴(M2_VSS) 및 제1 워드라인 패턴(M2_WL)은 제2 배선층(M2)에 형성될 수 있다. 제1 음의 전압 패턴(M2_VSS) 및 제1 워드라인 패턴(M2_WL) 각각은 X축 방향(예를 들어, 제2 방향)으로 연장될 수 있다. 복수의 제1 음의 전압 패턴들(M2_VSS)과 복수의 제1 워드라인 패턴들(M2_WL)은 Y축 방향(예를 들어, 제1 방향)으로 교번하여 상호 평행하도록 배치될 수 있다.

도 12를 참조하면, 제1 음의 전압 패턴(M2_VSS)은, 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성되는 제1 음의 전압 랜딩 패드들(M1_VSS_LP)과 연결될 수 있다. 또한, 제1 워드라인 패턴(M2_WL)은, 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성되는 제1 워드라인 랜딩 패드(M1_WL_LP)와 연결될 수 있다.

본 개시의 예시적 실시 예에 따르면, 제1 음의 전압 패턴(M2_VSS)과 연결되는 비아의 너비(W2)는, 제1 워드라인 패턴(M2_WL)과 연결되는 비아의 너비(W1)보다 길 수 있다. 또는, 제1 음의 전압 패턴(M2_VSS)과 연결되는 비아의 단면적은, 제1 워드라인 패턴(M2_WL)과 연결되는 비아의 단면적보다 클 수 있다. 제1 음의 전압 패턴(M2_VSS)과 연결되는 비아의 단면적을 증가시킴으로써, 음의 공급 전압(VSS)이 메모리 셀에 전달되는 경로의 저항을 감소시킬 수 있고, 음의 공급 전압(VSS) 구동 특성이 향상될 수 있다.

도 13은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 설명하는 평면도이다. 구체적으로, 도 13은 메모리 셀 어레이(130) 상에 형성되는 제2 비아층(V2) 및 제3 배선층(M3)을 설명하는 X-Y 평면 상의 평면도이나, 도 13의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 13을 참조하면, 도 9와 같이, 제2 음의 전압 패턴(M3_VSS) 및 제2 워드라인 랜딩 패드(M3_WL_LP)는 제3 배선층(M3)에 형성될 수 있다. 제2 음의 전압 패턴(M3_VSS) 및 제2 워드라인 랜딩 패드들(M3_WL_LP)은 Y축 방향(예를 들어, 제1 방향)으로 연장될 수 있다. 제2 음의 전압 패턴(M3_VSS)은, 메모리 셀의 경계 상에서 형성될 수 있다. 복수의 제2 음의 전압 패턴들(M3_VSS) 및 복수의 제2 워드라인 랜딩 패드들(M3_WL_LP)은 교번하여 상호 평행하도록 배치될 수 있다.

도 13을 참조하면, 제2 음의 전압 패턴(M3_VSS)은, 제2 비아층(V2)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성되는 제1 음의 전압 패턴(M2_VSS)과 연결될 수 있다. 또한, 제2 워드라인 랜딩 패드(M3_WL_LP)는, 제1 비아층(V1)에 형성되는 비아를 통해, 제2 배선층(M2)에 형성되는 제1 워드라인 패턴(M2_WL)과 연결될 수 있다.

본 개시의 예시적 실시 예에 따르면, 제2 음의 전압 패턴(M3_VSS)과 연결되는 비아의 너비(W4)는, 제2 워드라인 랜딩 패드(M3_WL_LP)와 연결되는 비아의 너비(W3)보다 길 수 있다. 또는, 제2 음의 전압 패턴(M3_VSS)과 연결되는 비아의 단면적은, 제2 워드라인 랜딩 패드(M3_WL_LP)와 연결되는 비아의 단면적보다 클 수 있다. 제2 음의 전압 패턴(M3_VSS)과 연결되는 비아의 단면적을 증가시킴으로써, 음의 공급 전압(VSS)이 메모리 셀에 전달되는 경로의 저항을 감소시킬 수 있고, 음의 공급 전압(VSS) 구동 특성이 향상될 수 있다.

도 14a는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다. 구체적으로, 도 14a는 메모리 셀 어레이(130) 상에 형성되는 제1 비아층(V1) 및 제2 배선층(M2)을 설명하는 X-Y 평면 상의 평면도이나, 도 14a의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 14a를 참조하면, 도 8b와 달리, 비트라인 랜딩 패드(M2_BL_LP)가 제3 배선층(M3)에 형성될 수 있다. 비트라인 랜딩 패드(M2_BL_LP)는 도 8b의 커팅 영역(CR)에 배치될 수 있다. 비트라인 랜딩 패드(M2_BL_LP)는 제1 비아층(V1)에 형성되는 비아를 통해, 제1 배선층(M1)에 형성된 제1 비트라인 패턴(BLt_1) 및 제1 상보적 비트라인 패턴(BLc_1)과 연결될 수 있다.

비트라인 랜딩 패드(M2_BL_LP)는 도 14b를 참조하여 후술되는 제2 비트라인 패턴(M3_BLt_1) 및 제2 상보적 비트라인 패턴(M3_BLc_1)과 연결될 수 있다. 비트라인 랜딩 패드(M2_BL_LP)를 통해 비트라인에 전압을 제공하는 경로의 저항이 감소할 수 있으므로, 비트라인 구동 특성이 향상될 수 있다.

도 14b는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다. 구체적으로, 도 14b는 메모리 셀 어레이(130) 상에 형성되는 제2 비아층(V2) 및 제3 배선층(M3)을 설명하는 X-Y 평면 상의 평면도이나, 도 14b의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 14b를 참조하면, 도 9와 달리, 제3 배선층(M3)에 제2 비트라인 패턴(M3_BLt_1) 및 제2 상보적 비트라인 패턴(M3_BLc_1)이 형성될 수 있다. 제2 비트라인 패턴(M3_BLt_1)은, 제1 배선층(M1)에 형성된 제1 비트라인 패턴(BLt_1)과 중첩되도록 배치될 수 있고, 제2 상보적 비트라인 패턴(M3_BLc_1)은, 제1 배선층(M1)에 형성된 제1 상보적 비트라인 패턴(BLc_1)과 중첩되도록 배치될 수 있다.

도 14a 및 도 14b를 참조하면, 제2 비트라인 패턴(M3_BLt_1) 및 제2 상보적 비트라인 패턴(M3_BLc_1)은, 제2 비아층(V2)에 형성된 비아를 통해, 제2 배선층(M2)에 형성된 비트라인 랜딩 패드(M2_BL_LP)와 연결될 수 있다.

제3 배선층(M3)에 제2 비트라인 패턴(M3_BLt_1) 및 제2 상보적 비트라인 패턴(M3_BLc_1)을 형성함으로써, 비트라인에 전압을 제공하는 경로의 저항이 감소할 수 있으므로, 비트라인 구동 특성이 향상될 수 있다.

도 15는 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 배선층을 나타내는 평면도이다. 구체적으로, 도 15는 메모리 셀 어레이(130) 상에 형성되는 제1 비아층(V1) 및 제2 배선층(M2)을 X-Y 평면 상에서 설명하는 평면도이나, 도 15의 설명은 연속적으로 적층되는 임의의 비아층 및 배선층에 적용될 수 있다.

도 15를 참조하면, 도 8b와 같이, 제1 음의 전압 패턴(M2_VSS) 및 제1 워드라인 패턴(M2_WL)은 제2 배선층(M2)에 형성될 수 있다. 다만, 도 8b와 달리, 제1 워드라인 패턴(M2_WL)은 조그 패턴을 가질 수 있다. 구체적으로, 제1 워드라인 패턴(M2_WL)의 너비는, 도 8b의 커팅 영역(CR)이 차지하는 공간으로 확장될 수 있다. 즉, 제1 워드라인 패턴(M2_WL) 중 제1 음의 전압 패턴(M2_VSS)과 인접하지 않는 부분의 너비는, 제1 워드라인 패턴(M2_WL) 중 제1 음의 전압 패턴(M2_VSS)과 인접하는 부분의 너비보다 길 수 있다. 따라서, 제1 워드라인 패턴(M2_WL)의 면적이 넓어지므로, 워드라인으로 전압이 제공되는 경로의 저항이 감소될 수 있고, 워드라인 구동 특성이 향상될 수 있다.

도 16은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 일부 실시예들에서, 도 16에 도시된 단계들(S200, S400, S600, S800) 중 적어도 일부는 컴퓨팅 시스템(예컨대, 도 20의 300)에서 수행될 수 있다.

단계 S200에서, 표준 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성이 수행될 수 있다. RTL 데이터(D11)는 집적 회로의 기능을 정의할 수 있고, 비제한적인 예시로서 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성될 수 있다. 표준 셀 라이브러리(D12)는 표준 셀들의 기능 및 속성 등을 정의할 수 있다. 반도체 설계 툴(예컨대, 논리 합성 툴)은 표준 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 논리 합성을 수행함으로써, 집적 회로를 정의하는, 즉 복수의 표준 셀들 및 표준 셀들 사이 연결관계를 정의하는 비트스트림(bitstream) 및/또는 네트리스트를 포함하는, 네트리스트 데이터(D13)를 생성할 수 있다.

단계 S400에서, 표준 셀 라이브러리(D12) 및 설계 규칙(D14)을 참조하여 네트리스트 데이터(D13)로부터 레이아웃 데이터(D15)를 생성하는 배치 및 라우팅(Place & Routing; P&R)이 수행될 수 있다. 표준 셀 라이브러리(D12)는 표준 셀들의 레이아웃을 정의할 수 있고, 설계 규칙(D14)은 반도체 공정(예컨대, 단계 S800)에 따라 집적 회로의 레이아웃이 준수해야 할 규칙들을 정의할 수 있다. 예를 들면, 설계 규칙(D14)은 배선층에서 패턴들 사이 최소 간격, 배선층에서 패턴의 폭, 비아층에서 비아의 폭 등을 정의할 수 있다.

반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 표준 셀 라이브러리(D12)를 참조하여 복수의 표준 셀들을 배치할 수 있고, 설계 규칙(D14)을 참조하여 배치된 복수의 표준 셀들의 입력 핀들, 출력 핀들 및 파워 탭들을 라우팅할 수 있다.

반도체 설계 툴은 구동 특성을 향상시키기 위해 배선층들 및 비아층들을 생성할 수 있다. 일부 실시예에서, 도 8b를 참조하여 전술된 바와 같이, 인접하는 메모리 셀들과 연결되는 제1 비아층(V1)의 비아들은, 제2 배선층(M2)에 형성되는 제1 음의 전압 패턴(M2_VSS)을 통해 연결됨으로써 음의 공급 전압에 대한 구동 특성이 향상될 수 있다. 도 9를 참조하여 전술된 바와 같이, 제1 음의 전압 패턴(M2_VSS)과 제2 음의 전압 패턴(M3_VSS)이 연결됨으로써 메쉬 형태의 구조를 통해 음의 공급 전압(VSS)이 메모리 셀 어레이(130) 전반에 걸쳐 안정적으로 공급될 수 있다. 일부 실시예에서, 도 10을 참조하여 전술된 바와 같이, 제4 배선층(M4)에 제2 워드라인 패턴들(M4_WL)만 배치됨으로써 워드라인에 대한 구동 특성이 향상될 수 있다. 일부 실시 예에서, 도 11a 및 11b를 참조하여 전술된 바와 같이, 제3 배선층(M3)에 메쉬 형태를 갖는 제2 음의 전압 패턴(M3_VSS_Mesh)이 형성됨으로써 음의 공급 전압에 대한 구동 특성이 향상될 수 있다. 일부 실시예에서, 도 12 및 도 13을 참조하여 전술된 바와 같이, 음의 공급 전압(VSS)을 제공하는 경로 상에 위치하는 비아들의 너비가 확장됨으로써 음의 공급 전압에 대한 구동 특성이 향상될 수 있다. 일부 실시예에서, 도 14a 및 도 14b를 참조하여 전술된 바와 같이, 제2 배선층(M2)에 비트라인 랜딩 패드(M2_BL_LP)가 배치되고, 제3 배선층(M3)에 제2 비트라인 패턴들(M3_BLt_1, M3_BLc_1)이 배치됨으로써 비트라인 구동 특성이 향상될 수 있다. 일부 실시예에서, 도 15를 참조하여 전술된 바와 같이, 제2 워드라인 패턴(M2_WL)의 너비가 제1 음의 전압 패턴(M2_VSS)에 대한 커팅 영역으로 확장됨으로써, 워드라인 구동 특성이 향상될 수 있다.

단계 S600에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D15)에 OPC(Optical Proximity Correction)를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크 상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.

단계 S800에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S600에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 16에 도시된 바와 같이, 단계 S800은 단계들(S820, S840)을 포함할 수 있다.

단계 S820에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다. 이에 따라, 복수의 표준 셀들에 포함된 소자들이 형성될 수 있다.

단계 S840에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 도 3 내지 15를 참조하여 전술된 배선층들 및 비아층들은 BEOL 공정(S420)에서 형성될 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.

도 17은 본 개시의 예시적 실시예에 따라 도 16의 단계 S400의 예시를 나타내는 순서도이다. 도 16을 참조하여 전술된 바와 같이, 도 17의 단계 S400'에서 표준 셀 라이브러리(D12) 및 설계 규칙(D14)을 참조하여 배치 및 라우팅이 수행될 수 있다. 도 17에 도시된 바와 같이, 단계 S400'은 복수의 단계들(S420, S440, S460, S480)을 포함할 수 있다. 이하에서 도 17은 도 16을 참조하여 설명될 것이다. 복수의 단계들(S420, S440, S460, S480)은 복수의 표준 셀들이 배치된 후, 표준 셀들에 워드라인 전압, 공급 전압들(VDD, VSS) 및 비트라인 전압을 제공하기 위한 경로를 생성하는 단계일 수 있다.

단계 S420에서, 워드라인 전압을 제공하는 경로를 구성하는 도전 패턴들 및 비아들이 생성될 수 있다. 예를 들어, 도 7을 참조하여 전술된 제1 배선층(M1)에 형성되는 제1 워드라인 랜딩 패드(M1_WL_LP1), 도 8a 및 8b를 참조하여 전술된 제2 배선층(M2)에 형성되는 제1 워드라인 패턴(M2_WL), 도 9를 참조하여 전술된 제3 배선층(M3)에 형성되는 제2 워드라인 랜딩 패드(M3_WL_LP), 도 10을 참조하여 전술된 제4 배선층(M4)에 형성되는 제2 워드라인 패턴(M4_WL)이 생성될 수 있다. 한편, 도 2 내지 15를 통해 전술된 제1 내지 제3 비아층(V1, V2, V3)의 비아들도 생성될 수 있다.

단계 S440에서, 음의 공급 전압(VSS)을 제공하는 경로를 구성하는 패턴들 및 비아들이 생성될 수 있다. 예를 들어, 도 7을 참조하여 전술된 제1 배선층(M1)에 형성되는 제1 음의 전압 랜딩 패드(M1_VSS_LP1), 도 8a를 참조하여 전술된 제2 배선층(M2)에 형성되는 제2 음의 전압 랜딩 패드(M2_VSS_LP), 8b를 참조하여 전술된 제2 배선층(M2)에 형성되는 제1 음의 전압 패턴(M2_VSS), 도 9를 참조하여 전술된 제3 배선층(M3)에 형성되는 제2 음의 전압 패턴(M3_VSS), 도 11a 및 11b를 참조하여 전술된 음의 전압 패턴(M3_VSS_Mesh)이 생성될 수 있다. 한편, 도 2 내지 15를 통해 전술된 제1 내지 제3 비아층(V1, V2, V3)의 비아들도 생성될 수 있다.

단계 S460에서, 비트라인 전압을 제공하는 경로를 구성하는 패턴들 및 비아들이 생성될 수 있다. 예를 들어, 도 7을 참조하여 전술된 제1 배선층(M1)에 형성되는 제1 비트라인 패턴들(BLt_1, BLc_1), 도 14a를 참조하여 전술된 제2 배선층(M2)에 형성되는 비트라인 랜딩 패드(M2_BL_LP), 도 14b를 참조하여 전술된 제3 배선층(M3)에 형성되는 제2 비트라인 패턴들(M3_BLt_1, M3_BLc_1)이 생성될 수 있다. 한편, 도 2 내지 15를 통해 전술된 제1 내지 제3 비아층(V1, V2, V3)의 비아들도 생성될 수 있다.

단계 S480에서, 레이아웃 데이터를 생성하는 동작이 수행될 수 있다. 도 16을 참조하여 전술된 바와 같이, 레이아웃 데이터(D15)는 집적 회로의 레이아웃을 정의할 수 있고, 예컨대 GDSII와 같은 포맷을 가질 수 있으며 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.

도 18은 본 개시의 예시적 실시예에 따라 도 17의 단계 S440의 예시를 나타내는 순서도이다.

도 18을 참조하면, 음의 공급 전압을 제공하는 경로는 복수의 단계들(S441 내지 S443)을 통해 생성될 수 있다.

단계 S441에서, 제1 배선층에 복수의 제1 전원 라인 랜딩 패드들이 생성될 수 있다. 도 10을 참조하여 전술된 바와 같이, 복수의 제1 전원 라인 랜딩 패드들 각각은 메모리 셀의 경계의 모서리에 배치될 수 있다.

단계 S442에서, 제2 배선층에 X축 방향으로 인접하는 제1 전원 라인 랜딩 패드들을 연결하는 제1 음의 전원 패턴이 생성될 수 있다. 제1 음의 전원 패턴을 통해, 인접하는 SRAM 셀들은 공통적인 경로를 통해 음의 공급 전압(VSS)을 제공받을 수 있다. 따라서, SRAM 셀들은 안정적으로 음의 공급 전압(VSS)을 제공받을 수 있다.

단계 S443 단계에서, 제3 배선층에 제1 음의 전원 패턴을 연결하는 제2 음의 전원 패턴을 생성할 수 있다. 일부 실시 예들에서, 도 9를 참조하여 전술된 바와 같이, 제2 음의 전원 패턴은 Y축 방향으로 연장되는 라인 형태일 수 있다. 일부 실시 예들에서, 도 11a, 11b를 참조하여 전술된 바와 같이, 제2 음의 전원 패턴은 메쉬 형태일 수 있다. 제2 음의 전원 패턴이 제1 음의 전원 패턴과 연결됨으로써, 음의 공급 전압(VSS)을 제공하는 메쉬 형태의 경로가 형성될 수 있다. 따라서, SRAM 셀들은 안정적으로 음의 공급 전압(VSS)을 제공받을 수 있다.

도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(200)을 나타내는 블록도이다. SoC(200)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 구동 특성을 향상시키기 위한 패턴들 및 비아들을 포함하는 집적 회로를 포함할 수 있다. SoC(200)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 메모리 셀, 예를 들어, SRAM 셀이 SoC(200)의 각 기능 블록들에 포함될 수 있고, 이에 따라 워드라인 전압, 비트라인 전압 전원 전압 등에 대한 향상된 구동 특성을 갖는 SoC(200)가 달성될 수 있다.

도 19를 참조하면, SoC(200)는 모뎀(220), 디스플레이 컨트롤러(230), 메모리(240), 외부 메모리 컨트롤러(250), CPU(central processing unit)(260), 트랜잭션 유닛(270), PMIC(280) 및 GPU(graphic processing unit)(290)을 포함할 수 있고, SoC(200)의 각 기능 블록들은 시스템 버스(210)를 통해서 서로 통신할 수 있다.

SoC(200)의 동작을 전반적으로 제어할 수 있는 CPU(260)는 SoC(200)의 다른 기능 블록들의 동작들을 제어할 수 있다. 모뎀(220)은 SoC(200) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(200) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(250)는 SoC(200)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(250)의 제어 하에서 CPU(260) 또는 GPU(290)에 제공될 수 있다. GPU(290)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(290)는 외부 메모리 컨트롤러(250)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(290)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(250)를 통해서 SoC(200) 외부로 전송할 수도 있다. 트랜잭션 유닛(270)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(280)는 트랜잭션 유닛(270)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(230)는 SoC(200) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(200) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.

메모리(240)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.

도 20은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(300)을 나타내는 블록도이다. 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법(예를 들면, 도 16에 도시된 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(300)에서 수행될 수 있다.

컴퓨팅 시스템(300)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 20에 도시된 바와 같이, 컴퓨팅 시스템(300)은 프로세서(310), 입출력 장치들(320), 네트워크 인터페이스(330), RAM(random access memory)(340), ROM(read only memory)(350) 및 저장 장치(360)를 포함할 수 있다. 프로세서(310), 입출력 장치들(320), 네트워크 인터페이스(330), RAM(340), ROM(350) 및 저장 장치(360)는 버스(370)에 연결될 수 있고, 버스(370)를 통해서 상호 통신할 수 있다.

프로세서(310)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(310)는 버스(370)를 통해서 메모리, 즉 RAM(340) 또는 ROM(350)에 액세스할 수 있고, RAM(340) 또는 ROM(350)에 저장된 명령어들을 실행할 수 있다.

RAM(340)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(341) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(341)은 프로세서(310)로 하여금 집적 회로를 제조하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(341)은 프로세서(310)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(341)에 포함된 복수의 명령어들은 프로세서(310)로 하여금, 예컨대 도 16의 단계 S200의 논리 합성 동작 및/또는 단계 S4200의 배치 및 라우팅 동작을 수행하도록 할 수 있다.

저장 장치(360)는 컴퓨팅 시스템(300)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(360)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(360)는 컴퓨팅 시스템(300)으로부터 탈착 가능할 수도 있다. 일부 실시예들에서, 저장 장치(360)는 본 개시의 예시적 실시예에 따른 프로그램(341)을 저장할 수도 있으며, 프로그램(341)이 프로세서(310)에 의해서 실행되기 이전에 저장 장치(360)로부터 프로그램(341) 또는 그것의 적어도 일부가 RAM(340)으로 로딩될 수 있다. 일부 실시예들에서, 저장 장치(360)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(341) 또는 그것의 적어도 일부가 RAM(340)으로 로딩될 수 있다. 또한, 도 20에 도시된 바와 같이, 저장 장치(360)는 데이터베이스(361)를 저장할 수 있고, 데이터베이스(361)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 16의 표준 셀 라이브러리(D12), 설계 규칙(D14) 등을 포함할 수 있다.

저장 장치(360)는 프로세서(310)에 의해서 처리될 데이터 또는 프로세서(310)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(310)는 프로그램(341)에 따라, 저장 장치(360)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(360)에 저장할 수도 있다. 예를 들면, 저장 장치(360)는 도 16의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D15)를 저장할 수도 있다.

입출력 장치들(320)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(320)을 통해서, 프로세서(310)에 의해 프로그램(341)의 실행을 트리거할 수도 있고, 도 16의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 16의 레이아웃 데이터(D15)를 확인할 수도 있다.

네트워크 인터페이스(330)는 컴퓨팅 시스템(300) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

메모리 셀을 포함하는 집적 회로로서,
제1 비트라인 패턴 및 양의 공급 전압을 제공하는 양의 전원 패턴이 제1 방향으로 연장되어 형성되고, 음의 공급 전압을 제공하는 복수의 제1 전원라인 랜딩 패드들 및 워드라인 전압을 제공하는 복수의 제1 워드라인 랜딩 패드들이 형성되는 제1 배선층;
상기 제1 방향과 수직하는 제2 방향으로 연장되고 상기 제1 전원라인 랜딩 패드들 중 상기 제2 방향으로 인접하는 제1 전원라인 랜딩 패드들을 연결하고 상기 음의 공급 전압을 제공하는 제1 음의 전원 패턴, 및 상기 제2 방향으로 연장되고 상기 복수의 제1 워드라인 랜딩 패드들과 연결되고 상기 워드라인 전압을 제공하는 복수의 제1 워드라인 패턴들이 형성되는 제2 배선층;
상기 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴 및 상기 복수의 제1 워드라인 패턴들과 연결되는 복수의 제2 워드라인 랜딩 패드들이 형성되는 제3 배선층; 및
상기 제2 방향으로 연장되고 상기 복수의 제2 워드라인 랜딩 패드들과 연결되고 상기 워드라인 전압을 제공하는 복수의 제2 워드라인 패턴들이 형성되는 제4 배선층을 포함하는 집적 회로.
제1항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제3 배선층에서 상기 제1 방향으로 연장되어 형성되는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제3 배선층에서 메쉬 구조로 형성되는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 제1 방향 및 상기 제2 방향과 수직하는 제3 방향으로 연장되고 상기 인접하는 제1 전원라인 랜딩 패드들과 상기 제1 음의 전원 패턴을 연결하는 제1 비아, 및 상기 제3 방향으로 연장되고 상기 제1 워드라인 랜딩 패드와 상기 제1 워드라인 패턴을 연결하는 제2 비아가 형성되는 제1 비아층을 더 포함하는 집적 회로.
제4항에 있어서,
상기 제1 비아의 단면적은,
상기 제2 비아의 단면적보다 큰 것을 특징으로 하는 집적 회로.
제4항에 있어서,
상기 제1 비아는, 상기 제1 방향의 폭이 상기 제2 방향의 폭보다 더 긴 것을 특징으로 하는 집적 회로.
제4항에 있어서,
상기 제3 방향으로 연장되고 상기 제1 음의 전원 패턴과 상기 제2 음의 전원 패턴을 연결하는 제3 비아, 및 상기 제3 방향으로 연장되고 상기 제1 워드라인 패턴과 상기 제2 워드라인 랜딩 패드를 연결하는 제4 비아가 형성되는 제2 비아층을 더 포함하는 집적 회로.
제7항에 있어서,
상기 제3 비아의 단면적은,
상기 제4 비아의 단면적보다 큰 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 제1 워드라인 패턴 중 상기 제1 음의 전원 패턴과 인접하는 영역의 폭은,
상기 제1 워드라인 패턴 중 상기 제1 음의 전원 패턴과 인접하지 않는 영역의 폭보다 짧은 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 제2 배선층에 형성되고 상기 제1 비트라인 패턴과 연결되는 비트라인 랜딩 패드를 더 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 복수의 제2 워드라인 패턴들은,
상기 제4 배선층에서 상호 인접하도록 배치되는 것을 특징으로 하는 집적 회로.
메모리 셀을 포함하는 집적 회로에 있어서,
제1 배선층에 형성되고 상기 메모리 셀에 비트라인 전압을 제공하고 제1 방향으로 연장되는 제1 비트라인 패턴을 포함하는 비트라인 구조;
상기 제1 배선층에 형성되고 상기 메모리 셀에 워드라인 전압을 제공하는 복수의 제1 워드라인 랜딩 패드들, 제2 배선층에 형성되고 상기 제1 방향과 수직한 제2 방향으로 연장되고 상기 복수의 제1 워드라인 랜딩 패드들과 연결되는 제1 워드라인 패턴, 제3 배선층에 형성되고 상기 제1 워드라인 패턴과 연결되는 복수의 제2 워드라인 랜딩 패드들 및 제4 배선층에 형성되고 상기 제2 방향으로 연장되고 상기 복수의 제2 워드라인 랜딩 패드들과 연결되는 복수의 제2 워드라인 패턴들을 포함하는 워드라인 구조; 및
상기 제1 배선층에 형성되고 상기 메모리 셀에 음의 공급 전압을 제공하는 복수의 제1 전원라인 랜딩 패드들, 상기 제2 배선층에 형성되고 상기 제2 방향으로 연장되고 상기 제1 전원라인 랜딩 패드들 중 상기 제2 방향으로 인접하는 제2 전원라인 랜딩패드들을 연결하는 제1 음의 전원 패턴 및 상기 제3 배선층에 형성되고 상기 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴을 포함하는 음의 전원 라인 구조를 포함하는 집적 회로.
제12항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제3 배선층에서 상기 제1 방향으로 연장되어 형성되는 것을 특징으로 하는 집적 회로.
제12항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제3 배선층에서 메쉬 구조로 형성되는 것을 특징으로 하는 집적 회로.
제12항에 있어서,
상기 제1 워드라인 패턴의 적어도 일부는,
상기 제1 음의 전원 패턴과 인접하고,
상기 제1 워드라인 패턴 중 상기 제1 음의 전원 패턴과 인접하는 영역의 폭은,
상기 제1 워드라인 패턴 중 상기 제1 음의 전원 패턴과 인접하지 않는 영역의 폭보다 짧은 것을 특징으로 하는 집적 회로.
메모리 셀을 포함하는 집적 회로의 설계 방법에 있어서,
상기 메모리 셀에 워드라인 전압을 제공하는 경로를 생성하는 단계;
상기 메모리 셀에 음의 공급 전압을 제공하는 경로를 생성하는 단계; 및
상기 메모리 셀에 비트라인 전압을 제공하는 경로를 생성하는 단계;를 포함하고,
상기 메모리 셀에 음의 공급 전압을 제공하는 경로를 생성하는 단계는,
제1 배선층에 상기 메모리 셀에 상기 음의 공급 전압을 제공하는 복수의 제1 전원 라인 랜딩 패드들을 생성하는 단계;
제2 배선층에 제2 방향으로 연장되고 상기 복수의 제1 전원라인 랜딩 패드들 중 상기 제2 방향으로 인접하는 제1 전원라인 랜딩패드들을 연결하는 제1 음의 전원 패턴을 생성하는 단계; 및
제3 배선층에 상기 제1 음의 전원 패턴과 연결되는 제2 음의 전원 패턴을 생성하는 단계를 포함하는 집적 회로의 설계 방법.
제16항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제2 방향과 수직한 제1 방향으로 연장되는 라인 형태인 것을 특징으로 하는 집적 회로의 설계 방법.
제16항에 있어서,
상기 제2 음의 전원 패턴은,
상기 제2 방향으로 연장되는 배선들 및 상기 제2 방향과 수직한 제1 방향으로 연장되는 배선들이 연결된 메쉬 형태인 것을 특징으로 하는 집적 회로의 설계 방법.
제16항에 있어서,
상기 메모리 셀에 워드라인 전압을 제공하는 경로를 생성하는 단계는,
상기 제1 배선층에 복수의 제1 워드라인 랜딩 패드들을 생성하는 단계;
상기 제2 배선층에 상기 제2 방향으로 연장되고 상기 복수의 제1 워드라인 랜딩 패드들과 연결되는 제1 워드라인 패턴을 생성하는 단계;
상기 제3 배선층에 상기 제1 워드라인 패턴과 연결되는 복수의 제2 워드라인 랜딩 패드들을 생성하는 단계; 및
제4 배선층에 상기 제2 방향으로 연장되고 상기 복수의 제2 워드라인 랜딩 패드들과 연결되는 복수의 제2 워드라인 패턴들을 생성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
제19항에 있어서,
상기 메모리 셀에 음의 공급 전압을 제공하는 경로를 생성하는 단계는,
제1 비아층에 형성되고, 상기 인접하는 제1 전원라인 랜딩 패드들과 상기 제1 음의 전원 패턴을 연결하는 제1 비아를 생성하는 단계를 더 포함하고,
상기 메모리 셀에 워드라인 전압을 제공하는 경로를 생성하는 단계는,
상기 제1 비아층에 형성되고, 상기 제1 워드라인 랜딩 패드와 상기 제1 워드라인 패턴을 연결하는 제2 비아를 생성하는 단계를 더 포함하고,
상기 제1 비아의 단면적은,
상기 제2 비아의 단면적보다 큰 것을 특징으로 하는 집적 회로의 설계 방법.