CN114068559A - 包括存储单元的集成电路 - Google Patents

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Abstract

一种包括存储单元的集成电路包括：第一布线层，其上形成第一位线图案和正电源图案、第一电源线落着焊盘和第一字线落着焊盘；第二布线层，其上形成连接到第一电源线落着焊盘的第一负电源图案和连接到第一字线落着焊盘的第一字线图案；第三布线层，其上形成连接到第一负电源图案的第二负电源图案和连接到第一字线图案的第二字线落着焊盘；以及第四布线层，其上形成连接到第二字线落着焊盘的第二字线图案。

Description

包括存储单元的集成电路
技术领域
本公开涉及集成电路，更具体地，涉及包括存储单元的集成电路。
背景技术
由于对集成电路的高集成度的需求和半导体工艺的发展，集成电路中包括的配线的宽度、间隔和/或高度可能减小，并且配线的寄生要素和电阻可能增加。因此，向集成电路中包括的标准单元提供电压的路径的驱动特性可能劣化。此外，为了降低的功耗、高操作速度等，可以降低集成电路的电源电压，因此，配线的寄生要素和电阻对集成电路的影响可能变得更加显著。尽管有寄生要素和电阻，但是根据各种应用的需要，仍然需要通过半导体制造工艺制造的存储器件稳定地提供高性能。
发明内容
发明构思的示例实施方式涉及集成电路，并提供了稳定地向存储单元供应电压的集成电路。
根据示例实施方式，提供了一种包括多个存储单元的集成电路。该集成电路可以包括第一布线层，该第一布线层包括：在第一方向上延伸的第一位线图案和正电源图案，正电源图案配置为提供正电源电压；以及配置为提供负电源电压的多个第一电源线落着焊盘和配置为提供字线电压的多个第一字线落着焊盘。该集成电路可以进一步包括第二布线层，该第二布线层包括：第一负电源图案，在第二方向上延伸，并将所述多个第一电源线落着焊盘当中的在第二方向上彼此相邻的第一电源线落着焊盘彼此连接，并配置为提供负电源电压；以及多个第一字线图案，在第二方向上延伸，连接到所述多个第一字线落着焊盘，并配置为提供字线电压。该集成电路还可以包括第三布线层，该第三布线层包括：连接到第一负电源图案的第二负电源图案；以及连接到所述多个第一字线图案的多个第二字线落着焊盘。该集成电路可以进一步包括第四布线层，该第四布线层包括：多个第二字线图案，在第二方向上延伸，连接到所述多个第二字线落着焊盘，并配置为提供字线电压。
根据示例实施方式，提供了一种包括多个存储单元的集成电路。该集成电路可以包括位线结构，该位线结构包括：第一位线图案，形成在第一布线层上，配置为向存储单元提供位线电压，并在第一方向上延伸。该集成电路可以进一步包括字线结构，该字线结构包括：多个第一字线落着焊盘，形成在第一布线层上，并配置为向存储单元提供字线电压；多个第一字线图案，形成在第二布线层上，在垂直于第一方向的第二方向上延伸，并连接到所述多个第一字线落着焊盘；多个第二字线落着焊盘，形成在第三布线层上，并连接到所述多个第一字线图案；以及多个第二字线图案，形成在第四布线层上，在第二方向上延伸，并连接到所述多个第二字线落着焊盘。该集成电路还可以包括负电源线结构，该负电源线结构包括：多个第一电源线落着焊盘，形成在第一布线层上，并配置为向存储单元提供负电源电压；第一负电源图案，形成在第二布线层上，在第二方向上延伸，并将所述多个第一电源线落着焊盘当中的在第二方向上彼此相邻的第一电源线落着焊盘彼此连接；以及第二负电源图案，形成在第三布线层上，并连接到第一负电源图案。
根据示例实施方式，提供了一种设计包括多个存储单元的集成电路的方法。该方法可以包括：生成配置为向存储单元提供字线电压的路径；生成配置为向存储单元提供负电源电压的路径；以及生成配置为向存储单元提供位线电压的路径。这里，生成配置为向存储单元提供负电源电压的路径可以包括：在第一布线层上生成配置为向存储单元提供负电源电压的多个第一电源线落着焊盘；在第二布线层上生成沿第二方向延伸的第一负电源图案，并将所述多个第一电源线落着焊盘当中的在第二方向上彼此相邻的第一电源线落着焊盘彼此连接；以及在第三布线层上生成连接到第一负电源图案的第二负电源图案。
附图说明
发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是用于描述根据一示例实施方式的包括混合行块的集成电路的图；
图2是示出根据一示例实施方式的存储单元的电路图；
图3是示出根据一示例实施方式的布线层的截面图；
图4是示出根据一示例实施方式的存储单元阵列的布置的平面图；
图5是示出根据一示例实施方式的存储单元阵列的布局的平面图；
图6A和图6B是示出根据一示例实施方式的存储单元的结构的示例的截面图；
图6C和图6D是示出根据一示例实施方式的具有全包围栅极(GAA)结构的存储单元的示例的截面图；
图7是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图8A是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图8B是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图9是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图10是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图11A是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图11B是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图12是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图13是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图14A是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图14B是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图15是示出根据一示例实施方式的存储单元阵列的布线层的平面图；
图16是示出根据一示例实施方式的制造集成电路的方法的流程图；
图17是示出根据一示例实施方式的图16的操作S400的示例的流程图；
图18是示出根据一示例实施方式的图17的操作S440的示例的流程图；
图19是根据一示例实施方式的片上系统(SoC)的框图；以及
图20是根据一示例实施方式的包括存储程序的存储器的计算系统的框图。
具体实施方式
在下文中，将参照附图描述发明构思的各种实施方式。这里描述的实施方式都是示例实施方式，因此，发明构思不限于此，并且可以以各种其它形式实现。
将理解，当一元件或层被称为“在”另一元件或层“上方”、“在”另一元件或层“之上”、“在”另一元件或层“上”、“在”另一元件或层“之下”、“在”另一元件或层“下方”、“在”另一元件或层“下面”、“连接到”另一元件或层、或“联接到”另一元件或层时，它可以直接在该另一元件或层上方、直接在该另一元件或层之上、直接在该另一元件或层上、直接在该另一元件或层之下、直接在该另一元件或层下方、直接在该另一元件或层下面、直接连接到该另一元件或层、或直接联接到该另一元件或层，或者可以存在居间的元件或层。相比之下，当一元件被称为“直接在”另一元件或层“上方”、“直接在”另一元件或层“之上”、“直接在”另一元件或层“上”、“直接在”另一元件或层“之下”、“直接在”另一元件或层“下方”、“直接在”另一元件或层“下面”、“直接连接到”另一元件或层、或“直接联接到”另一元件或层时，不存在居间的元件或层。
图1是用于描述根据一示例实施方式的存储器件100的图。参照图1，存储器件100可以包括预充电电路110、行解码器(X-DEC)120、存储单元阵列130、列解码器(Y-DEC)140和数据缓冲器150。尽管未在图1中示出，但是在一些实施方式中，存储器件100可以进一步包括地址解码器、读取电路、数据输入/输出电路等。
存储器件100可以从外部接收命令CMD(未示出)、地址和数据。例如，存储器件100可以接收指示写入的命令CMD(例如，写入命令)、地址(例如，写入地址)和数据(例如，写入数据)，并将接收到的数据存储在对应于该地址的区域中。此外，存储器件100可以接收指示读取的另一命令CMD(例如，读取命令)和地址(例如，读取地址)，并且可以将存储在对应于该地址的区域中的数据输出到外部。存储器件100可以通过半导体制造工艺来制造，并且可以是通过如下面将参照图16所述的半导体制造工艺用其它部件制造的独立存储器或嵌入式存储器。
预充电电路110可以响应于预充电控制信号PRE选择性地向位线提供正电源电压VDD。
行解码器120可以接收行地址X-ADD，并且可以根据行地址X-ADD激活第一至第n字线WL1、WL2、……和WLn当中的一条字线。在一些实施方式中，存储器件100可以包括地址解码器，该地址解码器可以从与命令CMD一起被接收到的地址生成行地址X-ADD。
列解码器140可以接收列地址Y-ADD，并且可以根据列地址Y-ADD选择多条位线BLt_1、BLc_1、……、BLt_n和BLc_n中的一些。在一些实施方式中，存储器件100可以包括地址解码器，该地址解码器可以从与命令CMD一起被接收到的地址生成列地址Y-ADD。
存储单元阵列130可以包括多个存储单元(例如，10)。在一些实施方式中，存储单元阵列130中包括的多个存储单元10可以是易失性存储单元，诸如静态随机存取存储(SRAM)单元、动态随机存取存储(DRAM)单元等。在一些实施方式中，存储单元阵列130中包括的多个存储单元10可以是非易失性存储单元，诸如闪速存储单元、电阻式随机存取存储(RRAM)单元等。尽管示例实施方式将主要参照SRAM单元来描述，但是示例实施方式不限于此。
参照图1，存储单元阵列130中包括的多个存储单元10的每个可以连接到依次布置在存储单元阵列130中的第一至第n字线WL1至WLn之一(其中n是大于1的整数)。此外，存储单元阵列130中包括的多个存储单元10的每个可以连接到多条位线BLt_1至BLc_n中的至少一条。
多个存储单元10中的一些可以由第一至第n字线WL1至WLn当中的被激活的字线选择。例如，连接到第一字线WL1的存储单元10可以由被激活的第一字线WL1选择，并且根据多条位线BLt_1至BLc_n的状态，数据(即，写入数据)可以被写入所选择的存储单元10，或者与存储在所选择的存储单元10中的数据(即，读取数据)对应的信号可以通过多条位线BLt_1至BLc_n输出。
数据缓冲器150可以临时存储将被写入多个存储单元10的数据(即，写入数据)，或者可以临时存储从多个存储单元10读取的数据(即，读取数据)。
随着存储单元阵列130的集成度提高，连接到存储单元阵列130的配线的电阻可以增大。例如，由于配线的增大的电阻，在施加到字线的信号中可能出现延迟，并且提供给多个存储单元10中的每个的负电源电压VSS可能被不稳定地供应。因此，需要减小提供字线电压的路径和提供负电源电压VSS的路径的电阻，以改善存储器件100的性能。
因此，根据一示例实施方式，可以增大形成提供字线电压的路径的字线图案的宽度，以减小存储器件100中的路径的电阻。此外，根据一示例实施方式，可以增大形成提供负电源电压VSS的路径的通路的截面面积，以减小存储器件100中的路径的电阻。
负电源电压VSS可以对噪声和延迟敏感地做出反应，当负电源电压VSS通过不同路径被提供给多个存储单元10时，多个存储单元10的性能偏差可能增大。
因此，根据一示例实施方式的存储器件100可以通过形成在多个布线层上的网格形图案向多个存储单元10稳定地提供负电源电压VSS。
图2是示出根据一实施方式的存储单元10的电路图。参照图2，存储单元10可以包括六个晶体管(即，第一至第六晶体管N1、N3、N5、N6、P2和P4)。第一、第三、第五和第六晶体管N1、N3、N5和N6可以是n沟道场效应晶体管(NFET)，第二和第四晶体管P2和P4可以是p沟道场效应晶体管(PFET)。存储单元10可以是六晶体管(6T)-SRAM单元，并且可以包括接收正电源电压VDD和负电源电压(或接地电压)VSS的一对反相器(即，第一和第二反相器INV1和INV2)。
第一反相器INV1可以包括第一和第二晶体管N1和P2，第二反相器INV2可以包括第三和第四晶体管N3和P4。如图2所示，第一反相器INV1可以交叉联接到第二反相器INV2。
第五和第六晶体管N5和N6可以分别连接到位线BLt和互补位线BLc(或位线条)，并且位线BLt和互补位线BLc的电压电平可以分别被提供给第一反相器INV1和第二反相器INV2。第五和第六晶体管N5和N6中的每个可以被称为传输晶体管。
第五和第六晶体管N5和N6的栅极中的每个可以连接到字线WL。第五和第六晶体管N5和N6可以通过字线WL被开关，并且可以分别向第一反相器INV1提供位线BLt的电压电平以及向第二反相器INV2提供互补位线BLc的电压电平。
这里，晶体管可以具有各种不同的结构。例如，晶体管可以包括由栅电极和以鳍形状延伸的有源图案形成的鳍式场效应晶体管(FinFET)。晶体管也可以包括由栅电极和彼此平行延伸的多个纳米片形成的多桥沟道场效应晶体管(MBCFET)。晶体管可以包括具有如下结构的叉片(Forksheet)FET：其中用于P型晶体管的纳米片和用于N型晶体管的纳米片通过电介质壁彼此分隔开，因此，N型晶体管和P型晶体管更靠近。晶体管可以包括垂直场效应晶体管(VFET)，其包括在图3的Z轴方向上彼此间隔开的源极/漏极区以及围绕沟道区的栅电极。晶体管可以包括场效应晶体管(FET)，诸如互补FET(CFET)、负FET(NCFET)或碳纳米管(CNT)FET，也可以包括双极结型晶体管或别的3维(3D)晶体管。
字线电压、正电源电压VDD、负电源电压VSS11和VSS12以及位线电压通过其被提供给存储单元10的路径可以形成在有限的布线层中。因为针对每个电压的驱动特性可以取决于相应电压通过其被提供的路径的电阻而不同，所以形成具有低电阻的路径对于改善针对每个电压的驱动特性可以是重要的。
图3是示出根据一示例实施方式的布线层的截面图。参照图3，多个层(即，第一至第九层41至49)可以形成在衬底40上。作为图2的存储单元10的示例的存储单元10a可以形成在衬底40上，并且存储单元10a可以是以上参照图2描述的6T-SRAM单元。以上参照图1描述的存储单元阵列130中包括的多个存储单元10可以形成在衬底40上。图3仅是示出形成在存储单元10a上的第一至第九层41至49的截面图，并且可以不同于实际的SRAM单元的截面图。
第一层41可以被称为接触层，并且可以包括连接到晶体管的栅电极的栅极接触CB和连接到晶体管的源极/漏极(S/D)区的源极/漏极接触CA。第一层41可以被称为M0，并且可以在中间工序(MOL)制造操作中形成，存储单元10a可以在前道工序(FEOL)制造操作中形成。
这里，第二层42可以被称为接触通路层，并且可以被称为V0。第三层43可以被称为第一布线层M1。第四层44可以被称为第一通路层V1。第五层45可以被称为第二布线层M2。第六层46可以被称为第二通路层V2。第七层47可以被称为第三布线层M3。第八层48可以被称为第三通路层V3。第九层49可以被称为第四布线层M4。第二至第九层42至49可以在后道工序(BEOL)操作中形成。在下面将要描述的附图中，为了图示的方便，仅示出了一些层，并且即使通路在上布线层的图案下方，该通路也可以被显示，以指示上布线层的图案和下布线层的图案之间的连接。
图4是示出根据一示例实施方式的存储单元阵列130的布置的平面图。图5是示出根据一示例实施方式的存储单元阵列130的布局的平面图。
具体地，图4是示出存储单元阵列130中包括的九个存储单元(即，第一至第九存储单元C1至C9)的布置的平面图，图5是示出与第一至第九存储单元C1至C9对应的布局的平面图。在图5中，写在图案上的参考字符指示电连接到相应图案的配线和/或施加到该相应图案的电压。
参照图4，存储单元阵列130中包括的第一至第九存储单元C1至C9中的每个可以具有在行方向或列方向上相对于相邻存储单元镜像对称的布局。例如，第一存储单元C1的布局和第二存储单元C2的布局可以在列方向上(即，关于在其间的平行于Y轴的轴线)镜像对称。此外，第四存储单元C4的布局和第一存储单元C1的布局可以在行方向上(即，关于在其间的平行于X轴的轴线)镜像对称。此外，第五存储单元C5的布局可以在列方向上与第四存储单元C4的布局镜像对称，并在行方向上与第二存储单元C2的布局镜像对称。参照图5，因为第一至第三存储单元C1至C3可以布置在同一行中，所以第一至第三存储单元C1至C3可以共同连接到字线WL[i]。因为第四至第六存储单元C4至C6可以布置在同一行中，所以第四至第六存储单元C4至C6可以共同连接到字线WL[i+1]。因为第七至第九存储单元C7至C9可以布置在同一行中，所以第七至第九存储单元C7至C9可以共同连接到字线WL[i+2]。为了描述的方便，尽管同一字线在图5中被示出为是分离的，但是同一字线可以被连接成一个图案。
参照图5，第一、第四和第七存储单元C1、C4和C7可以布置在同一列中，并且可以共同连接到相同的位线BLt[k]、互补位线BLc[k]和正电源线VDD[k]。第二、第五和第八存储单元C2、C5和C8可以布置在同一列中，并且可以连接到相同的位线BLt[k+1]、互补位线BLc[k+1]和正电源线VDD[k+1]。第三、第六和第九存储单元C3、C6和C9可以布置在同一列中，并且可以连接到相同的位线BLt[k+2]、互补位线BLc[k+2]、正电源线VDD[k+2]。为了描述的方便，尽管相同的位线、互补位线和正电源线被示出为是分离的，但是相同的位线、互补位线和正电源线可以被连接成一个图案。
第一至第九存储单元C1至C9中的每个可以连接到多个负电源线。例如，参照图5，第一存储单元C1可以连接到第一负电源线VSS1和第二负电源线VSS2。第二存储单元C2可以连接到第二负电源线VSS2和第三负电源线VSS3。第三存储单元C3可以连接到第三负电源线VSS3和第四负电源线VSS4。第四存储单元C4可以连接到第五负电源线VSS5和第二负电源线VSS2。第五存储单元C5可以连接到第二负电源线VSS2和第六负电源线VSS6。第六存储单元C6可以连接到第六负电源线VSS6和第四负电源线VSS4。第七存储单元C7可以连接到第五负电源线VSS5和第七负电源线VSS7。第八存储单元C8可以连接到第七负电源线VSS7和第六负电源线VSS6。第九存储单元C9可以连接到第六负电源线VSS6和第八负电源线VSS8。
第一至第九存储单元C1至C9中的每个可以包括形成在多个有源区中的多个晶体管。例如，第一存储单元C1可以包括形成在第一至第四有源区RX1至RX4中的多个晶体管。形成在N型有源区(也可称为N有源区)中的晶体管可以被称为N型晶体管。形成在P型有源区(也可称为P有源区)中的晶体管可以被称为P型晶体管。尽管未在图5中示出，但是可以在有源区中形成有源图案。有源图案可以呈鳍或纳米片的形式。
图6A和图6B是示出根据一示例实施方式的具有finFET结构的存储单元的示例的截面图。具体地，图6A是示出第一存储单元C1的沿着图5的线Y-Y'截取的截面的示例的截面图，图6B是示出第一存储单元C1的沿着图5的线X-X'截取的截面的示例的截面图。尽管未在图6A和图6B中示出，但是栅极间隔物可以形成在栅电极的侧表面上，并且栅极电介质膜可以形成在栅电极和栅极间隔物之间以及在栅电极的下表面上。此外，阻挡膜可以形成在接触和/或通路的表面上。在下文中，将参照图5描述图6A和图6B，并且将省略图6A和图6B的重复描述。
参照图6A，衬底1000可以是体硅或绝缘体上硅(SOI)，并且作为非限制性示例，可以包括硅锗(SiGe)、绝缘体上硅锗(SGOI)、锑化铟(InSb)、铅碲(PbTe)化合物、砷化铟(InAs)、磷化物、砷化镓(GaAs)、锑化镓(GaSb)等。第一鳍F1可以在衬底1000上沿Y轴方向延伸，并且第一至第三源极/漏极区SD1至SD3可以形成在第一鳍F1中。第一至第四层间绝缘膜31至34可以形成在第一鳍F1上。第一和第二源极/漏极区SD1和SD2连同第二栅电极G2可以形成晶体管，即p型场效应晶体管(PFET)，第二和第三源极/漏极区SD2和SD3连同第一栅电极G1可以形成另一PFET。
第一和第二源极/漏极接触CA1和CA2可以通过穿透第一和第二层间绝缘膜31和32分别连接到第一和第二源极/漏极区SD1和SD2。根据一些实施方式，第一和第二源极/漏极接触CA1和CA2中的至少一个可以形成为包括穿透第一层间绝缘膜31的下源极/漏极接触和穿透第二层间绝缘膜32的上源极/漏极接触。第一源极/漏极通路VA1可以通过穿透第三层间绝缘膜33连接到第一源极/漏极接触CA1，并且可以连接到形成在第一布线层M1上的位线图案BLt[k]。
参照图6B，场绝缘膜20可以形成在衬底1000上，并且穿透场绝缘膜20的第一至第四鳍F1至F4可以与在X轴方向上延伸的第一和第二栅电极G1和G2交叉。作为非限制性示例，场绝缘膜20可以包括二氧化硅(SiO2)、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)或者SiO2、SiN、SiON和SiOCN中的两种或更多种的组合。作为非限制性示例，第一和第二栅电极G1和G2可以包括钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)或者Ti、Ta、W、Al和Co中的两种或更多种的组合，或者可以包括不是金属的硅(Si)或SiGe。此外，第一和第二栅电极G1和G2可以通过堆叠两种或更多种导电材料来形成，并且例如可以包括功函数调节膜和填充导电膜，该功函数调节膜包括钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)、钛铝碳化物(TiAlC)或者TiN、TaN、TiC、TaC和TiAlC中的两种或更多种的组合，该填充导电膜包括W、Al等。器件隔离膜ISO可以在第一鳍F1和第二鳍F2之间在Y轴方向上延伸，器件隔离膜ISO可以在第二鳍F2和第三鳍F3之间在Y轴方向上延伸，器件隔离膜ISO可以在第三鳍F3和第四鳍F4之间在Y轴方向上延伸。其中形成第一鳍F1的区域可以是第一有源区RX1，其中形成第二鳍F2的区域可以是第二有源区RX2，其中形成第三鳍F3的区域可以是第三有源区RX3，其中形成第四鳍F4的区域可以是第四有源区RX4。
栅极接触CB可以通过穿透第一层间绝缘膜31的一部分和第二层间绝缘膜32连接到第二栅电极G2。在一些实施方式中，栅极接触CB可以形成为包括穿透第一层间绝缘膜31的一部分的下栅极接触和穿透第二层间绝缘膜32的上栅极接触。栅极通路VB可以通过穿透第三层间绝缘膜33连接到栅极接触CB，并且可以连接到形成在第一布线层M1上的字线图案WL[i]。
图6C和图6D是示出根据一示例实施方式的具有全包围栅极(GAA)晶体管结构的存储单元的示例的截面图。详细地，图6C是示出第一存储单元C1的沿着图5的线Y-Y'截取的截面的示例的截面图，图6D是示出第一存储单元C1的沿着图5的线X-X'截取的截面的示例的截面图。图6C和图6D可以是具有其中沟道区被栅电极围绕的GAA晶体管结构的存储单元的截面图。例如，图6C和图6D所示的截面图可以是包括多桥沟道(MBC)晶体管的存储单元的截面图。
与图6A不同，参照图6C，在衬底1000上的第一鳍型有源区FA1可以在Y轴方向上延伸，并且可以包括形成于在Z轴方向上与第一鳍型有源区FA1间隔开的位置处的纳米线结构NWS。纳米线结构NWS可以包括平行于第一鳍型有源区FA1的上表面延伸的纳米线。纳米线可以依次堆叠在第一鳍型有源区FA1上，并且每个纳米线可以具有沟道区。纳米线可以包括与衬底1000的构成成分相同的材料。然而，发明构思不限于此，纳米片结构NSS代替纳米线结构NWS可以形成于在Z轴方向上与第一鳍型有源区FA1间隔开的位置处。
第一至第三源极/漏极区SD1至SD3可以形成在第一鳍型有源区FA1上。第一至第三源极/漏极区SD1至SD3中的每个可以连接到纳米线结构NWS。尽管未在图6C中示出，但是覆盖第一和第二栅电极G1和G2的侧表面的绝缘衬垫可以形成在纳米线结构NWS上，并且间隔物可以形成在绝缘衬垫上。
与图6B不同，参照图6D，可以包括从衬底1000突出并在Y轴方向上延伸的多个鳍型有源区FA1、FA2、FA3和FA4。纳米线结构NWS可以形成于在Z轴方向上与多个鳍型有源区FA1至FA4中的每个间隔开的位置处。纳米线的截面被示出为矩形形状，但不限于此，并且可以具有各种形状。
图7是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图7是在X-Y平面上示出形成在存储单元阵列130上的接触通路层V0和第一布线层M1的平面图，但是参照图7的描述可以应用于相继堆叠的任何通路层和布线层。为了描述的方便，以上参照图5至图6B描述的有源区、有源图案、栅电极、接触等可以不在下面将描述的平面图中示出。
参照图7，第一位线图案M1_BLt和第一互补位线图案M1_BLc可以形成在第一布线层M1上。第一位线图案M1_BLt和第一互补位线图案M1_BLc可以在Y轴方向(例如，第一方向)上延伸。多个第一位线图案M1_BLt和多个第一互补位线图案M1_BLc可以交替地布置。提供正电源电压VDD的正电压图案(也可称为正电源图案)M1_VDD可以形成在第一布线层M1上。多个正电压图案M1_VDD可以分别在第一位线图案M1_BLt和第一互补位线图案M1_BLc之间在Y轴方向上延伸。参照图7，第一布线层M1的落着焊盘区域M1_LP_RG可以在Y轴方向上延伸，并且每个落着焊盘区域M1_LP_RG可以与第一位线图案M1_BLt或第一互补位线图案M1_BLc相邻。
第一布线层M1的每个落着焊盘区域M1_LP_RG可以包括多个第一负电源电压VSS落着焊盘(也可称为第一电源线落着焊盘)M1_VSS_LP以及多个第一字线落着焊盘M1_WL_LP。落着焊盘区域M1_LP_RG中包括的第一负电源电压VSS落着焊盘M1_VSS_LP和多个第一字线落着焊盘M1_WL_LP可以在Y轴方向上对准。落着焊盘可以将上层的图案连接到下层的图案。
例如，如图2和图3所示，第一负电源电压VSS落着焊盘M1_VSS_LP可以通过源极/漏极接触连接到第一晶体管N1和第三晶体管N3的源极端子。每个第一负电源电压VSS落着焊盘M1_VSS_LP可以形成在存储单元的边界上。具体地，每个第一负电源电压VSS落着焊盘M1_VSS_LP可以形成在存储单元的边界的拐角或边缘上。存储单元可以是图2所示的SRAM单元。第一负电源电压VSS落着焊盘M1_VSS_LP还可以被布置为与如下面将参照图8B描述的在第二布线层M2上沿X轴方向(例如，第二方向)延伸的第一负电压图案(也可称为第一负电源图案)M2_VSS重叠。
第一字线落着焊盘M1_WL_LP可以通过栅极接触连接到第五晶体管N5和第六晶体管N6的栅极端子，如图2和图3所示。第一字线落着焊盘M1_WL_LP可以形成在存储单元的边界上。详细地，第一字线落着焊盘M1_WL_LP可以形成在存储单元的左边界或右边界上。存储单元可以是图2所示的SRAM单元。第一字线落着焊盘M1_WL_LP可以被布置为与如下面将参照图8B描述的在第二布线层M2上沿X轴方向延伸的第一字线图案M2_WL重叠。
图8A是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图8A是在X-Y平面上示出形成在存储单元阵列130上的第一通路层V1和第二布线层M2的平面图，参照图8A的描述可以应用于相继堆叠的任何通路层和布线层。
参照图8A，第二负电压落着焊盘M2_VSS_LP和第一字线图案M2_WL可以形成在第二布线层M2上。第一字线图案M2_WL可以在X轴方向(例如，第二方向)上延伸。第二负电压落着焊盘M2_VSS_LP可以布置在单元边界的拐角或边缘处。第二负电压落着焊盘M2_VSS_LP可以通过形成在第一通路层V1上的通路连接到形成在第一布线层M1上的第一负电源电压VSS落着焊盘M1_VSS_LP。一个第二负电压落着焊盘M2_VSS_LP可以在Z方向(例如，第三方向)上连接到一个通路。因此，第二负电压落着焊盘M2_VSS_LP可以将从上布线层传输的负电源电压VSS传输到下布线层。
切割区域CR可以形成于在X轴方向上彼此相邻的多个第二负电压落着焊盘M2_VSS_LP之间。切割区域CR可以是其中没有形成布线层M2的图案的区域。
图8B是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图8B是在X-Y平面上示出形成在存储单元阵列130上的第一通路层V1和第二布线层M2的平面图，参照图8B的描述可以应用于相继堆叠的任何通路层和布线层。
参照图8B，第一负电压图案M2_VSS和第一字线图案M2_WL可以形成在第二布线层M2上。第一负电压图案M2_VSS和第一字线图案M2_WL中的每个可以在X轴方向(例如，第二方向)上延伸。多个第一负电压图案M2_VSS和多个第一字线图案M2_WL可以在Y轴方向(例如，第一方向)上交替地布置为彼此平行。
参照图8B，多个第一负电压图案M2_VSS可以通过形成在第一通路层V1中的通路连接到形成在第一布线层M1上的多个第一负电源电压VSS落着焊盘M1_VSS_LP。详细地，多个第一负电压图案M2_VSS可以将沿X轴方向布置在第一布线层M1上的多个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接。第一负电压图案M2_VSS可以将多个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接，其中该多个第一负电源电压VSS落着焊盘M1_VSS_LP形成于在X轴方向上彼此相邻的至少两个存储单元的边缘边界上。然而，发明构思不限于此，第一负电压图案M2_VSS也可以将多个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接，其中该多个第一负电源电压VSS落着焊盘M1_VSS_LP形成在至少三个相邻的存储单元的边缘边界上。
第一负电压图案M2_VSS可以将预设数量的第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接。例如，参照图8B，第一负电压图案M2_VSS可以将两个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接，但实施方式不限于此。
第一负电压图案M2_VSS可以将一定数量的第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接并终止。例如，参照图8B，第一负电压图案M2_VSS可以将两个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接并终止。
存储单元阵列130可以包括切割区域CR。切割区域CR可以是其中没有形成第一负电压图案M2_VSS的区域。即，切割区域CR可以形成于在X轴方向上彼此相邻的两个第一负电压图案M2_VSS之间。切割区域CR可以在X轴方向上延伸，并且可以终止于与第一负电压图案M2_VSS接触的点。
随着第一负电压图案M2_VSS变长，与第一字线图案M2_WL的耦合电容会增大。当耦合电容增大时，RC延迟增加，因此，字线驱动特性会下降。
根据一示例实施方式的存储单元阵列130可以通过包括切割区域CR来减小第一负电压图案M2_VSS的长度，因此，字线驱动特性可以得到改善。
同时，由于根据一示例实施方式的第一负电压图案M2_VSS连接到至少两个第一负电源电压VSS落着焊盘M1_VSS_LP，所以提供负电源电压的电源线的电阻可以减小。因此，可以改善提供负电源电压的电源线的驱动特性。
参照图8B，第一字线图案M2_WL可以通过形成在第一通路层V1中的通路连接到形成在第一布线层M1上的多个第一字线落着焊盘M1_WL_LP。参照图8B，在第一通路层V1中，与多个第一字线落着焊盘M1_WL_LP中的每个对应的通路显示出被形成，但是可以不形成与一些第一字线落着焊盘M1_WL_LP对应的通路。
图9是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图9是在X-Y平面上示出形成在存储单元阵列130上的第二通路层V2和第三布线层M3的平面图，参照图9的描述可以应用于相继堆叠的任何通路层和布线层。
参照图9，多个第二负电压图案(也可称为第二负电源图案)M3_VSS和多个第二字线落着焊盘M3_WL_LP可以形成在第三布线层M3上。多个第二负电压图案M3_VSS和多个第二字线落着焊盘M3_WL_LP可以在Y轴方向(例如，第一方向)上延伸。第二负电压图案M3_VSS可以形成在存储单元的边界上。多个第二负电压图案M3_VSS和多个第二字线落着焊盘M3_WL_LP可以在X轴方向上交替地布置为彼此平行。
多个第二字线落着焊盘M3_WL_LP中的每个可以将形成在第二布线层M2上的第一字线图案M2_WL连接到稍后将描述的形成在第四布线层M4上的第二字线图案M4_WL。
参照图9，第二负电压图案M3_VSS可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的第一负电压图案M2_VSS。由于第一负电压图案M2_VSS连接到第二负电压图案M3_VSS，因此可以形成提供负电源电压VSS的网格图案。即，在X轴方向上延伸的第一负电压图案M2_VSS将相邻存储单元的多个第一负电源电压VSS落着焊盘M1_VSS_LP彼此连接，并且在Y轴方向上延伸的第二负电压图案M3_VSS连接到第一负电压图案M2_VSS，因此可以形成网格图案。
根据一示例实施方式的集成电路可以通过经第二布线层M2和第三布线层M3形成的网格图案向存储单元阵列130中包括的多个存储单元共同地提供负电源电压VSS，因此即使当集成电路的集成度增大时，也可以提供稳定的负电源电压VSS。
图10是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图10是在X-Y平面上示出形成在存储单元阵列130上的第三通路层V3和第四布线层M4的平面图，参照图10的描述可以应用于相继堆叠的任何通路层和布线层。
参照图10，第二字线图案M4_WL可以形成在第四布线层M4上。多个第二字线图案M4_WL中的每个可以在X轴方向(例如，第二方向)上延伸。多个第二字线图案M4_WL可以被布置为彼此平行。
参照图10，第二字线图案M4_WL可以通过形成在第三通路层V3中的通路连接到形成在第二布线层M2上的第一字线图案M2_WL。
参照图10，第四布线层M4可以专用于第二字线图案M4_WL。即，第二字线图案M4_WL以外的其它图案可以不形成在第四布线层M4上，并且多个第二字线图案M4_WL可以在Y轴方向上排列为彼此平行。由于第四布线层M4专用于第二字线图案M4_WL，所以第二字线图案M4_WL的宽度可以增大。因此，因为可以减小由第二字线图案M4_WL引起的电阻，所以可以改善字线的字线驱动特性。
图11A是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图11A是在X-Y平面上示出形成在存储单元阵列130上的第二通路层V2和第三布线层M3的平面图，参照图11A的描述可以应用于相继堆叠的任何通路层和布线层。
参照图11A，与图9中线形的第二负电压图案M3_VSS形成在第三布线层M3上的情况不同，网格形第二负电压图案M3_VSS_Mesh可以形成在第三布线层M3上。即，与图9中第二负电压图案M3_VSS具有在Y轴方向上延伸的线形的情况不同，图11A的网格形第二负电压图案M3_VSS_Mesh可以具有在X轴方向和Y轴方向上延伸的线被连接的形状。因此，因为在第三布线层M3中用于提供负电源电压VSS的路径的面积增大，所以电阻可以减小，并且负电源电压VSS的驱动特性可以得到改善。
形成在图11A所示的第三布线层M3上的网格形第二负电压图案M3_VSS_Mesh可以形成在图8A所示的第二布线层M2之上。因此，网格形第二负电压图案M3_VSS_Mesh可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的第二负电压落着焊盘M2_VSS_LP。即，第二通路层V2的通路可以形成在第二负电压落着焊盘M2_VSS_LP上。
图11B是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图11B是在X-Y平面上示出形成在存储单元阵列130上的第二通路层V2和第三布线层M3的平面图，参照图11B的描述可以应用于相继堆叠的任何通路层和布线层。
参照图11B，与图11A不同，形成在图11B所示的第三布线层M3上的网格形第二负电压图案M3_VSS_Mesh可以形成在图8B所示的第二布线层M2之上。因此，网格形第二负电压图案M3_VSS_Mesh可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的第一负电压图案M2_VSS。即，第二通路层V2的通路可以形成在第一负电压图案M2_VSS上。因为第一负电压图案M2_VSS可以布置在比第二负电压落着焊盘M2_VSS_LP的区域大的区域中，所以第二通路层V2的通路的数量可以增加。随着第二通路层V2的通路的数量增加，用于提供负电源电压VSS的图案的电阻可以减小，随着电阻减小，负电源电压VSS的驱动特性可以得到改善。
图12是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图12是在X-Y平面上示出形成在存储单元阵列130上的第一通路层V1和第二布线层M2的平面图，参照图12的描述可以应用于相继堆叠的任何通路层和布线层。
参照图12，第一负电压图案M2_VSS和第一字线图案M2_WL可以形成在第二布线层M2上。第一负电压图案M2_VSS和第一字线图案M2_WL中的每个可以在X轴方向(例如，第二方向)上延伸。多个第一负电压图案M2_VSS和多个第一字线图案M2_WL可以在Y轴方向(例如，第一方向)上交替地布置为彼此平行。
参照图12，多个第一负电压图案M2_VSS可以通过形成在第一通路层V1中的通路连接到形成在第一布线层M1上的多个第一负电源电压VSS落着焊盘M1_VSS_LP。此外，多个第一字线图案M2_WL可以通过形成在第一通路层V1中的通路连接到(例如，在图7中描述的)形成在第一布线层M1上的多个第一字线落着焊盘M1_WL_LP。
根据一示例实施方式，连接到第一负电压图案M2_VSS的通路的宽度W2可以大于连接到第一字线图案M2_WL的通路的宽度W1。或者，连接到第一负电压图案M2_VSS的通路的截面面积可以大于连接到第一字线图案M2_WL的通路的截面面积。随着连接到第一负电压图案M2_VSS的通路的截面面积增大，负电源电压VSS通过其传输到存储单元的路径的电阻可以减小，并且负电源电压VSS的驱动特性可以得到改善。
图13是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图13是在X-Y平面上示出形成在存储单元阵列130上的第二通路层V2和第三布线层M3的平面图，参照图13的描述可以应用于相继堆叠的任何通路层和布线层。
参照图13，如在图9中那样，第二负电压图案M3_VSS和第二字线落着焊盘M3_WL_LP可以形成在第三布线层M3上。多个第二负电压图案M3_VSS和多个第二字线落着焊盘M3_WL_LP可以在Y轴方向(例如，第一方向)上延伸。第二负电压图案M3_VSS可以形成在存储单元的边界上。多个第二负电压图案M3_VSS和多个第二字线落着焊盘M3_WL_LP可以在X轴方向上交替地布置为彼此平行。
参照图13，第二负电压图案M3_VSS可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的第一负电压图案M2_VSS。此外，第二字线落着焊盘M3_WL_LP可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的第一字线图案M2_WL。
根据一示例实施方式，连接到第二负电压图案M3_VSS的通路的宽度W4可以大于连接到第二字线落着焊盘M3_WL_LP的通路的宽度W3。或者，连接到第二负电压图案M3_VSS的通路的截面面积可以大于连接到第二字线落着焊盘M3_WL_LP的通路的截面面积。随着连接到第二负电压图案M3_VSS的通路的截面面积增大，负电源电压VSS通过其传输到存储单元的路径的电阻可以减小，并且负电源电压VSS的驱动特性可以得到改善。
图14A是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图14A是在X-Y平面上示出形成在存储单元阵列130上的第一通路层V1和第二布线层M2的平面图，参照图14A的描述可以应用于相继堆叠的任何通路层和布线层。
参照图14A，与图8B不同，位线落着焊盘M2_BL_LP可以形成在第二布线层M2上。位线落着焊盘M2_BL_LP可以布置在图8B的切割区域CR中。位线落着焊盘M2_BL_LP可以通过形成在第一通路层V1中的通路连接到形成在第一布线层M1上的第一位线图案M1_BLt和第一互补位线图案M1_BLc。
位线落着焊盘M2_BL_LP可以连接到下面将参照图14B描述的第二位线图案M3_BLt和第二互补位线图案M3_BLc。因为通过位线落着焊盘M2_BL_LP向位线提供电压的路径的电阻可以减小，所以位线的驱动特性可以得到改善。
图14B是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图14B是在X-Y平面上示出形成在存储单元阵列130上的第二通路层V2和第三布线层M3的平面图，参照图14B的描述可以应用于相继堆叠的任何通路层和布线层。
参照图14B，与图9不同，第二位线图案M3_BLt和第二互补位线图案M3_BLc可以形成在第三布线层M3上。第二位线图案M3_BLt可以被布置为与形成在第一布线层M1上的第一位线图案M1_BLt重叠，第二互补位线图案M3_BLc可以被布置为与形成在第一布线层M1上的第一互补位线图案M1_BLc重叠。
参照图14A和图14B，第二位线图案M3_BLt和第二互补位线图案M3_BLc可以通过形成在第二通路层V2中的通路连接到形成在第二布线层M2上的位线落着焊盘M2_BL_LP。
因为向位线提供电压的路径的电阻可以通过在第三布线层M3上形成第二位线图案M3_BLt和第二互补位线图案M3_BLc而减小，所以位线的驱动特性可以得到改善。
图15是示出根据一示例实施方式的存储单元阵列130的布线层的平面图。详细地，图15是在X-Y平面上示出形成在存储单元阵列130上的第一通路层V1和第二布线层M2的平面图，参照图15的描述可以应用于相继堆叠的任何通路层和布线层。
参照图15，如在图8B中那样，第一负电压图案M2_VSS和第一字线图案M2_WL可以形成在第二布线层M2上。然而，与图8B不同，第一字线图案M2_WL可以具有凹凸(jog)图案。详细地，第一字线图案M2_WL的宽度可以扩展到由图8B的切割区域CR占据的空间。即，第一字线图案M2_WL的一部分可以具有相对于第一字线图案M2_WL的另一部分在Y轴方向上突出的突出部分，使得所述一部分的宽度大于所述另一部分的宽度，其中突出部分在Y轴方向上不与第一负电压图案M2_VSS相邻。因此，因为第一字线图案M2_WL的面积增大，所以电压通过其供应到字线的路径的电阻可以减小，并且字线的驱动特性可以得到改善。
图16是根据一示例实施方式的制造集成电路的方法的流程图。在一些实施方式中，图16所示的操作S200、S400、S600和S800中的至少一些可以在计算系统(例如，图20的300)中执行。
在操作S200中，可以执行通过参照标准单元库D12从寄存器传输级(RTL)数据D11生成网表数据D13的逻辑综合。RTL数据D11可以定义集成电路的功能，并且作为非限制性示例，可以被写成硬件描述语言(HDL)，诸如VHSIC硬件描述语言(VHDL)和Verilog。标准单元库D12可以定义标准单元的功能和属性。半导体设计工具(例如，逻辑综合工具)可以通过参照标准单元库D12从RTL数据D11执行逻辑综合，因此生成包括定义集成电路(即，定义多个标准单元以及标准单元的连接关系)的比特流和/或网表的网表数据D13。
在操作S400中，可以执行通过参照标准单元库D12和设计规则D14从网表数据D13生成布局数据D15的布局布线(P&R)。标准单元库D12可以定义标准单元的布局，设计规则D14可以根据半导体操作(例如，操作S800)定义集成电路的布局要遵循的规则。例如，设计规则D14可以定义布线层中的图案之间的最小间隔、布线层中的图案的宽度、通路层中的通路的宽度等。
半导体设计工具(例如，P&R工具)可以从网表数据D13通过参照标准单元库D12来布置多个标准单元，并且可以对通过参照设计规则D14布置的多个标准单元的输入引脚、输出引脚和电源抽头(tap)进行布线。
半导体设计工具可以生成布线层和通路层以改善驱动特性。在一些实施方式中，如以上参照图8B所述，连接到相邻存储单元的第一通路层V1的通路通过形成在第二布线层M2上的第一负电压图案M2_VSS彼此连接，从而改善负电源电压的驱动特性。如以上参照图9所述，通过将第一负电压图案M2_VSS连接到第二负电压图案M3_VSS，可以通过网格形结构在整个存储单元阵列130中稳定地供应负电源电压VSS。在一些实施方式中，如以上参照图10所述，通过仅将多个第二字线图案M4_WL布置在第四布线层M4上，可以改善字线的驱动特性。在一些实施方式中，如以上参照图11A和图11B所述，通过在第三布线层M3上形成网格形第二负电压图案M3_VSS_Mesh，可以改善负电源电压的驱动特性。在一些实施方式中，如以上参照图12和图13所述，通过扩展提供负电源电压VSS的路径上的通路的宽度，可以改善负电源电压的驱动特性。在一些实施方式中，如以上参照图14A和图14B所述，通过在第二布线层M2上布置位线落着焊盘M2_BL_LP以及在第三布线层M3上布置多个第二位线图案M3_BLt和多个第二互补位线图案M3_BLc，可以改善位线的驱动特性。在一些实施方式中，如以上参照图15所述，通过将第二字线图案M2_WL的宽度扩展到用于第一负电压图案M2_VSS的切割区域，可以改善字线的驱动特性。
在操作S600中，可以执行制造掩模的操作。例如，当将光学邻近校正(OPC)应用于布局数据D15时，可以定义形成在掩模上的图案以形成在多个层上形成的图案，并且可以制造用于形成所述多个层中的每个层的图案的至少一个掩模(或光掩模)。
在操作S800中，可以执行制造集成电路的操作。例如，通过经由使用在操作S600中制造的至少一个掩模来图案化多个层，可以制造集成电路。如图16所示，操作S800可以包括操作S820和S840。
在操作S820中，可以执行前道工序(FEOL)操作。FEOL操作可以是指在集成电路制造期间在衬底上形成各个器件(例如，晶体管、电容器、电阻器等)的操作。例如，FEOL操作可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅极线以及形成源极和漏极。因此，可以形成包括在多个标准单元中的器件。
在操作S840中，可以执行后道工序(BEOL)操作。BEOL操作可以是指在集成电路的制造期间互连各个器件(例如，晶体管、电容器、电阻器等)的操作。例如，BEOL操作可以包括对栅极、源极和漏极区执行硅化、添加电介质材料、平坦化、形成孔、添加金属层、形成通路以及形成钝化层。以上参照图3至图15描述的布线层和通路层可以在BEOL操作S840中形成。接下来，集成电路可以被封装在半导体封装中，并被用作各种应用的部件。
图17是示出根据一示例实施方式的图16的操作S400的示例的流程图。如以上参照图16所述，在图17的操作S400'中，可以通过参照标准单元库D12和设计规则D14来执行布局布线。如图17所示，操作S400'可以包括多个操作S420、S440、S460和S480。在下文中，将参照图16进行图17的描述。多个操作S420、S440、S460和S480可以是在多个标准单元被布置之后生成用于向所述多个标准单元提供字线电压、电源电压VDD和VSS以及位线电压的路径的操作。
在操作S420中，可以生成形成提供字线电压的路径的导电图案和通路。例如，可以生成以上参照图7描述的形成在第一布线层M1上的第一字线落着焊盘M1_WL_LP、以上参照图8A和图8B描述的形成在第二布线层M2上的第一字线图案M2_WL、以上参照图9描述的形成在第三布线层M3上的第二字线落着焊盘M3_WL_LP、以及以上参照图10描述的形成在第四布线层M4上的第二字线图案M4_WL。还可以生成以上通过图3至图15描述的第一至第三通路层V1、V2和V3的通路。
在操作S440中，可以生成形成提供负电源电压VSS的路径的图案和通路。例如，可以生成以上参照图7描述的形成在第一布线层M1上的第一负电源电压VSS落着焊盘M1_VSS_LP、参照图8A描述的形成在第二布线层M2上的第二负电压落着焊盘M2_VSS_LP、以上参照图8B描述的形成在第二布线层M2上的第一负电压图案M2_VSS、以上参照图9描述的形成在第三布线层M3上的第二负电压图案M3_VSS、以及以上参照图11A和图11B描述的网格形第二负电压图案M3_VSS_Mesh。还可以生成以上通过图3至图15描述的第一至第三通路层V1、V2和V3的通路。
在S460的操作中，可以生成形成提供位线电压的路径的图案和通路。例如，可以生成以上参照图7描述的形成在第一布线层M1上的第一位线图案M1_BLt和第一互补位线图案M1_BLc、以上参照图14A描述的形成在第二布线层M2上的位线落着焊盘M2_BL_LP、以及以上参照图14B描述的形成在第三布线层M3上的第二位线图案M3_BLt和第二互补位线图案M3_BLc。还可以生成以上通过图3至15描述的第一至第三通路层V1、V2和V3的通路。
在操作S480中，可以执行生成布局数据的操作。如以上参照图16所述，布局数据D15可以定义集成电路的布局，可以具有诸如GDSII的格式，并且可以包括多个标准单元及其互连的几何信息。
图18是示出根据一示例实施方式的图17的操作S440的示例的流程图。
参照图18，在操作S440'中，可以通过多个操作S441至S443生成用于提供负电源电压的路径。
在操作S441中，可以在第一布线层上生成多个第一电源线落着焊盘。如以上参照图7所述，所述多个第一电源线落着焊盘中的每个可以布置在存储单元的边界的拐角处。
在操作S442中，可以在第二布线层上生成第一负电源图案，该第一负电源图案将在X轴方向上彼此相邻的多个第一电源线落着焊盘彼此连接。通过第一负电源图案，相邻的SRAM单元可以通过公共路径接收负电源电压VSS。因此，SRAM单元可以稳定地接收负电源电压VSS。
在操作S443中，可以在第三布线层上生成连接到第一负电源图案的第二负电源图案。在一些实施方式中，如以上参照图9所述，第二负电源图案可以具有在Y轴方向上延伸的线形。在一些实施方式中，如以上参照图11A和图11B所述，第二负电源图案可以具有网格形状。通过将第二负电源图案连接到第一负电源图案，可以形成提供负电源电压VSS的网格形路径。因此，SRAM单元可以稳定地接收负电源电压VSS。
图19是根据一示例实施方式的片上系统(SoC)200的框图。SoC 200是半导体器件，并且可以包括根据一示例实施方式的集成电路，该集成电路包括用于改善驱动特性的图案和通路。SoC 200通过在一个芯片上实现复杂的功能块(诸如执行各种功能的知识产权(IP))来获得。根据一示例实施方式的存储单元(例如，SRAM单元)可以被包括在SoC 200的每个功能块中，因此，可以实现具有针对字线电压、位线电压和电源电压等的改善的驱动特性的SoC 200。
参照图19，SoC 200可以包括调制解调器220、显示器控制器230、存储器240、外部存储器控制器250、中央处理单元(CPU)260、事务单元270、电力管理集成电路(PMIC)280和图形处理单元(GPU)290，并且SoC 200的功能块可以通过系统总线210彼此通信。
可控制SoC 200的整体操作的CPU 260可以控制SoC 200的其它功能块的操作。调制解调器220可以解调从SoC 200外部接收到的信号，或者可以解调在SoC 200内部生成的信号，并将该信号发送到外部。外部存储器控制器250可以控制向连接到SoC 200的外部存储器件发送数据或从连接到SoC200的外部存储器件接收数据的操作。例如，存储在外部存储器件中的程序和/或数据可以在外部存储器控制器250的控制下被提供给CPU 260或GPU290。GPU 290可以运行与图形处理相关的程序指令。GPU 290可以经由外部存储器控制器250接收图形数据，或经由外部存储器控制器250将由GPU290处理的图形数据发送到SoC200的外部。事务单元270可以监控功能块的数据事务，PMIC 280可以在事务单元270的控制下控制供应给每个功能块的电力。显示器控制器230可以通过控制显示器(或显示装置)将SoC 200中生成的数据发送给SoC 200外部的显示器。
存储器240可以包括非易失性存储器，诸如电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)，并且可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SRAM、或兰巴斯(Rambus)动态随机存取存储器(RDRAM)。
图20是根据一示例实施方式的包括存储程序的存储器的计算系统300的框图。根据一示例实施方式，制造集成电路的方法(例如，图16所示的方法)中包括的操作中的至少一些可以在计算系统300中执行。
计算系统300可以是诸如台式计算机、工作站或服务器的固定计算系统，或者可以是诸如膝上型计算机的便携式计算系统。如图20所示，计算系统300可以包括处理器310、输入/输出(I/O)装置320、网络接口330、随机存取存储器(RAM)340、只读存储器(ROM)350和存储360。处理器310、I/O装置320、网络接口330、RAM 340、ROM 350和存储360可以连接到总线370，并通过总线370彼此通信。
处理器310(诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)或GPU)可以被称为处理单元，并且可以包括能够运行任意指令集的至少一个核心(例如，英特尔架构-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM或IA-64)。例如，处理器310可以经由总线370访问存储器，即RAM 340或ROM 350，并运行存储在RAM 340或ROM 350中的指令。
RAM 340可以存储用于制造根据一示例实施方式的集成电路的程序341或其至少一部分，并且程序341可以使处理器310执行制造集成电路的方法中包括的操作中的至少一些。即，程序341可以包括可由处理器310运行的多个指令，并且程序341中包括的所述多个指令可以使处理器310执行例如图16的操作S200的逻辑综合操作和/或操作S400的布局布线操作。
即使当供应给计算系统300的电源被切断时，存储360也不会丢失所存储的数据。例如，存储360可以包括非易失性存储器件，或者可以包括诸如磁带、光盘或磁盘的存储介质。此外，存储360可以与计算系统300分离。在一些实施方式中，存储360可以根据一示例实施方式存储程序341，并且在程序341由处理器310运行之前，程序341或其至少一部分可以从存储360被加载到RAM 340中。在一些实施方式中，存储360可以存储以程序语言准备的文件，并且由编译器等生成的程序341或程序341的至少一部分可以从文件加载到RAM 340。此外，如图20所示，存储360可以存储数据库(DB)361，并且数据库361可以包括设计集成电路所需的信息，例如图16的标准单元库D12、设计规则D14等。
存储360可以存储由处理器310处理的或将要由处理器310处理的数据。换言之，根据程序341，处理器310可以通过处理存储在存储360中的数据来生成数据，或者可以将生成的数据存储在存储360中。例如，存储360可以存储图16的RTL数据D11、网表数据D13和/或布局数据D15。
I/O装置320可以包括诸如键盘、定点装置等的输入装置，并且可以包括诸如显示装置、打印机等的输出装置。例如，经由I/O装置320，用户可以触发程序341由处理器310运行，输入图16的RTL数据D11和/或网表数据D13，或者识别图16的布局数据D15。
网络接口330可以提供对计算系统300外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光学链路、无线链路或其它类型的链路。
虽然已经参照发明构思的实施方式具体示出和描述了发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请是基于2020年7月31日在韩国知识产权局提交的第10-2020-0096117号韩国专利申请和2021年3月10日在韩国知识产权局提交的第10-2021-0031462号韩国专利申请，并要求其优先权，这两个韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种包括多个存储单元的集成电路，所述集成电路包括：
第一布线层，包括：
在第一方向上延伸的第一位线图案和正电源图案，所述正电源图案配置为提供正电源电压；以及
配置为提供负电源电压的多个第一电源线落着焊盘和配置为提供字线电压的多个第一字线落着焊盘；
第二布线层，包括：
第一负电源图案，在第二方向上延伸，并将所述多个第一电源线落着焊盘当中的在所述第二方向上彼此相邻的第一电源线落着焊盘彼此连接，并配置为提供所述负电源电压；以及
多个第一字线图案，在所述第二方向上延伸，连接到所述多个第一字线落着焊盘，并配置为提供所述字线电压；
第三布线层，包括：
连接到所述第一负电源图案的第二负电源图案；以及
连接到所述多个第一字线图案的多个第二字线落着焊盘；以及第四布线层，包括：
多个第二字线图案，在所述第二方向上延伸，连接到所述多个第二字线落着焊盘，并配置为提供所述字线电压。
2.根据权利要求1所述的集成电路，其中在所述第三布线层上的所述第二负电源图案在所述第一方向上延伸。
3.根据权利要求1所述的集成电路，其中所述第二负电源图案在所述第三布线层上形成为网格图案。
4.根据权利要求1所述的集成电路，进一步包括第一通路层，所述第一通路层包括：
至少一个第一通路，在第三方向上延伸，并将所述多个第一电源线落着焊盘当中的在所述第二方向上彼此相邻的所述第一电源线落着焊盘中的至少一个连接到所述第一负电源图案；以及
至少一个第二通路，在所述第三方向上延伸，并将所述多个第一字线落着焊盘连接到所述多个第一字线图案。
5.根据权利要求4所述的集成电路，其中所述第一通路的截面面积大于所述第二通路的截面面积。
6.根据权利要求4所述的集成电路，进一步包括第二通路层，所述第二通路层包括：
至少一个第三通路，在所述第三方向上延伸，并将所述第一负电源图案连接到所述第二负电源图案；以及
第四通路，在所述第三方向上延伸，并将所述多个第一字线图案中的至少一个连接到所述多个第二字线落着焊盘中的至少一个。
7.根据权利要求6所述的集成电路，其中所述第三通路的截面面积大于所述第四通路的截面面积。
8.根据权利要求1所述的集成电路，其中所述多个第一字线图案中的至少一个的一部分具有相对于所述多个第一字线图案中的所述至少一个的另一部分在所述第一方向上突出的突出部分，使得所述一部分的宽度大于所述另一部分的宽度，其中所述突出部分在所述第一方向上不与所述第一负电源图案相邻。
9.根据权利要求1所述的集成电路，其中所述第二布线层进一步包括位线落着焊盘，所述位线落着焊盘形成在所述第二布线层上并连接到所述第一位线图案。
10.根据权利要求9所述的集成电路，其中所述第三布线层进一步包括第二位线图案，所述第二位线图案形成在所述第三布线层上，连接到所述位线落着焊盘，并在所述第一方向上延伸。
11.根据权利要求1所述的集成电路，其中所述多个第二字线图案在所述第四布线层上被布置为彼此相邻。
12.根据权利要求1所述的集成电路，其中所述存储单元包括呈六晶体管(6T)结构的静态随机存取存储(SRAM)单元。
13.一种包括多个存储单元的集成电路，所述集成电路包括：
位线结构，包括：
第一位线图案，形成在第一布线层上，配置为向所述存储单元提供位线电压，并在第一方向上延伸；
字线结构，包括：
多个第一字线落着焊盘，形成在所述第一布线层上，并配置为向所述存储单元提供字线电压；
多个第一字线图案，形成在第二布线层上，在垂直于所述第一方向的第二方向上延伸，并连接到所述多个第一字线落着焊盘；
多个第二字线落着焊盘，形成在第三布线层上，并连接到所述多个第一字线图案；以及
多个第二字线图案，形成在第四布线层上，在所述第二方向上延伸，并连接到所述多个第二字线落着焊盘；以及
负电源线结构，包括：
多个第一电源线落着焊盘，形成在所述第一布线层上，并配置为向所述存储单元提供负电源电压；
第一负电源图案，形成在所述第二布线层上，在所述第二方向上延伸，并将所述多个第一电源线落着焊盘当中的在所述第二方向上彼此相邻的第一电源线落着焊盘彼此连接；以及
第二负电源图案，形成在所述第三布线层上，并连接到所述第一负电源图案。
14.根据权利要求13所述的集成电路，其中在所述第三布线层上的所述第二负电源图案在所述第一方向上延伸。
15.根据权利要求13所述的集成电路，所述第二负电源图案在所述第三布线层上形成为网格图案。
16.一种包括多个存储单元的集成电路，所述集成电路包括：
位线结构和字线结构；以及
负电源线结构，包括：
多个第一电源线落着焊盘，形成在第一布线层上，并配置为向所述存储单元提供负电源电压；
第一负电源图案，形成在第二布线层上，并将所述多个第一电源线落着焊盘当中的彼此相邻的第一电源线落着焊盘彼此连接；以及
第二负电源图案，形成在第三布线层上，并连接到所述第一负电源图案。
17.根据权利要求16所述的集成电路，其中所述字线结构包括：
多个第一字线落着焊盘，形成在所述第一布线层上，并配置为向所述存储单元提供字线电压；
多个第一字线图案，形成在所述第二布线层上，并连接到所述多个第一字线落着焊盘；
多个第二字线落着焊盘，形成在所述第三布线层上，并连接到所述多个第一字线图案；以及
多个第二字线图案，形成在第四布线层上，并连接到所述多个第二字线落着焊盘。
18.根据权利要求17所述的集成电路，其中所述第四布线层不包括位线图案、所述第二字线图案以外的别的字线图案、正电源图案和负电源图案。
19.根据权利要求16所述的集成电路，其中在所述第三布线层上的所述第二负电源图案在第一方向上延伸，以及
其中形成在所述第二布线层上的所述第一负电源图案在第二方向上延伸。
20.根据权利要求16所述的集成电路，其中所述位线结构包括：
第一位线图案，形成在所述第一布线层上，配置为向所述存储单元提供位线电压，并在第一方向上延伸；
位线落着焊盘，形成在所述第二布线层上，并连接到所述第一位线图案；以及
第二位线图案，形成在所述第三布线层上，并连接到所述位线落着焊盘，并且在所述第一方向上延伸。
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