JP2021044509A - 半導体装置、及び、半導体記憶装置 - Google Patents

Abstract

【課題】ＩＯ回路のＡＣ特性を向上させることができる半導体装置、及び、半導体記憶装置を提供する。【解決手段】データを入出力する複数のパッド３３と、パッド３３の各々に接続される複数の入出力制御回路群７０と、入出力制御回路群７０の各々に電源電圧ＶｃｃＱを供給するＶｃｃＱ電圧供給線５１と、入出力制御回路群７０の各々に接地電圧Ｖｓｓを供給するＶｓｓ電圧供給線５２と、ＶｃｃＱ電圧供給線５１に電源電圧ＶｃｃＱを供給する複数のＶｃｃＱ電源パッド４１と、Ｖｓｓ電圧供給線５２に接地電圧Ｖｓｓを供給する複数のＶｓｓ電源パッド４２と、を備えた半導体装置において、ＶｃｃＱ電圧供給線５１には電源電圧ＶｃｃＱの供給を遮断する遮断領域５４が設けられている。遮断領域５４により分割されたＶｃｃＱ電圧供給線５１ａから複数の入出力制御回路群７０に電源電圧ＶｃｃＱが供給される。【選択図】図５

Description

本実施形態は、半導体装置、及び、半導体記憶装置に関する。

データの入出力部（ＩＯ部）に、複数のＩＯ専用電源端子が配置された半導体装置が知られている。

国際公開 ＷＯ２０１８／０５５７３４号

本実施形態は、ＩＯ回路のＡＣ特性を向上させることができる半導体装置、及び、半導体記憶装置を提供することを目的とする。

本実施形態の半導体装置は、データを入出力する複数のパッドと、前記パッドの各々に接続される複数の入出力制御回路と、前記入出力制御回路群の各々に第１電位を供給する第１電位供給線と、前記前記入出力制御回路群の各々に前記第１電位よりも低い第２電位を供給する第２電位供給線と、前記第１電位供給線に前記第１電位を供給する複数の第１電源パッドと、前記第２電位供給線に前記第２電位を供給する複数の第２電源パッドと、を備えている。前記第１電位供給線または前記第２電位供給線の少なくとも一方には、前記第１電位または前記第２電位の供給を遮断する第１供給抑制部が設けられており、前記第１供給抑制部により分割された前記第１電位供給線または前記第２電位供給線の一方である入出力用電位供給線から、前記複数の入力制御回路群に前記第１電位または前記第２電位が供給される。

本発明の実施形態にかかる記憶装置の構成例を示すブロック図。 本発明の実施形態の不揮発性メモリの構成例を示すブロック図。 チップ上における不揮発性メモリの概略レイアウト図。 比較例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第１の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 図５のＡ−Ａ´線に沿った断面図。 同一配線層を用いて高抵抗部分を形成した場合の平面構造を説明する図。 別配線層を用いて高抵抗部分を形成した場合の断面構造を説明する図。 Ｉ／Ｏ部の回路構成を説明する概略ブロック図。 第１の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第１の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の別の概略レイアウト図。 第２の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 Ｉ／Ｏ部とその他回路部の形成領域の基板構造を模式的に示した断面図。 第２の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第３の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第３の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第４の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。 第４の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（１．構成）
（１−１．メモリシステムの構成）
図１は、本発明の実施形態にかかるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に“チップ”ともいう）として形成される。

チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１−２．不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。

ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。

ロウデコーダ３０は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。

センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。動作速度の高速化に伴い、第１電位としての電源電圧ＶｃｃＱと、第２電位としての接地電圧Ｖｓｓを入力する端子は、入出力用パッド群３２の近傍に入出力端子専用の電源パッドが複数配置されている。これらの電源パッドの具体的なレイアウトについては、後に詳述する。

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
（２．レイアウト）
（２−１．チップにおけるパッドレイアウト）
図３は、チップ上における不揮発性メモリの概略レイアウト図である。すなわち、図３は、Ｚ方向から見た、不揮発性メモリのＸＹ平面における、概略レイアウト図である。なお、図３は、配線基板７上に不揮発性メモリ２が搭載された状態を示している。配線基板７は、例えば表面や内部に配線層が設けられた絶縁樹脂配線基板やセラミックス配線基板などである。具体的には、例えば、ガラス―エポキシ樹脂を使用したプリント配線基板等が用いられる。または、シリコンインターポーザやリードフレーム等を用いてもよい。配線基板７に設けられた配線層の一例として、図３には、ＶｃｃＱ配線７１と、Ｖｓｓ配線７３とを示している。ＶｃｃＱ配線７１とＶｓｓ配線７３はリードフレーム等と接続されており、リードフレーム等を介して外部から所定の電圧が供給される。

図３に示すように、本実施形態の不揮発性メモリ２は、略矩形形状を有するチップ上において、Ｙ方向に大きく２つの領域（メモリ回路１００、周辺回路２００）に区画されている。また、周辺回路２００には、パッド部３００が設けられている。２つの領域（メモリ回路１００、周辺回路２００）は、それぞれのＹ方向上の位置において、Ｘ方向におけるほぼ全域に亘って、設けられている。なお、以下の説明において、不揮発性メモリ２の各構成要素がチップ上で占める領域に関し、当該領域のＸ方向の長さを「幅」と示し、Ｙ方向の長さを「高さ」と示す場合がある。また、当該領域のＺ方向の長さを「深さ」と示す。

チップの高さ方向上方側（Ｙ方向の一端側）に配置されたメモリ回路１００内には、主に、メモリセルアレイ２１と、ロウデコーダ３０と、センスアンプ３１とが配置されている。

チップの高さ方向下方側（Ｙ方向の他端側）に配置された周辺回路２００内には、パッド部３００の他に、入出力回路２２（ただし、Ｉ／Ｏ部３０１に含まれる構成要素は除く）や、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロジック制御回路２４などが配置されている。

チップの高さ方向下方側（Ｙ方向の他端側）の端部に配置されたパッド部３００内には、複数のＩ／Ｏ部３０１が、チップ端部に沿って一次元に所定の間隔で配列されて形成されている。それぞれのＩ／Ｏ部３０１には、入出力用パッド群３２、及び、ロジック制御用パッド群３４に含まれるパッドが一つずつ配置されている。なお、図３には、入出力パッド群２１ついてのＩ／Ｏ部３０１ａ〜３０１ｊのみを示し、ロジック制御用パッド群３４についてのＩ／Ｏ部は図示を省略している。

例えば、Ｉ／Ｏ部３０１ａには、信号ＤＱ＜０＞を入出力するためのパッドが配置され、Ｉ／Ｏ部３０１ｄには、信号ＤＱ＜３＞を入出力するためのパッドが配置されている。また、Ｉ／Ｏ部３０１ｅには、データストローブ信号ＤＱＳを入力するためのパッドが配置され、Ｉ／Ｏ部３０１ｆには、データストローブ信号／ＤＱＳを入力するためのパッドが配置されている。更に、Ｉ／Ｏ部３０１ｇには、信号ＤＱ＜４＞を入出力するためのパッドが配置され、Ｉ／Ｏ部３０１ｊには、信号ＤＱ＜７＞を入出力するためのパッドが配置されている。

換言すると、ｘ方向左端から４つのＩ／Ｏ部とｘ方向右端から４つのＩ／Ｏ部に、信号ＤＱ＜７：０＞を入力するためのパッドが配置され、ｘ方向中央の２つのＩ／Ｏ部にデータストローブ信号ＤＱＳ、／ＤＱＳを入力するためのパッドが配置されている。

各Ｉ／Ｏ部３０１には、Ｉ／Ｏ専用の電源パッド（ＶｃｃＱ電源パッド、及び、Ｖｓｓ電源バッド）が配置されている。Ｉ／Ｏ部３０１に設けられたＶｃｃＱ電源パッドと、配線基板７に設けられたＶｃｃＱ配線７１とは、ボンディングワイヤ７３により電気的に接続されている。また、Ｉ／Ｏ部３０１に設けられたＶｓｓ電源パッドと、配線基板７に設けられたＶｓｓ配線７２とは、ボンディングワイヤ７３により電気的に接続されている。
（２−２．Ｉ／Ｏ部における、電源パッド及び電源配線のレイアウト）
本実施形態のパッド部３００における電源パッド及び電源配線のレイアウトの説明にあたり、まず、比較例のパッド部３００のレイアウトについて、図４を用いて説明する。図４は、比較例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。図４は、ｘ方向左側から４つのＩ／Ｏ部３０１ａ〜３０１ｄについて示しており、その他のＩ／Ｏ部３０１ｅ〜３０１ｊは図示を省略している。

Ｉ／Ｏ部３０１に設けられるＩ／Ｏ専用の電源パッド４１、４２は、一般的に、例えば、２つの隣接するＩ／Ｏ部３０１ごとに、第１電源パッドとしてのＶｃｃＱ電源パッド４１と、第２電源パッドとしてのＶｓｓ電源パッド４２がペアで配置される。また、一つの電源パッド４１、４２は、隣接する１つ以上のＩ／Ｏ部３０１に電源電圧を供給する。

例えば、Ｉ／Ｏ部３０１ａの左端付近にはＶｓｓ電源パッド４２ａが配置されており、Ｉ／Ｏ部３０１ａの右端付近（隣接するＩ／Ｏ部３０１ｂとの境界近傍）にはＶｃｃＱ電源パッド４１ａが配置されている。Ｉ／Ｏ部３０１ｂの右端付近（隣接するＩ／Ｏ部３０１ｃとの境界近傍）にはＶｓｓ電源パッド４２ｂが配置されている。更に、Ｉ／Ｏ部３０１ｃの右端付近（隣接するＩ／Ｏ部３０１ｄとの境界近傍）にはＶｃｃＱ電源パッド４１ｂが配置されている。更に、Ｉ／Ｏ部３０１ｄの右端付近にはＶｓｓ電源パッド４２ｃが配置されている。なお、周辺回路２００には、パッド部３００以外の回路部３０２（以下、その他回路部３０２と示す）も配置されている。その他回路部３０２内に設けられた回路に対して電圧を供給するために、ＶｃｃＱ電源パッド４１ｘとＶｓｓ電源パッド４２ｘとが設けられている。

周辺回路２００には、２本の電源電圧線、すなわち、ＶｃｃＱ電圧供給線５１と、Ｖｓｓ電圧供給線５２とが設けられている。周辺回路２００内のＶｃｃＱ電源パッド４１ａ、４１ｂ、…、４１ｘは、第１電位供給線とてのＶｃｃＱ電圧供給線５１に接続されている。また、周辺回路２００内のＶｓｓ電源パッド４２ａ、４２ｂ、４２ｃ、…、４２ｘは、第２電位供給線としてのＶｓｓ電圧供給線５２に接続されている。

それぞれのＩ／Ｏ部３０１に設けられた回路は、ＶｃｃＱ電圧供給線５１とＶｓｓ電圧供給線５２とに接続されている。それぞれのＩ／Ｏ部３０１に設けられた回路には、最も近いＶｃｃＱ電源パッド４１から供給された電源電圧ＶｃｃＱが、ＶｃｃＱ電圧供給線５１を介して入力される。また、最も近いＶｓｓ電源パッド４２から供給された接地電圧Ｖｓｓが、Ｖｓｓ電圧供給線５２を介して入力される。

例えば、Ｉ／Ｏ部３０１ａは、ＶｃｃＱ電源パッド４１ａから電源電圧ＶｃｃＱが供給され、Ｖｓｓ電源パッド４２ａから接地電圧Ｖｓｓが供給される。また、Ｉ／Ｏ部３０１ｂは、ＶｃｃＱ電源パッド４１ａから電源電圧ＶｃｃＱが供給され、Ｖｓｓ電源パッド４２ｂから接地電圧Ｖｓｓが供給される。更に、Ｉ／Ｏ部３０１ｃは、ＶｃｃＱ電源パッド４１ｂから電源電圧ＶｃｃＱが供給され、Ｖｓｓ電源パッド４２ｂから接地電圧Ｖｓｓが供給される。また、Ｉ／Ｏ部３０１ｄは、ＶｃｃＱ電源パッド４１ｂから電源電圧ＶｃｃＱが供給され、Ｖｓｓ電源パッド４２ｃから接地電圧Ｖｓｓ電源が供給される。

図４に示す構成では、４つのＩ／Ｏ部３０１ａ〜３０１ｄに対して、ＶｃｃＱ電源パッド４１が２個、Ｖｓｓ電源パッド４２が３個配置されている。Ｖｓｓ電源パッド４２ａは、１つのＩ／Ｏ部３０１ａに対して接地電源Ｖｓｓを供給する。同様に、Ｖｓｓ電源パッド４２ｃは、１つのＩ／Ｏ部３０１ｄに対して接地電源Ｖｓｓを供給する。これに対し、Ｖｓｓ電源パッド４２ｂは、２つのＩ／Ｏ部３０１ｂ、３０１ｃに対して接地電源Ｖｓｓを供給している。すなわち、２つのＩ／Ｏ部３０１ｂ、３０１ｃの回路からＶｓｓ電源パッド４２ｂに流れ込む電流は、Ｉ／Ｏ部３０１ａの回路からＶｓｓ電源パッド４２ａに流れ込む電流、及び、Ｉ／Ｏ部３０１ｄの回路から、Ｖｓｓ電源パッド４２ｃに流れ込む電流の約２倍となる。なお、図４において、ＶｃｃＱ電源パッド４１、及び、Ｖｓｓ電源パッド４２に入出力する電流を、太破線で示している。また、太破線の先端の矢印は、電流の流れる方向を示している。

従って、Ｉ／Ｏ部間の電源電圧差に起因するスキュー（タイミングのずれ）が発生し、Ｉ／Ｏ部３０１ｂ、３０１ｃに配置されたパッドからの出力信号は、Ｉ／Ｏ部３０１ａ、３０１ｄに配置されたパッドからの出力信号よりも遅延する可能性がある。また、端部に位置するＩ／Ｏ部３０１ａ、３０１ｄには、隣接するその他回路部３０２等との間で、ＶｃｃＱ電圧供給線５１とＶｓｓ電圧供給線５２を介して電流が流入・流出する可能性がある。この流入・流出電流がＩ／Ｏ部３０１ａ、３０１ｄの電源電圧の外乱要因となり、Ｉ／Ｏ部３０１ｂ、３０１ｃとの電源電圧差が増大してスキューが大きくなってしまう可能性がある。

次に、本実施形態におけるパッド部３００のレイアウトについて、図５を用いて説明する。図５は、第１の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。図５に示すように、パッド部Ｉ／Ｏ部３０１に設けられるＩ／Ｏ専用の電源パッド４１、４２のレイアウトは、図４に示す比較例のレイアウトと同様である。すなわち、４つのＩ／Ｏ部３０１ａ〜３０１ｄに対して、ＶｃｃＱ電源パッド４１が２個、Ｖｓｓ電源パッド４２が３個配置されている。また、それぞれのＩ／Ｏ部３０１に設けられた回路は、ＶｃｃＱ電圧供給線５１とＶｓｓ電圧供給線５２とに接続されている。それぞれのＩ／Ｏ部３０１に設けられた回路には、最も近いＶｃｃＱ電源パッド４１から供給された電源電圧ＶｃｃＱが、ＶｃｃＱ電圧供給線５１を介して入力される。また、最も近いＶｓｓ電源パッド４２から供給された接地電圧Ｖｓｓが、Ｖｓｓ電圧供給線５２を介して入力される。

本実施形態は、ＶｃｃＱ電圧供給線５１のレイアウトにおいて、比較例と異なっている。すなわち、ＶｃｃＱ電圧供給線５１は、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設される入力用電位供給線としてのＶｃｃＱ電圧供給線５１ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｃｃＱ電圧供給線５１ｂとに分割されている。このように、ＶｃｃＱ電圧供給線５１を分割して形成することで、ＶｃｃＱ電圧供給線５１を介して隣接するその他回路部３０２等から電流が流入・流出することを防止できる。すなわち、Ｉ／Ｏ部３０１ａ、３０１ｄの電源電圧の外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を向上させることができる。

なお、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとは、第１供給抑制部としての遮断領域５４によって完全に分離された配線として構成してもよいし、両者の間に高抵抗部分を形成することにより、実質的断線状態（電流が非常に流れにくい状態）として構成してもよい。ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとの間に高抵抗部分を形成する方法について、図６を用いて説明する。図６は、ＶｃｃＱ電圧供給線とＶｓｓ電圧供給線との交差部分の構造を説明する図である。図６Ａは、図５のＡ−Ａ´線に沿った断面図である。図６Ｂは、同一配線層を用いて高抵抗部分を形成した場合の平面構造を示す図であり、図５のＢ−Ｂ´線近傍を拡大した平面図である。図６Ｃは、別配線層を用いて高抵抗部分を形成した場合の断面構造を示す図であり、図５のＢ−Ｂ´線に沿った断面図である。なお、図６Ｃの例は、２層の配線層が設けられる場合を示している。

図６Ａに示すように、半導体基板上には、２層の配線層が、絶縁層を挟んで形成されている。絶縁層は、例えば、シリコン酸化膜を用いて形成される。一般的に、配線層は下層になるほど高抵抗である。従って、高速に伝達する必要がある信号線は、上層に割り当てる。

２層の配線層のうち、下層の配線層（配線層Ｍ１）には、接地電圧Ｖｓｓを伝達するＶｓｓ電圧供給線５２ｕが割り当てられている。Ｖｓｓ電圧供給線５２ｕはｙ方向に延伸する。上層の配線層（配線層Ｍ２）には、電源電圧ＶｃｃＱを伝達するＶｃｃＱ電圧供給線５１と、Ｖｓｓ電圧供給線５２とが割り当てられている。ＶｃｃＱ電圧供給線５１はｘ方向に延伸し、Ｖｓｓ電圧供給線５２はｙ方向に延伸する。配線層Ｍ２に配置されたＶｓｓ電圧供給線５２は途中に分断領域が形成されており、分断された部分をＶｃｃＱ電圧供給線５１が通過している。Ｖｓｓ電圧供給線５２は、分断部近傍において、コンタクト配線によってＶｓｓ電圧供給線５２ｕと接続されている。

すなわち、電源電圧ＶｃｃＱも接地電圧Ｖｓｓも、基本的には配線層Ｍ２に配置された配線により低抵抗で伝達されるが、ＶｃｃＱ電圧供給線５１とＶｓｓ電圧供給線５２とが交差する部分では、接地電圧Ｖｓｓは配線層Ｍ１に配置された配線（Ｖｓｓ電圧供給線５２ｕ）を通って伝達される。

次に、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとの間に、遮断領域５４としての高抵抗部分を形成する一つ目の方法について、図６Ｂを用いて説明する。一つ目の方法は、断面積が小さくて配線長が長い配線を用いることにより、高抵抗部分を形成する方法である。すなわち、図６Ｂに示すように、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとの間に、配線径が小さいＶｃｃＱ電圧供給線５１ｃをミアンダパターンで配置することで、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとの間の接続部分を高抵抗にすることができる。なお、ＶｃｃＱ電圧供給線５１ｃの形状はミアンダパターンに限定されず、配線長を長くすることができる形状であれば任意の形状でよい。

次に、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｂとの間に高抵抗部分を形成する二つ目の方法について、図６Ｃを用いて説明する。二つ目の方法は、高抵抗の配線層Ｍ１を用いる方法である。すなわち、ＶｃｃＱ電圧供給線５１とＶｓｓ電圧供給線５２との交差点において、Ｖｓｓ電圧供給線５２は配線層Ｍ２をｙ方向に延伸する。すなわち、ＶｃｃＱ電圧供給線５１ａとＶｃｃＱ電圧供給線５１ｃとの間の領域をＶｓｓ電圧供給線５２が通過している。ＶｃｃＱ電圧供給線５１ａは、Ｖｓｓ電圧供給線５２側の端部近傍において、コンタクト配線によってＶｃｃＱ電圧供給線５１ｃと接続されている。また、ＶｃｃＱ電圧供給線５１ｂは、Ｖｓｓ電圧供給線５２側の端部近傍において、コンタクト配線によってＶｃｃＱ電圧供給線５１ｃと接続されている。ＶｃｃＱ電圧供給線５１ｃを例えば、ポリシリコンなどで形成することで、金属で形成されたＶｃｃＱ電圧供給線５１ａ、５１ｂより高抵抗にすることができる。なお、ＶｃｃＱ電圧供給線５１ｃを形成する層は、配線層Ｍ１に限定されない。配線層が３層以上である場合、更に下層の配線層に形成してもよい。

なお、Ｉ／Ｏ部３０１のＡＣ特性を向上させるためには、ＶｃｃＱ電圧供給線５１を介してその他回路部３０２等から受ける外乱を排除するだけでなく、Ｉ／Ｏ部３０１内部の回路構成を揃えることが好ましい。つまり、各Ｉ／Ｏ部３０１ａ〜３０１ｄ内で生じるＩＲドロップ量、すなわち、電源配線上に生じる電流（Ｉ）と配線抵抗（Ｒ）の積（ＩＲ積）に起因する電圧降下量のばらつきを小さくすることで、スキューをより小さくすることができる。

図７は、Ｉ／Ｏ部の回路構成を説明する概略ブロック図である。Ｉ／Ｏ部３０１ａ〜３０１ｄ内部の回路構成は略同一であるので、ここではＩ／Ｏ部３０１ａを用いて説明する。Ｉ／Ｏ部３０１ａは、信号ＤＱ＜０＞を入出力するためのパッド３３ａと、一対のＯＤＴ（ｏｎ ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）回路６５ａ、６５ｂと、一対のＯＣＤ（ｏｆｆ ｃｈｉｐ ｄｒｉｖｅｒ）回路６１ａ、６１ｂとを備えている。また、Ｉ／Ｏ部３０１ａは、ＯＣＤ回路６１ａ、６１ｂを駆動するための駆動制御部として、ドライバ６２ａ、６２ｂと、ＯＣＤ制御回路６３ａ、６４ａと、ＯＣＤ切替回路６５とも備えている。更に、Ｉ／Ｏ部３０１ａは、ＥＳＤ保護回路６６を備えている。この他にも、Ｉ／Ｏ部３０１ａは、メモリコントローラ１からの入力信号を、例えば不揮発性メモリ２内で処理するための適正な電圧レベルに変換して、不揮発性メモリ２内の他の回路に転送する、入力レシーバ（図示せず）などを備えている。なお、Ｉ／Ｏ部３０１ａ内に構成された全ての回路を総じて、入出力回路群７０と呼ぶ。

ＯＣＤ回路６１ａ、６１ｂは、例えばバッファとして機能し、メモリセルアレイ２１から転送された信号を、適正な電圧レベルに変換し、メモリコントローラ１に出力する。ＯＣＤ回路６１ａは、信号を入出力するパッド３３ａとＶｓｓ電源パッド４２ａの間に、ｎチャネルＭＯＳトランジスタと可変抵抗素子とを直列に配置して構成される。また、ＯＣＤ回路６１ｂは、ＶｃｃＱ電源パッド４１aと信号を入出力するパッド３３ａとの間に、ｐチャネルＭＯＳトランジスタと可変抵抗素子とを直列に配置して構成される。

ＯＣＤ制御回路６３ａ、６４ａは、ＯＣＤ回路６１ａ、６１ｂのオン・オフや、出力抵抗値を指示するための制御信号を、ドライバ６２ａ、６２ｂを介してＯＣＤ回路６１ａ、６１ｂに入力する。ＯＣＤ切替回路６４は、入力される出力データ信号の０／１に応じて、ＯＣＤ回路６１ａ、６１ｂのどちらを用いてデータを出力するかを決定し、ＯＣＤ制御回路６３ａ、６４ａに対して動作の切替を指示する。

ＯＤＴ回路６５ａ、６５ｂは、パッド３３ａと入力レシーバの間に設けられ、終端抵抗回路として機能する。なお、ＯＤＴ回路６５ａ、６５ｂの一方は、ｐチャネルＭＯＳトランジスタと可変抵抗素子とから構成されるｐ側ＯＤＴ回路であり、他方は、ｎチャネルＭＯＳトランジスタと可変抵抗素子とから構成されるｎ側ＯＤＴ回路である。

ＶｃｃＱ電源パッド４１ａとＶｓｓ電源パッド４２ａとの間には、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｇｅ）に対する保護回路として、例えばＲＣＴＭＯＳ（ＲＣトリガーＭＯＳ）６６が設けられている。また、Ｖｓｓ電圧供給線５２とＶｃｃＱ電圧供給線５１との間には、複数の電源安定化容量（バイパスコンデンサ、図示せず）が接続されている。

全てのＩ／Ｏ部３０１を、例えば、図７に示すような構成に統一することで、ＩＲドロップ量のばらつきを小さくすることができる。なお、図７に示す個々の構成要素だけでなく、例えばバイパスコンデンサの個数や容量など、図示しない構成要素についても全てのＩ／Ｏ部３０１でできるだけ統一することが望ましい。

このように、本実施形態は、Ｉ／Ｏ部３０１に電源電圧ＶｃｃＱを供給するＶｃｃＱ電圧供給線５１を、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｃｃＱ電圧供給線５１ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｃｃＱ電圧供給線５１ｂとに分割して形成している。従って、ＶｃｃＱ電圧供給線５１を介して隣接するその他回路部３０２等から電流が流入・流出することを防止できる。すなわち、Ｉ／Ｏ部３０１ａ、３０１ｄの電源電圧の外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を向上させることができる。

次に、第１の実施形態の変形例について、図８を用いて説明する。図８は、第１の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。本変形例は、図５を用いて説明した第１の実施形態と比べ、ＶｃｃＱ電圧供給線５１が更に分割して形成されている点が異なっている。すなわち、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｃｃＱ電圧供給線５１ａが、ＶｃｃＱ電圧供給線５１ａ１とＶｃｃＱ電圧供給線５１ａ２とに分割されている。具体的には、Ｉ／Ｏ部３０１ｂとＩ／Ｏ部３０１ｃとの間で、ＶｃｃＱ電圧供給線５１ａが分割されている。

このようにＶｃｃＱ電圧供給線５１ａを分割することにより、ＶｃｃＱ電源パッド４１ａから供給される電源電圧ＶｃｃＱは、ＶｃｃＱ電圧供給線５１ａ１によってＩ／Ｏ部３０１ａ、３０１ｂに供給され、ＶｃｃＱ電源パッド４１ｂから供給される電源電圧ＶｃｃＱは、ＶｃｃＱ電圧供給線５１ａ２によってＩ／Ｏ部３０１ｃ、３０１ｄに供給される。

従って、Ｉ／Ｏ部３０１ａ、３０１ｂには、ＶｃｃＱ電源パッド４１ｂから供給される電源電圧ＶｃｃＱに起因する電流の流出入がなく、また、Ｉ／Ｏ部３０１ｃ、３０１ｄには、ＶｃｃＱ電源パッド４１ａから供給される電源電圧ＶｃｃＱに起因する電流の流出入がなくなる。よって、隣接するその他回路部３０２だけでなく、ＶｃｃＱ電源パッドを共有しない他のＩ／Ｏ部３０１からの外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間のスキューをより小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を更に向上させることができる。

なお、上述の説明では、４つのＩ／Ｏ部３０１ａ〜３０１ｄにおいて、２つのＶｃｃＱ電源パッド４１ａ、４１ｂと、３つのＶｓｓ電源パッド４２ａ〜４２ｃが配置された例について説明したが、図９に示すように、ＶｃｃＱ電源パッド４１とＶｓｓ電源パッド４２の配置を逆にした構成にしてもよい。図９は、第１の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の別の概略レイアウト図である。すなわち、４つのＩ／Ｏ部３０１ａ〜３０１ｄにおいて、３つのＶｃｃＱ電源パッド４１ａ〜４１ｃと、２つのＶｓｓ電源パッド４２ａ、４２ｂを配置するような構成にしてもよい。この場合、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｃｃＱ電圧供給線５１ａの分割位置は、Ｉ／Ｏ部３０１ａとＩ／Ｏ部３０１ｂとの間、及び、Ｉ／Ｏ部３０１ｃとＩ／Ｏ部３０１ｄとの間の、計２か所となる。
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置について説明する。本実施形態の半導体記憶装置は、ＶｃｃＱ電圧供給線５１、及び、Ｖｓｓ電圧供給線５２のレイアウトが、上述した第１の実施形態の半導体記憶装置と異なる。本実施形態の半導体記憶装置の構成や、ＶｃｃＱ電圧供給線５１、及び、Ｖｓｓ電圧供給線５２を除くＩ／Ｏ部３０１のレイアウトは、上述した第１の実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１の実施形態と異なる点についてのみ説明する。

図１０は、第２の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。ＶｃｃＱ電圧供給線５１は比較例と同様に、Ｉ／Ｏ部３０１ａ〜３０１ｄからその他回路部３０２まで共通の１本の配線である。一方で、Ｖｓｓ電圧供給線５２は、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設される入力用第２電位供給線としてのＶｓｓ電圧供給線５２ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｓｓ電圧供給線５２ｂとに分割されている。

このように、本実施形態によれば、Ｖｓｓ電圧供給線５２を分割して形成することで、Ｖｓｓ電圧供給線５２を介して隣接するその他回路部３０２等から電流が流入・流出することを防止できる。すなわち、Ｉ／Ｏ部３０１ａ、３０１ｄの電源電圧の外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を向上させることができる。

なお、Ｖｓｓ電圧供給線５２の分割部分は、第１の実施形態においてＶｃｃＱ電圧供給線５１の分割部分を形成した方法と同様に、配線径が小さくて長さが長い高抵抗の配線を引き回して形成してもよいし、配線層Ｍ１などの高抵抗配線部分を用いて形成してもよい。

また、Ｉ／Ｏ部３０１とその他回路部３０２について、接地電圧Ｖｓｓの分離を更に確実にするために、基板をトリプルウェル構造にしてもよい。図１１は、Ｉ／Ｏ部とその他回路部の形成領域の基板構造を模式的に示した断面図である。例えば、ｐ型の半導体基板を用い、各部にｎチャネルトランジスタを形成する場合、Ｉ／Ｏ部３０１は基板（ｐ―ｓｕｂ）上に直接トランジスタを形成する。一方、その他回路部３０２は、基板中に深いｎウェルを形成し、その中に浅いｐウェルを更に形成し、このｐウェルが形成された領域に形成する。

このようなトリプルウェル構造を用いることで、Ｉ／Ｏ部３０１が形成されたｐ―ｓｕｂとその他回路部３０２が形成されたｐウェルとが、ｎウェルによって電気的に分離される。従って、基板を介した接地電圧Ｖｓｓの干渉を防止することができるため、より確実にＩ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を向上させることができる。

次に、第２の実施形態の変形例について、図１２を用いて説明する。図１２は、第２の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。本変形例は、図１０を用いて説明した第２の実施形態と比べ、Ｖｓｓ電圧供給線５２ａとＶｓｓ電源パッド４２ａ、４２ｃとの接続部分に寄生抵抗５３が追加されている点が異なっている。

Ｖｓｓ電源パッド４２ａは、１つのＩ／Ｏ部３０１ａに対して接地電源Ｖｓｓを供給する。同様に、Ｖｓｓ電源パッド４２ｃは、１つのＩ／Ｏ部３０１ｄに対して接地電源Ｖｓｓを供給する。これに対し、Ｖｓｓ電源パッド４２ｂは、２つのＩ／Ｏ部３０１ｂ、３０１ｃに対して接地電源Ｖｓｓを供給している。すなわち、２つのＩ／Ｏ部３０１ｂ、３０１ｃの回路からＶｓｓ電源パッド４２ｂに流れ込む電流は、Ｉ／Ｏ部３０１ａの回路からＶｓｓ電源パッド４２ａに流れ込む電流、及び、Ｉ／Ｏ部３０１ｄの回路から、Ｖｓｓ電源パッド４２ｃに流れ込む電流の約２倍となる。

Ｖｓｓ電圧供給線５２ａとＶｓｓ電源パッド４２ａ、４２ｃとの接続部分に寄生抵抗５３を追加することで、Ｖｓｓ電源パッド４２ａ〜４２ｃの電流供給量が揃うように調整することができる。電流供給量を調整してＩ／Ｏ部３０１間での差を小さくすることで、Ｉ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを更に小さくすることができる。なお、Ｖｓｓ電圧供給線５２ａとＶｓｓ電源パッド４２ａ、４２ｃとの接続部分に寄生抵抗５３を追加するだけでなく、Ｖｓｓ電圧供給線５２ａとＶｓｓ電源パッド４２ｂとの接続部分を配線層Ｍ２で行うなどして低抵抗化することで、電流供給量を調整してもよい。
（第３の実施形態）
次に、本発明の第３の実施形態にかかる半導体記憶装置について説明する。本実施形態の半導体記憶装置は、Ｖｓｓ電圧供給線５２のレイアウトが、上述した第１の実施形態の半導体記憶装置と異なる。本実施形態の半導体記憶装置の構成や、Ｖｓｓ電圧供給線５２を除くＩ／Ｏ部３０１のレイアウトは、上述した第１の実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１の実施形態と異なる点についてのみ説明する。

図１３は、第３の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。ＶｃｃＱ電圧供給線５１は、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｃｃＱ電圧供給線５１ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｃｃＱ電圧供給線５１ｂとに分割されている。また、Ｖｓｓ電圧供給線５２も、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｓｓ電圧供給線５２ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｓｓ電圧供給線５２ｂとに分割されている。

このように、本実施形態によれば、ＶｃｃＱ電圧供給線５１、及び、Ｖｓｓ電圧供給線５２を分割して形成することで、ＶｃｃＱ電圧供給線５１やＶｓｓ電圧供給線５２を介して隣接するその他回路部３０２等から電流が流入・流出することを防止できる。すなわち、Ｉ／Ｏ部３０１ａ、３０１ｄにおいて、電源電圧ＶｃｃＱと接地電圧Ｖｓｓの両方について外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間でのスキューを更に小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を向上させることができる。

図１４は、第３の実施形態の変形例に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。図１４に示すように、ＶｃｃＱ電圧供給線５１ａは、ＶｃｃＱ電圧供給線５１ａ１とＶｃｃＱ電圧供給線５１ａ２とに分割されている。具体的には、Ｉ／Ｏ部３０１ｂとＩ／Ｏ部３０１ｃとの間で、ＶｃｃＱ電圧供給線５１ａが分割されている。

このように構成することで、隣接するその他回路部３０２だけでなく、ＶｃｃＱ電源パッドを共有しない他のＩ／Ｏ部３０１からの外乱要因を排除することができるので、Ｉ／Ｏ部３０１ａ〜３０１ｄ間のスキューをより小さくすることができる。従って、Ｉ／Ｏ部３０１のＡＣ特性を更に向上させることができる。
（第４の実施形態）
次に、本発明の第４の実施形態にかかる半導体記憶装置について説明する。本実施形態の半導体記憶装置は、Ｖｓｓ電圧供給線５２ａに寄生抵抗５３が設けられている点が、上述した第３の実施形態の半導体記憶装置と異なる。図１５は、第４の実施形態に係わるパッド部の電源パッド及び電源配線の概略レイアウト図である。

ＶｃｃＱ電圧供給線５１は、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｃｃＱ電圧供給線５１ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｃｃＱ電圧供給線５１ｂとに分割されている。また、Ｖｓｓ電圧供給線５２も、Ｉ／Ｏ部３０１ａ〜３０１ｄの内部に敷設されるＶｓｓ電圧供給線５２ａと、Ｉ／Ｏ部３０１ａ〜３０１ｄの外部に敷設されるＶｓｓ電圧供給線５２ｂとに分割されている。更に、Ｖｓｓ電圧供給線５２ａとＶｓｓ電源パッド４２ａ、４２ｃとの接続部分に寄生抵抗５３が設けられている。このように構成することで、隣接するその他回路部３０２や、ＶｃｃＱ電源パッドを共有しない他のＩ／Ｏ部３０１からの外乱要因を排除することができ、かつ、Ｖｓｓ電源パッド４２ａ〜４２ｃの電流供給量が揃うように調整することができる。よって、Ｉ／Ｏ部３０１ａ〜３０１ｄ間のスキューをより小さくすることができ、Ｉ／Ｏ部３０１のＡＣ特性を更に向上させることができる。

なお、上述の実施形態においては、Ｉ／Ｏ部３０１がその他回路３０２から受ける外乱要因を排除するべく、Ｉ／Ｏ部３０１とその他回路３０２との間で共有する電源配線（ＶｃｃＱ電圧供給線５１、及び／または、Ｖｓｓ電圧供給線５２）を分離して形成する場合について説明した。Ｉ／Ｏ部３０１においても、例えば、信号ＤＱ＜７：０＞を送受信するＩ／Ｏ部３０１ａ〜３０１ｄ、３０１ｇ〜３０１ｊと、データストローブ信号ＤＱＳ、／ＤＱＳを送受信するＩ／Ｏ部３０１ｅ、３０１ｆとでは、信号の入出力の挙動が異なる。従って、隣接して配置され信号の入出力の挙動が異なる２つのＩ／Ｏ部３０１ｄとＩ／Ｏ部３０１ｅが互いに干渉し合わないように、Ｉ／Ｏ部３０１ｄとＩ／Ｏ部３０１ｅとの間で、共有する電源配線（ＶｃｃＱ電圧供給線５１、及び／または、Ｖｓｓ電圧供給線５２）を分離して形成するようにしてもよい。Ｉ／Ｏ部３０１ｆとＩ／Ｏ部３０１ｇについても同様である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリコントローラ、２…不揮発性メモリ、１２…プロセッサ、１３…ホストインターフェイス、４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、３６…配線領域、４１…ＶｃｃＱ電源パッド、４２…Ｖｓｓ電源パッド、５１…ＶｃｃＱ電圧供給線、５２…Ｖｓｓ電圧供給線、５３…寄生抵抗、５４…遮断領域、６１…ＯＣＤ回路、６２…ドライバ、６３…ＯＣＤ制御回路、６４…ＯＣＤ切替回路、６５…ＯＤＴ回路、６６…ＲＣＴＭＯＳ、７０…入出力制御回路群、７１…ＶｃｃＱ配線、７２…Ｖｓｓ配線、７３…ボンディングワイヤ、１００…メモリ回路、２００…周辺回路、３００…パッド部、３０１…Ｉ／Ｏ部、

Claims (7)

1. データを入出力する複数のパッドと、
   前記パッドの各々に接続される複数の入出力制御回路と、
   前記入出力制御回路群の各々に第１電位を供給する第１電位供給線と、
   前記入出力制御回路群の各々に前記第１電位よりも低い第２電位を供給する第２電位供給線と、
   前記第１電位供給線に前記第１電位を供給する複数の第１電源パッドと、
   前記第２電位供給線に前記第２電位を供給する複数の第２電源パッドと、
   を備えた半導体装置であって、
   前記第１電位供給線または前記第２電位供給線の少なくとも一方には、前記第１電位または前記第２電位の供給を抑制する第１供給抑制部が設けられており、前記第１供給抑制部により分割された前記第１電位供給線または前記第２電位供給線の一方である入出力用電位供給線から、前記複数の入力制御回路群に前記第１電位または前記第２電位が供給される、半導体装置。
2. 複数のメモリセルを配列してなるメモリセルアレイと、
   前記メモリセルアレイに書き込むデータを入出力する複数のパッドと、
   前記パッドの各々に接続される複数の入出力制御回路群と、
   前記入出力制御回路群の各々に所定の電位を供給する電位供給線と、
   前記電位供給線に前記所定の電位を供給する複数の電源パッドと、
   を備えた半導体記憶装置であって、
   前記電位供給線には、前記所定電位の供給を遮断する第１供給抑制部が設けられており、前記第１供給抑制部により分割された前記電位供給線の一方である入出力用電位供給線から、前記複数の入力制御回路群に前記所定の電位が供給される、半導体記憶装置。
3. 前記電位供給線は、前記入出力制御回路群の各々に第１電位を供給する第１電位供給線と、前記前記入出力制御回路群の各々に前記第１電位よりも低い第２電位を供給する第２電位供給線とから構成され、
   前記電源パッドは、前記第１電位供給線に前記第１電位を供給する複数の第１電源パッドと、前記第２電位供給線に前記第２電位を供給する複数の第２電源パッドとから構成される、請求項２に記載の半導体記憶装置。
4. 前記第１電位供給線に設けられた前記第１供給抑制部により分割された前記第１電位供給線の一方である入出力用第１電位供給線から、前記複数の入力制御回路群に前記第１電位が供給される、請求項３に記載の半導体記憶装置。
5. 前記入出力用第１電位供給線には、前記第１電位の供給を抑制する１つ以上の第２供給抑制部が設けられており、前記第１供給抑制部と前記第２供給抑制部、または、２つの前記第２供給抑制部により分割された各々の前記入出力用第１電位供給線には、異なる前記第１電源パッドから前記第１電位が供給されている、請求項４に記載の半導体記憶装置。
6. 前記第２電位供給線に設けられた前記第１供給抑制部により分割された前記第２電位供給線の一方である入出力用第２電位供給線から、前記複数の入力制御回路群に前記第２電位が供給される、請求項３乃至請求項５のいずれか一項に記載の半導体記憶装置。
7. 前記入出力用第２電位供給線の前記第１供給抑制部に最も近い位置に接続されている前記第２電源パッドと、前記入出力用第２電位供給線との接続部に、抵抗回路が付加されている、請求項６に記載の半導体記憶装置。

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