JP2016004896A - 半導体装置 - Google Patents

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Abstract

【課題】電源パッドから複数のデータ出力バッファまでの電源供給パスの抵抗差を縮小する。
【解決手段】互いに隣接して配置されるデータ入出力パッドＤＱ２，ＤＱ３に其々接続され、互いに隣接して配置されるプルダウンユニットＮ２，Ｎ３と、電源パッドＶＳＳＱとプルダウンユニットＮ２，Ｎ３とを接続する電源供給パスとを備える。第１の電源供給パスは、電源パッドＶＳＳＱと同じ配線層Ｍ４に延在する電源配線ＳＬ４と、第３の配線層Ｍ３に延在する電源配線ＳＬ３と、電源配線ＳＬ４とＳＬ３を接続するコンタクトプラグＴＨＳとを含む。コンタクトプラグＴＨＳは、プルダウンユニットＮ２，Ｎ３間に配置されている。本発明によれば、電源パッドから複数のデータ出力バッファまでの電源供給パスの抵抗差が縮小されることから、複数のデータ出力バッファ間における特性差を抑制することが可能となる。
【選択図】図９

Description

本発明は半導体装置に関し、特に、１つの電源パッドから複数のデータ出力バッファに電源供給される半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、チップの中央又はエッジに沿って一方向に配列された複数のパッド電極を備えていることが多い。例えば、特許文献１には、チップの中央において複数のパッド電極が一方向に配列された半導体装置が記載されている。これら複数のパッド電極には、電源電位が供給される電源パッドや、データの入出力を行うデータ入出力パッドなどが含まれる。データ入出力パッドには、データの出力を行うデータ出力バッファが接続される。
特開平８−２１２７７４号公報
データ出力バッファは、データを外部に出力するための大きな駆動能力を備えているため、動作時においては他の内部回路に比べて大きな電流が流れる。このため、電源パッドからデータ出力バッファまでの電源供給パスは、より低抵抗であることが求められるだけでなく、複数の電流供給パス間における抵抗差をより小さくすることが望まれる。
本発明による半導体装置は、第１の電源パッドと、互いに隣接して配置される第１及び第２のデータ入出力パッドと、前記第１及び第２のデータ入出力パッドに其々接続され、互いに隣接して配置される第１及び第２のデータ出力バッファと、前記第１の電源パッドと前記第１及び第２のデータ出力バッファとを接続する第１の電源供給パスと、を備え、前記第１の電源供給パスは、前記第１の電源パッドと同じ第１の層に延在する第１の配線と、前記第１の層の下層である第２の層に延在する第２の配線と、前記第１及び第２の配線を接続する第１のコンタクトプラグと、を含み、前記第１のコンタクトプラグは、前記第１及び第２のデータ出力バッファの間に配置されていることを特徴とする。
本発明によれば、電源パッドから複数のデータ出力バッファまでの電源供給パスの抵抗差が縮小されることから、複数のデータ出力バッファ間における特性差を抑制することが可能となる。
本発明の好ましい実施形態による半導体装置１０を備えた半導体システム１の構成を示すブロック図である。 半導体装置１０のレイアウトを説明するための模式的な平面図である。 パッド列８Ａ又は８Ｂの一部を拡大して示す図である。 データ出力バッファＯＢ及びその周辺の回路を示す回路図である。 出力ユニットＵの回路図である。 本発明を完成する課程で検討したプロトタイプによる電源配線ＶＬ，ＳＬのレイアウト図である。 プロトタイプによるレイアウトを採用した場合における電源供給パスの配線抵抗について説明するための図である。 プロトタイプによるレイアウトを採用した場合における出力バッファＯＢのインピーダンスを示すグラフである。 本発明の第１の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。 図９に示すＣ−Ｃ'線に沿った断面図である。 第１の実施形態における電源供給パスの配線抵抗について説明するための図である。 本発明の第１の実施形態の変形例による電源配線ＶＬ，ＳＬのレイアウト図である。 本発明の第２の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。 第２の実施形態における電源供給パスの配線抵抗について説明するための図である。 本発明の第３の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。 本発明の第４の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。 本発明の第５の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。 本発明の第６の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０を備えた半導体システム１の構成を示すブロック図である。
図１に示す半導体システム１は、複数の半導体装置１０及びこれを制御するコントローラ２を備えている。特に限定されるものではないが、各半導体装置１０は単一の半導体チップに集積されたＤＲＡＭである。各半導体装置１０は、互いに別個のパッド電極が割り当てられた２つのチャネルＣＨＡ，ＣＨＢを備えている。
各半導体装置１０のチャネルＣＨＡから読み出されたリードデータＤＱＡは、データ入出力パッド１１Ａを介して出力される。データ入出力パッド１１Ａはデータバス３Ａに接続されており、これにより、チャネルＣＨＡから読み出されたリードデータＤＱＡがコントローラ２に転送される。コントローラ２はチャネルＣＨＡ用の入力バッファ４Ａを備えており、入力バッファ４Ａを介してリードデータＤＱＡの取り込みを行う。逆に、チャネルＣＨＡに書き込むべきライトデータＤＱＡは、コントローラ２に含まれる出力バッファ５Ａによってデータバス３Ａに転送され、半導体装置１０のデータ入出力パッド１１Ａに入力される。
各半導体装置１０のチャネルＣＨＢから読み出されたリードデータＤＱＢは、データ入出力パッド１１Ｂを介して出力される。データ入出力パッド１１Ｂはデータバス３Ｂに接続されており、これにより、チャネルＣＨＢから読み出されたリードデータＤＱＢがコントローラ２に転送される。コントローラ２はチャネルＣＨＢ用の入力バッファ４Ｂを備えており、入力バッファ４Ｂを介してリードデータＤＱＢの取り込みを行う。逆に、チャネルＣＨＢに書き込むべきライトデータＤＱＢは、コントローラ２に含まれる出力バッファ５Ｂによってデータバス３Ｂに転送され、半導体装置１０のデータ入出力パッド１１Ｂに入力される。
尚、本発明における半導体装置がデータの入力（ライト動作）の可能な半導体装置である必要はなく、ＲＯＭ系の半導体メモリデバイスのように、データの出力（リード動作）のみが可能であっても構わない。また、各チャネルにおける上記データ入出力パッド、データバス、入出力バッファによって定義されるデータ入出力経路は其々１つでなく、複数あるものも含まれる。
半導体装置１０には、キャリブレーション端子ＺＱが設けられている。キャリブレーション端子ＺＱは、各半導体装置１０に１つだけ設けられており、したがってチャネルＣＨＡ，ＣＨＢで共有される。キャリブレーション端子ＺＱは、メモリモジュール基板あるいはマザーボードに設けられたリファレンス抵抗素子ＲＺＱを介して電源電位ＶＤＤＱに接続されている。リファレンス抵抗素子ＲＺＱは、キャリブレーション動作において参照される抵抗である。但し、本発明においてキャリブレーション端子ＺＱが１つだけであることは必須でなく、チャネル毎に設けられていても良い。
図２は、半導体装置１０のレイアウトを説明するための模式的な平面図である。
図２に示すように、半導体装置１０は平面形状が矩形である半導体基板６に集積されており、半導体基板６をＹ方向に区画する境界線Ｌを境界としてチャネルＣＨＡ，ＣＨＢが配置されている。また、半導体基板６は、Ｙ方向における一方のエッジＥＧ１に沿って設けられた周辺回路領域７Ａと、Ｙ方向における他方のエッジＥＧ２に沿って設けられた周辺回路領域７Ｂと、これらに挟まれるように設けられたメモリセルアレイ領域ＡＲＹを有している。
そして、チャネルＣＨＡに属するパッド列８Ａ及び周辺回路９Ａは、周辺回路領域７Ａに配置され、チャネルＣＨＢに属するパッド列８Ｂ及び周辺回路９Ｂは、周辺回路領域７Ｂに配置される。また、チャネルＣＨＡ，ＣＨＢに含まれるメモリセルアレイは、メモリセルアレイ領域ＡＲＹに配置される。尚、パッド列８Ａには、キャリブレーション端子ＺＱが含まれる。キャリブレーション端子ＺＱは、チャネルＣＨＡ，ＣＨＢに共有される。
図３は、パッド列８Ａ又は８Ｂの一部を拡大して示す図である。尚、特に区別する必要がない場合には、パッド列８Ａ及び８Ｂを単に「パッド列８」と総称する。
パッド列８は、Ｘ方向に等間隔に配列された複数のパッド電極によって構成されており、図３には、データ入出力パッド１１、電源パッド１２，１３、ストローブパッド１４，１５及びデータマスクパッド１６が示されている。データ入出力パッド１１は、図１に示すデータ入出力パッド１１Ａ又は１１Ｂに対応するパッド電極であり、図３にはデータＤＱ０〜ＤＱ７にそれぞれ対応する８つのデータ入出力パッド１１が示されている。
電源パッド１２，１３は、それぞれ電源電位ＶＤＤＱ及びＶＳＳＱが供給されるパッド電極である。本実施形態では、電源パッド１２と電源パッド１３との間に２つのデータ入出力パッド１１が挟まれる構成を有している。ストローブパッド１４，１５は、それぞれデータストローブ信号ＤＱＳ，ＤＱＳＢに対応するパッド電極である。また、データマスクパッド１６は、データマスク信号ＤＭに対応するパッド電極である。
図３に示すように、データ入出力パッド１１には、それぞれデータ出力バッファＯＢの出力ノード及びデータ入力バッファＩＢの入力ノードが接続されている。データ出力バッファＯＢの入力ノード及びデータ入力バッファＩＢの出力ノードは、図示しない内部回路に接続される。これにより、データ出力バッファＯＢによって出力されるデータＤＱ０〜ＤＱ７は、それぞれ対応するデータ入出力パッド１１を介して外部に出力される。また、外部からデータ入出力パッド１１に入力されるデータＤＱ０〜ＤＱ７は、データ入力バッファＩＢを介して内部回路に供給される。尚、ストローブパッド１４，１５及びデータマスクパッド１６についても、同様のデータ出力バッファＯＢ及びデータ入力バッファＩＢが接続されている。
図４は、データ出力バッファＯＢ及びその周辺の回路を示す回路図である。
図４に示すように、データ出力バッファＯＢは、７つの出力ユニットＵが１つのデータ入出力パッド１１に並列接続された構成を有している。このうち、１つの出力ユニットＵからなる出力ユニット２１の前段には論理回路２４及び選択回路２７が設けられ、２つの出力ユニットＵからなる出力ユニット２２の前段には論理回路２５及び選択回路２８が設けられ、４つの出力ユニットＵからなる出力ユニット２３の前段には論理回路２６及び選択回路２９が設けられている。
選択回路２７〜２９には、内部データＤＡＴＡが共通に入力される。内部データＤＡＴＡは、パラレルな内部データＤＡＴＡＯ，ＤＡＴＡＥをラッチ回路ＬＴ１〜ＬＴ３によってシリアルに変換することによって得られる。ラッチ回路ＬＴ１〜ＬＴ３は、位相制御された内部クロック信号ＬＣＬＫに同期して動作する。
選択回路２７〜２９は、それぞれ出力ユニット２１〜２３を活性化させるか否かを選択するための回路であり、その動作は選択信号ＯＮＡ，ＯＮＢ，ＯＤＴＡ，ＯＤＴＢ，ＯＤＴＣによって制御される。ここで、選択信号ＯＮＡ，ＯＮＢはそれぞれ出力ユニット２１，２２の活性化の有無を指定することでデータ出力バッファＯＢ全体としてのインピーダンスを調整するために用いられる。一方、選択信号ＯＤＴＡ，ＯＤＴＢ，ＯＤＴＣはデータ出力バッファＯＢを終端抵抗として動作させる終端動作時に使用される信号であり、それぞれ出力ユニット２１〜２３の活性化の有無を指定するために用いられる。
論理回路２４〜２６は、それぞれ出力ユニット２１〜２３に含まれる出力ユニットＵのインピーダンスを調整する回路である。出力ユニットＵのインピーダンスは、プルアップコードＰＣＯＤＥ及びプルダウンコードＮＣＯＤＥによって指定される。本例では、プルアップコードＰＣＯＤＥが７ビットの信号ＰＣＯＤＥ０〜ＰＣＯＤＥ６からなり、プルダウンコードＮＣＯＤＥが７ビットの信号ＮＣＯＤＥ０〜ＮＣＯＤＥ６からなる。
図５は、出力ユニットＵの回路図である。
図５に示すように、出力ユニットＵはプルアップユニットＰＵ及びプルダウンユニットＰＤからなる。プルアップユニットＰＵは、並列接続された７つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ６からなるトランジスタ部ＴＲＵと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＵ０〜ＴＮＵ６のドレインは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ６のソースは、高抵抗配線部ＲＷを介してデータ入出力パッド１１に接続されている。高抵抗配線部ＲＷはタングステン配線などからなる例えば４０Ω程度の抵抗である。
トランジスタＴＮＵ０〜ＴＮＵ６のゲート電極には、プルアップコードＰＣＯＤＥを構成するビットＰＣＯＤＥ０〜ＰＣＯＤＥ６にそれぞれ対応する各ビットＰＯＣＯＤＥ０〜ＰＯＣＯＤＥ６がそれぞれ供給される。これにより、７つのトランジスタＴＮＵ０〜ＴＮＵ６は、ＰＯＣＯＤＥの値に基づいて個別にオン／オフ制御されることになる。尚、該ＰＯＣＯＤＥはプルアップコードＰＣＯＤＥ及び内部データＤＡＴＡによる出力信号である。
プルダウンユニットＰＤは、並列接続された７つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ６からなるトランジスタ部ＴＲＤと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＤ０〜ＴＮＤ６のソースは、電源電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ６のドレインは、高抵抗配線部ＲＷを介してデータ入出力パッド１１に接続されている。高抵抗配線部ＲＷはタングステン配線などからなる例えば４０Ω程度の抵抗である。
トランジスタＴＮＤ０〜ＴＮＤ６のゲート電極には、プルダウンコードＮＣＯＤＥを構成するビットＮＣＯＤＥ０〜ＮＣＯＤＥ６にそれぞれに対応する各ビットＮＯＣＯＤＥ０〜ＮＯＣＯＤＥ６がそれぞれ供給される。これにより、７つのトランジスタＴＮＤ０〜ＴＮＤ６は、ＮＯＣＯＤＥの値に基づいて個別にオン／オフ制御されることになる。尚、該ＮＯＣＯＤＥはプルダウンコードＮＣＯＤＥ及び内部データＤＡＴＡによる出力信号である。
このような構成を有する出力ユニットＵは、１つのデータ入出力パッド１１ごとに７つ設けられる。そして、７つの出力ユニットＵに含まれるプルアップユニットＰＵは、プルアップ回路領域にまとめてレイアウトされ、電源配線ＶＬを介して電源パッド１２に接続される。以後、７つの出力ユニットＵに含まれるプルアップユニットＰＵを「プルアップユニットＰ」と表記する。また、７つの出力ユニットＵに含まれるプルダウンユニットＰＤは、プルダウン回路領域にまとめてレイアウトされ、電源配線ＳＬを介して電源パッド１３に接続される。以後、７つの出力ユニットＵに含まれるプルダウンユニットＰＤを「プルダウンユニットＮ」と表記する。尚、出力ユニットＵの数が７つであるのは一例であり、他の数、例えば１５個の出力ユニットＵを用いても構わない。
図６は、本発明を完成する課程で検討したプロトタイプによる電源配線ＶＬ，ＳＬのレイアウト図である。
図６には、データＤＱ０〜ＤＱ５にそれぞれ対応する６つのデータ入出力パッド１１及びこれらに隣接して設けられた電源パッド１２，１３が示されている。また、図６においては、データＤＱ０〜ＤＱ５に対応するプルアップユニットＰをそれぞれＰ０〜Ｐ５と表記し、データＤＱ０〜ＤＱ５に対応するプルダウンユニットＮをそれぞれＮ０〜Ｎ５と表記している。
図６に示すプロトタイプでは、プルアップユニットＰ０〜Ｐ５の上方にはＸ方向に延在する電源配線ＶＬ３が設けられ、プルダウンユニットＮ０〜Ｎ５の上方にはＸ方向に延在する電源配線ＳＬ３が設けられる。そして、電源パッド１２と電源配線ＶＬ３は、Ｙ方向に延在する電源配線ＶＬ２を介して接続され、電源パッド１３と電源配線ＳＬ３は、Ｙ方向に延在する電源配線ＳＬ２を介して接続される。電源配線ＶＬ２と電源配線ＶＬ３は互いに異なる配線層に形成されており、両者が重なる部分においてコンタクトプラグＴＨを介して接続されている。同様に、電源配線ＳＬ２と電源配線ＳＬ３は互いに異なる配線層に形成されており、両者が重なる部分においてコンタクトプラグＴＨを介して接続されている。
そして、プルアップユニットＰ０〜Ｐ５に対する電源電位ＶＤＤＱの供給は、その上方に位置する電源配線ＶＬ３から図示しないコンタクトプラグを介して行われる。同様に、プルダウンユニットＮ０〜Ｎ５に対する電源電位ＶＳＳＱの供給は、その上方に位置する電源配線ＳＬ３から図示しないコンタクトプラグを介して行われる。
図７は電源配線ＶＬ３，ＳＬ３によって構成される電源供給パスの配線抵抗について説明するための図であり、（ａ）はデータＤＱ２に対応する出力バッファＯＢの配線抵抗を示し、（ｂ）はデータＤＱ３に対応する出力バッファＯＢの配線抵抗を示している。
図７（ａ）に示すように、データＤＱ２に対応する出力バッファＯＢに着目すると、プルアップユニットＰ２に電源電位ＶＤＤＱを供給する電源配線ＶＬ３の抵抗は、抵抗２Ｒと抵抗４Ｒの合成抵抗となる。これは、図６に示したとおり、プルアップユニットＰ２とその左右に位置するコンタクトプラグＴＨとの距離が互いに異なるからである。ここで、抵抗Ｒとは、隣接するプルアップユニットＰ又はプルダウンユニットＮ間の距離に対応する抵抗値である。
同様に、プルダウンユニットＮ２に電源電位ＶＳＳＱを供給する電源配線ＳＬ３の抵抗は、抵抗Ｒと抵抗５Ｒの合成抵抗となる。これも、図６に示したとおり、プルダウンユニットＮ２とその左右に位置するコンタクトプラグＴＨとの距離が互いに異なるからである。
その結果、データＤＱ２に対応する出力バッファＯＢにおいては、電源配線ＶＬ３の合成抵抗はＲ×４／３となり、電源配線ＳＬ３の合成抵抗はＲ×５／６となる。
これに対し、図７（ｂ）に示すように、データＤＱ３に対応する出力バッファＯＢに着目すると、プルアップユニットＰ３に電源電位ＶＤＤＱを供給する電源配線ＶＬ３の抵抗は、抵抗Ｒと抵抗５Ｒの合成抵抗となる。同様に、プルダウンユニットＮ３に電源電位ＶＳＳＱを供給する電源配線ＳＬ３の抵抗は、抵抗２Ｒと抵抗４Ｒの合成抵抗となる。
その結果、プルアップユニットＰ３においては、電源配線ＶＬ３の合成抵抗がＲ×５／６となり、プルアップユニットＰ２における抵抗値と相違する。また、プルダウンユニットＮ３においては、電源配線ＳＬ３の合成抵抗がＲ×４／３となり、プルダウンユニットＮ２における抵抗値と相違する。
図８は、プロトタイプによるレイアウトを採用した場合における出力バッファＯＢのインピーダンスを示すグラフである。
図８において、縦軸はインピーダンスであり、横軸はデータＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳ，ＤＱＳＢに対応する出力バッファＯＢを条件ごとに表示したものである。横軸に表記された「０．２×ＶＤＤＱ」、「０．５×ＶＤＤＱ」及び「０．８×ＶＤＤＱ」はリファレンスレベルを示し、「１．３８Ｖ」及び「１．６２Ｖ」は電源電位ＶＤＤＱのレベルを示している。また、線Ａはスペック上のインピーダンス上限値を示し、線Ｂはスペック上のインピーダンス下限値を示している。
図８に示すように、プロトタイプによるレイアウトでは、どの条件下においても隣接する出力バッファＯＢのインピーダンスが相違している。具体的には、偶数番目のデータＤＱ０，ＤＱ２，ＤＱ４，ＤＱ６に対応する出力バッファＯＢのインピーダンスが高く、奇数番目のデータＤＱ１，ＤＱ３，ＤＱ５，ＤＱ７に対応する出力バッファＯＢのインピーダンスが低くなっており、このため、グラフ上の値がジグザグとなっている。
このような出力バッファＯＢごとのインピーダンスのばらつきは、インピーダンスマージンを減少させる原因となるため、できる限りフラットであることが望まれる。以下に説明するいくつかの実施形態によるレイアウトでは、このようなインピーダンスのばらつきが抑制され、よりフラットな特性を得ることが可能となる。
図９は、本発明の第１の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。また、図１０は、図９に示すＣ−Ｃ'線に沿った断面図である。
図９には、データＤＱ０〜ＤＱ５にそれぞれ対応する６つのデータ入出力パッド１１及びこれらに隣接して設けられた電源パッド１２，１３が示されており、図６における表記と同様、データＤＱ０〜ＤＱ５に対応するプルアップユニットＰをそれぞれＰ０〜Ｐ５と表記し、データＤＱ０〜ＤＱ５に対応するプルダウンユニットＮをそれぞれＮ０〜Ｎ５と表記している。
図９に示すように、第１の実施形態によるレイアウトでは、プルアップユニットＰ０〜Ｐ５の上方にはＸ方向に延在する電源配線ＶＬ３が設けられ、プルダウンユニットＮ０〜Ｎ５の上方にはＸ方向に延在する電源配線ＳＬ３が設けられる。そして、電源パッド１２と電源配線ＶＬ３は、電源配線ＶＬ４を介して接続され、電源パッド１３と電源配線ＳＬ４は、電源配線ＳＬ４を介して接続される。図１０に示すように、電源配線ＶＬ４，ＳＬ４は第４の配線層Ｍ４に形成された配線であり、電源配線ＶＬ３，ＳＬ３は第３の配線層Ｍ３に形成された配線である。
第４の配線層Ｍ４は最上層に位置する配線層であり、データ入出力パッド１１や電源パッド１２，１３についても第４の配線層Ｍ４が用いられる。したがって、電源パッド１２に供給された電源電位ＶＤＤＱは、コンタクトプラグＴＨを介することなく、そのまま第４の配線層Ｍ４に形成された電源配線ＶＬ４に供給される。同様に、電源パッド１３に供給された電源電位ＶＳＳＱは、コンタクトプラグＴＨを介することなく、そのまま第４の配線層Ｍ４に形成された電源配線ＳＬ４に供給される。
そして、電源配線ＶＬ４と電源配線ＶＬ３は、複数のコンタクトプラグＴＨＶを介して接続される。コンタクトプラグＴＨＶは、電源配線ＶＬ４のＸ方向における端部であって、隣接する２つのデータ入出力パッド１１に対応する２つのプルアップユニットＰ（例えば、Ｐ２，Ｐ３）間に配置される。したがって、電源配線ＶＬ３のうち、コンタクトプラグＴＨＶと一方のプルアップユニットＰ（例えばＰ２）とを接続する部分の距離は、コンタクトプラグＴＨＶと他方のプルアップユニットＰ（例えばＰ３）とを接続する部分の距離と等しい。
同様に、電源配線ＳＬ４と電源配線ＳＬ３は、複数のコンタクトプラグＴＨＳを介して接続される。コンタクトプラグＴＨＳは、電源配線ＳＬ４のＸ方向における端部であって、隣接する２つのデータ入出力パッド１１に対応する２つのプルダウンユニットＮ（例えば、Ｎ２，Ｎ３）間に配置される。したがって、電源配線ＳＬ３のうち、コンタクトプラグＴＨＳと一方のプルダウンユニットＮ（例えばＮ２）とを接続する部分の距離は、コンタクトプラグＴＨＳと他方のプルダウンユニットＮ（例えばＮ３）とを接続する部分の距離と等しい。ここで、隣接する２つのデータ入出力パッド１１とは、電源パッド１２，１３に挟まれた２つのデータ入出力パッド１１を意味する。
図９に示すように、コンタクトプラグＴＨＶとコンタクトプラグＴＨＳは、Ｙ方向に配列される。そして、隣接する電源配線ＶＬ４と電源配線ＳＬ４は、第４の配線層Ｍ４に設けられたクランク状のスリットを介して分離される。かかるスリットは、電源配線ＶＬ３の上部においては平面視でプルアップユニットＰ２とコンタクトプラグＴＨＶとの間に設けられ、電源配線ＳＬ３の上部においては平面視でプルダウンユニットＮ３とコンタクトプラグＴＨＳとの間に設けられ、さらに、コンタクトプラグＴＨＶとコンタクトプラグＴＨＳとの間に設けられる。このように、コンタクトプラグＴＨＶから見ればＸ方向における一方側（左側）で電源配線ＶＬ４と電源配線ＳＬ４が分離され、コンタクトプラグＴＨＳから見ればＸ方向における他方側（右側）で電源配線ＶＬ４と電源配線ＳＬ４が分離される。
また、本実施形態では、全てのプルアップユニットＰ及びプルダウンユニットＮが少なくとも部分的に電源配線ＶＬ４又はＳＬ４で覆われている。例えば、プルアップユニットＰ３は電源配線ＶＬ４によって覆われ、プルダウンユニットＮ２は電源配線ＳＬ４によって覆われている。プルダウンユニットＮ３についても部分的に電源配線ＶＬ４によって覆われ、プルアップユニットＰ２についても部分的に電源配線ＳＬ４によって覆われている。
図１０に示すように、第３の配線層Ｍ３に位置する電源配線ＳＬ３は、コンタクトプラグＴＨ３を介して第２の配線層Ｍ２に位置する電源配線ＳＬ２に接続される。さらに、第２の配線層Ｍ２に位置する電源配線ＳＬ２は、コンタクトプラグＴＨ２を介して第１の配線層Ｍ１に位置する電源配線ＳＬ１に接続される。そして、第１の配線層Ｍ１に位置する電源配線ＳＬ１は、コンタクトプラグＴＨ１を介して、プルダウンユニットＮを構成するトランジスタＴＮＤのソースＳに接続される。プルダウンユニットＮを構成するトランジスタのドレインＤは、コンタクトプラグＴＨ１、信号配線ＳＩＧ１、コンタクトプラグＴＨ２及び信号配線ＳＩＧ２などを介して、対応するデータ入出力パッド１１に接続される。トランジスタのゲート電極Ｇには、プルダウンコードＮＣＯＤＥの対応するビットが入力される。
図示しないが、プルアップユニットＰを構成するトランジスタＴＮＵについても、同様の構成を有している。
以上の構成により、例えば、データＤＱ２，ＤＱ３に対応する出力バッファＯＢに着目すると、プルアップユニットＰ２，Ｐ３とも、これらの間に位置するコンタクトプラグＴＨＶから電源電位ＶＤＤＱが供給されるとともに、プルアップユニットＰ０，Ｐ１間に位置するコンタクトプラグＴＨＶからも電源電位ＶＤＤＱが供給され、さらに、プルアップユニットＰ４，Ｐ５間に位置するコンタクトプラグＴＨＶからも電源電位ＶＤＤＱが供給される。同様に、プルダウンユニットＮ２，Ｎ３とも、これらの間に位置するコンタクトプラグＴＨＳから電源電位ＶＳＳＱが供給されるとともに、プルアップユニットＮ４，Ｎ５間に位置するコンタクトプラグＴＨＳからも電源電位ＶＳＳＱが供給され、さらに、プルダウンユニットＮ０，Ｎ１間に位置するコンタクトプラグＴＨＳからも電源電位ＶＳＳＱが供給される。
図１１は、電源配線ＶＬ３，ＳＬ３によって構成される電源供給パスの配線抵抗について説明するための図であり、データＤＱ２，ＤＱ３に対応する出力バッファＯＢに関する配線抵抗を示している。
図１１に示すように、本実施形態においては、プルアップユニットＰ２，Ｐ３に電源電位ＶＤＤＱを供給する電源配線ＶＬ３の抵抗は、抵抗０．５Ｒ、抵抗２．５Ｒ及び抵抗３．５Ｒの並列抵抗となる。これは、図９に示したとおり、プルアップユニットＰ２，Ｐ３とも、プルアップユニットＰの配列ピッチの０．５ピッチ分離れた位置にコンタクトプラグＴＨＶが設けられるとともに、２．５ピッチ分離れた位置にコンタクトプラグＴＨＶが設けられ、さらに、３．５ピッチ分離れた位置にコンタクトプラグＴＨＶが設けられるからである。
同様に、プルダウンユニットＮ２，Ｎ３に電源電位ＶＳＳＱを供給する電源配線ＳＬ３の抵抗についても、抵抗０．５Ｒ、抵抗２．５Ｒ及び抵抗３．５Ｒの並列抵抗となる。これは、図９に示したとおり、プルダウンユニットＮ２，Ｎ３とも、プルダウンユニットＮの配列ピッチの０．５ピッチ分離れた位置にコンタクトプラグＴＨＳが設けられるとともに、２．５ピッチ分離れた位置にコンタクトプラグＴＨＳが設けられ、さらに、３．５ピッチ分離れた位置にコンタクトプラグＴＨＳが設けられるからである。
このように、本実施形態においては、隣接する２つのプルアップユニットＰに関して電源配線ＶＬ３によって構成される電源供給パスの抵抗がほぼ一致し、且つ、隣接する２つのプルダウンユニットＮに関して電源配線ＳＬ３によって構成される電源供給パスの抵抗がほぼ一致する。これにより、プロトタイプによるレイアウトを採用した場合と比べて、よりフラットな特性を得ることが可能となる。
しかも、本実施形態では、プルアップユニットＰに接続される電源配線ＶＬ３の抵抗値と、プルダウンユニットＮに接続される電源配線ＳＬ３の抵抗値もほぼ一致する。さらに、実際の合成抵抗の値についても、プロトタイプによるレイアウトに比べてより低い抵抗値をえることが可能となる。
尚、図９に示すレイアウトでは、電源配線ＳＬ３の上部を広く覆うように電源配線ＶＬ４のＸ方向の幅が拡大され、同様に、電源配線ＶＬ３の上部を広く覆うように電源配線ＳＬ４のＸ方向の幅が拡大されているが、この点は必須でなく、図１２に示すように当該領域のＸ方向における幅を縮小或いは削除しても構わない。しかしながら、図９に示すレイアウトのように、電源配線ＶＬ４，ＳＬ４に上述した拡大部分を設けることにより、電源抵抗がより低抵抗化されるとともに、電源容量を増大させることが可能となる。
図１３は、本発明の第２の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。
図１３に示すように、第２の実施形態によるレイアウトは、電源配線ＶＬ３，ＳＬ３がＸ方向に分断されている点において、図９に示した第１の実施形態と相違している。例えば、プルアップユニットＰ２，Ｐ３に接続された電源配線ＶＬ３は、第３の配線層Ｍ３において他の配線と接続されることなく、コンタクトプラグＴＨＶを介して電源配線ＶＬ４に接続されている。同様に、プルダウンユニットＮ２，Ｎ３に接続された電源配線ＳＬ３は、第３の配線層Ｍ３において他の配線と接続されることなく、コンタクトプラグＴＨＳを介して電源配線ＳＬ４に接続されている。
そして、Ｘ方向に分断された電源配線ＶＬ３，ＳＬ３の間には、第３の配線層Ｍ３においてパッド配線ＶＬＰ又はＳＬＰが配置され、コンタクトプラグＴＨＶ又はＴＨＳを介して電源配線ＶＬ４又はＳＬ４に接続されている。その他の点は、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
このように、本実施形態においては、対を成す２つのプルアップユニットＰ（例えばＰ２，Ｐ３）に専用の電源配線ＶＬ３が用いられ、対を成す２つのプルダウンユニットＮ（例えばＮ２，Ｎ３）に専用の電源配線ＳＬ３が用いられる。このため、全てのプルアップユニットＰにおける電源配線ＶＬ３の抵抗値が一致し、且つ、全てのプルダウンユニットＮにおける電源配線ＳＬ３の抵抗値が一致する。
図１４は、電源配線ＶＬ３，ＳＬ３によって構成される電源供給パスの配線抵抗について説明するための図であり、全てのデータＤＱ０〜ＤＱ７に対応する出力バッファＯＢに関する配線抵抗を示している。
図１４に示すように、本実施形態においては、プルアップユニットＰに電源電位ＶＤＤＱを供給する電源配線ＶＬ３の抵抗はいずれも抵抗０．５Ｒとなり、プルダウンユニットＮに電源電位ＶＳＳＱを供給する電源配線ＳＬ３の抵抗はいずれも抵抗０．５Ｒとなる。これにより、データＤＱ０〜ＤＱ７に対応する出力バッファＯＢが全て同一条件となることから、よりフラットな特性を得ることが可能となる。
尚、本実施形態において、パッド配線ＶＬＰ又はＳＬＰを設けることは必須でないが、パッド配線ＶＬＰ又はＳＬＰを設ければ電源抵抗をより低抵抗化することが可能となる。
図１５は、本発明の第３の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。
図１５に示すように、第３の実施形態によるレイアウトは、第２の配線層Ｍ２に設けられた電源配線ＶＬ２を介して電源パッド１２と電源配線ＶＬ４が接続され、第２の配線層Ｍ２に設けられた電源配線ＳＬ２を介して電源パッド１３と電源配線ＳＬ４が接続されている。これに伴い、パッド配線ＶＬＰ，ＳＬＰも削除されている。その他の点は、第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においても、第２の実施形態と同様、全てのプルアップユニットＰにおける電源配線ＶＬ３の抵抗値が一致し、且つ、全てのプルダウンユニットＮにおける電源配線ＳＬ３の抵抗値が一致する。第３の実施形態によるレイアウトは、電源パッド１２，１３から第４の配線層Ｍ４を用いて電源配線を直接引き出すことができない場合に有効である。
図１６は、本発明の第４の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。
図１６に示すように、第４の実施形態によるレイアウトでは、プルアップユニットＰがデータ入出力パッド１１のＹ方向における一方側に配置され、プルダウンユニットＮがデータ入出力パッド１１のＹ方向における他方側に配置されている。つまり、データ入出力パッド１１がプルアップユニットＰとプルダウンユニットＮに挟まれた構成を有している。
そして、電源パッド１２は、第４の配線層Ｍ４に設けられた電源配線ＶＬ４に接続され、コンタクトプラグＴＨＶを介して第３の配線層Ｍ３に設けられた電源配線ＶＬ３に接続される。電源配線ＶＬ３，ＶＬ４は平面視で重なる位置に設けられており、コンタクトプラグＴＨＶについては、第１〜第３の実施形態と同様、対を成す２つのプルアップユニットＰ（例えばＰ２，Ｐ３）の間に設けられる。
同様に、電源パッド１３は、第４の配線層Ｍ４に設けられた電源配線ＳＬ４に接続され、コンタクトプラグＴＨＳを介して第３の配線層Ｍ３に設けられた電源配線ＳＬ３に接続される。電源配線ＳＬ３，ＳＬ４は平面視で重なる位置に設けられており、コンタクトプラグＴＨＳについては、第１〜第３の実施形態と同様、対を成す２つのプルダウンユニットＮ（例えばＮ２，Ｎ３）の間に設けられる。
このように、データ入出力パッド１１がプルアップユニットＰとプルダウンユニットＮに挟まれた構成を有する場合であっても、図１６に示すレイアウトを採用することにより、対を成す２つのプルアップユニットＰ（例えばＰ２，Ｐ３）や対を成す２つのプルダウンユニットＮ（例えばＮ２，Ｎ３）の特性を一致させることが可能となる。
図１７は、本発明の第５の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。図９に示す第１の実施形態においては、電源配線ＶＬ３が一本の太い配線によって構成されているが、本実施形態においては電源配線ＶＬ３が複数の細い配線に分けられ、その間を信号配線ＳＩＧ３がＸ方向に延在している。信号配線ＳＩＧ３は、例えばプルアップユニットＰを形成するトランジスタのゲートに接続される信号配線である。図１７には電源配線ＶＬ３を２分割した例が示されているが、電源配線ＳＬ３を２分割又はそれ以上に分割しても構わない。本実施形態によれば、配線レイアウトをより柔軟に構成することが可能となる。本実施形態における電源配線ＶＬ３，ＳＬ３及び信号配線ＳＩＧ３の構成は、第２〜４の実施形態及び以下に説明する第６の実施形態にも適用されるものである。
図１８は、本発明の第６の実施形態による電源配線ＶＬ，ＳＬのレイアウト図である。図９に示す第１の実施形態においては電源配線ＶＬ３，ＳＬ３はプルアップユニットＰ，プルダウンユニットＮの直上を延在しているが、本実施形態においては、電源配線ＶＬ３がプルアップユニットＰの直上からずれた位置に延在しており、図１０に示した配線層Ｍ２に形成される電源配線ＶＬ２を用いて各プルアップユニットＰに電源を供給する構成である。図１８には電源配線ＶＬ３の位置をずらした例が示されているが、電源配線ＳＬ３の位置をずらしても構わない。本実施形態によれば、プルアップユニットＰやプルダウンユニットＮの直上により多くの信号配線ＳＩＧ３を配置することができる。この様な構成においても、対を成す２つのプルアップ（プルダウン）ユニット間のインピーダンスを揃える事が出来る。他の信号配線との関連において柔軟にレイアウトを構成することが可能となるが、データ出力バッファＯＢ自身の特性は第１の実施形態の方が優れる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記の実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の対象がこれに限定されないことは言うまでもない。したがって、図１に示したコントローラ２に含まれる出力バッファ５Ａ，５Ｂに本発明の特徴を適用することも可能である。更に、ＤＲＡＭ以外の半導体装置であるフラッシュメモリや、ＳＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ（ＳＴＴ−ＲＡＭ）等においても適用されるものである。
１ 半導体システム
２ コントローラ
３Ａ，３Ｂ データバス
４Ａ，４Ｂ 入力バッファ
５Ａ，５Ｂ 出力バッファ
６ 半導体基板
７Ａ，７Ｂ 周辺回路領域
８，８Ａ，８Ｂ パッド列
９Ａ，９Ｂ 周辺回路
１０ 半導体装置
１１，１１Ａ，１１Ｂ データ入出力パッド
１２，１３ 電源パッド
１４，１５ ストローブパッド
１６ データマスクパッド
２１〜２３ 出力ユニット
２４〜２６ 論理回路
２７〜２９ 選択回路
ＡＲＹ メモリセルアレイ領域
ＣＨＡ，ＣＨＢ チャネル
Ｄ ドレイン
ＥＧ１，ＥＧ２ エッジ
Ｇ ゲート電極
ＩＢ データ入力バッファ
Ｌ 境界線
ＬＴ１〜ＬＴ３ ラッチ回路
Ｍ１〜Ｍ４ 配線層
ＰＤ，Ｎ，Ｎ０〜Ｎ５ プルダウンユニット
ＯＢ データ出力バッファ
ＰＵ，Ｐ，Ｐ０〜Ｐ５ プルアップユニット
ＲＷ 高抵抗配線部
ＲＺＱ リファレンス抵抗素子
Ｓ ソース
ＳＩＧ１〜ＳＩＧ３ 信号配線
ＳＬ，ＳＬ１〜ＳＬ４ 電源配線
ＴＨ，ＴＨ１〜ＴＨ３，ＴＨＳ，ＴＨＶ コンタクトプラグ
ＴＮＤ０〜ＴＮＤ６，ＴＮＵ０〜ＴＮＵ６ トランジスタ
Ｕ 出力ユニット
ＶＬ，ＶＬ２〜ＶＬ４ 電源配線
ＶＬＰ，ＳＬＰ パッド配線
ＺＱ キャリブレーション端子

Claims (18)

  1. 第１の電源パッドと、
    互いに隣接して配置される第１及び第２のデータ入出力パッドと、
    前記第１及び第２のデータ入出力パッドに其々接続され、互いに隣接して配置される第１及び第２のデータ出力バッファと、
    前記第１の電源パッドと前記第１及び第２のデータ出力バッファとを接続する第１の電源供給パスと、を備え、
    前記第１の電源供給パスは、前記第１の電源パッドと同じ第１の層に延在する第１の配線と、前記第１の層の下層である第２の層に延在する第２の配線と、前記第１及び第２の配線を接続する第１のコンタクトプラグとを含み、前記第１のコンタクトプラグは、前記第１及び第２のデータ出力バッファの間に配置されていることを特徴とする半導体装置。
  2. 前記第２の配線のうち、前記第１のコンタクトプラグと前記第１のデータ出力バッファとを接続する部分の距離は、前記第１のコンタクトプラグと前記第２のデータ出力バッファとを接続する部分の距離と等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のデータ入出力パッドと前記第２のデータ入出力パッドは、第１の方向に配列され、
    前記第１のデータ入出力パッドと前記第１のデータ出力バッファは、前記第１の方向と交差する第２の方向に配列され、
    前記第２のデータ入出力パッドと前記第２のデータ出力バッファは、前記第２の方向に配列されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１のデータ出力バッファと前記第２のデータ出力バッファは、前記第１の方向に配列されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の電源パッドに供給される電位とは異なる電位が供給される第２の電源パッドと、
    前記第１及び第２のデータ入出力パッドに其々接続され、互いに隣接して配置される第３及び第４のデータ出力バッファと、
    前記第２の電源パッドと前記第３及び第４のデータ出力バッファとを接続する第２の電源供給パスと、をさらに備え、
    前記第２の電源供給パスは、前記第１の層に延在する第３の配線と、前記第２の層に延在する第４の配線と、前記第３及び第４の配線を接続する第２のコンタクトプラグとを含み、前記第２のコンタクトプラグは、前記第３及び第４のデータ出力バッファの間に配置されていることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第４の配線のうち、前記第２のコンタクトプラグと前記第３のデータ出力バッファとを接続する部分の距離は、前記第２のコンタクトプラグと前記第４のデータ出力バッファとを接続する部分の距離と等しいことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のデータ出力バッファと前記第２のデータ出力バッファは、前記第１の方向に配列されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１及び第２のデータ入出力パッドは、前記第１の電源パッドと前記第２の電源パッドとの間に配置されていることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
  9. 前記第１の電源パッド、前記第１のデータ入出力パッド、前記第２のデータ入出力パッド及び前記第２の電源パッドは、前記第１の方向において等間隔に配列されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１のデータ出力バッファは前記第１の配線に覆われており、前記第４のデータ出力バッファは前記第３の配線に覆われていることを特徴とする請求項５乃至９のいずれか一項に記載の半導体装置。
  11. 前記第３のデータ出力バッファは前記第１の配線に覆われており、前記第２のデータ出力バッファは前記第３の配線に覆われていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の配線と前記第３の配線は、平面視で第１のコンタクトプラグから見て前記第１の方向における一方側で分離されているとともに、平面視で第２のコンタクトプラグから見て前記第１の方向における他方側で分離されている請求項１０又は１１に記載の半導体装置。
  13. 前記第２の電源パッドに隣接して配置された第３のデータ入出力パッドと、
    前記第３のデータ入出力パッドに接続された第５のデータ出力バッファと、をさらに備え、
    前記第２の電源パッドと前記第５のデータ出力バッファは、少なくとも前記第３の配線を介して接続されていることを特徴とする請求項５乃至１２のいずれか一項に記載の半導体装置。
  14. 前記第３のデータ入出力パッドに隣接して配置された第４のデータ入出力パッドと、
    前記第４のデータ入出力パッドに隣接して配置され、前記第１の電源パッドに供給される電位と同じ電位が供給される第３の電源パッドと、
    前記第５のデータ出力バッファに隣接して設けられ、前記第４のデータ入出力パッドに接続された第６のデータ出力バッファと、
    前記第３及び第４のデータ入出力パッドに其々接続され、互いに隣接して配置される第７及び第８のデータ出力バッファと、
    前記第２の電源パッドと前記第５及び第６のデータ出力バッファとを接続する第３の電源供給パスと、
    前記第３の電源パッドと前記第７及び第８のデータ出力バッファとを接続する第４の電源供給パスと、をさらに備え、
    前記第３の電源供給パスは、前記第３の配線と、前記第２の層に延在する第５の配線と、前記第３及び第５の配線を接続する第３のコンタクトプラグとを含み、
    前記第４の電源供給パスは、前記第１の層に延在する第６の配線と、前記第２の層に延在する第７の配線と、前記第６及び第７の配線を接続する第４のコンタクトプラグとを含み、
    前記第３のコンタクトプラグは、前記第５及び第６のデータ出力バッファの間に配置され、
    前記第４のコンタクトプラグは、前記第７及び第８のデータ出力バッファの間に配置されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第４の配線と前記第５の配線は前記第２の層において短絡され、前記第２の配線と前記第７の配線は前記第２の層において短絡されていることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第４の配線と前記第５の配線は前記第２の層において互いに分離され、前記第２の配線と前記第７の配線は前記第２の層において互いに分離されていることを特徴とする請求項１４に記載の半導体装置。
  17. 前記第２の配線層において前記第４の配線と前記第５の配線との間に設けられた第８の配線と、
    前記第３の配線と前記第８の配線を接続する第５のコンタクトプラグと、をさらに備えることを特徴とする請求項１６に記載の半導体装置。
  18. 前記第４の配線と前記第８の配線は前記第２の層において互いに分離され、前記第４の配線と前記第８の配線は前記第２の層において互いに分離されていることを特徴とする請求項１７に記載の半導体装置。
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US10396033B1 (en) * 2018-07-23 2019-08-27 Qualcomm Incorporated First power buses and second power buses extending in a first direction
JP2021044509A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置
US11367478B2 (en) * 2020-01-14 2022-06-21 Changxin Memory Technologies, Inc. Integrated circuit structure and memory
CN113098449B (zh) * 2021-03-31 2023-11-10 安徽理工大学 一种高鲁棒性的三节点翻转自恢复锁存器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3789955B2 (ja) 1994-05-20 2006-06-28 株式会社ルネサステクノロジ 半導体記憶装置
US5604710A (en) * 1994-05-20 1997-02-18 Mitsubishi Denki Kabushiki Kaisha Arrangement of power supply and data input/output pads in semiconductor memory device
WO1998051012A1 (en) * 1997-05-01 1998-11-12 Mitsubishi Denki Kabushiki Kaisha Output buffer circuit
US6583972B2 (en) * 2000-06-15 2003-06-24 Sarnoff Corporation Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits
US6636166B2 (en) * 2001-05-31 2003-10-21 Koninklijke Philips Electronics N.V. Parallel communication based on balanced data-bit encoding
JP2006278805A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体装置
KR100663372B1 (ko) * 2005-09-15 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이의 유사 접지 패드 생성 방법
JP4353328B2 (ja) * 2005-09-28 2009-10-28 エルピーダメモリ株式会社 半導体パッケージの製造方法及び半導体パッケージ
JP2009283673A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc 半導体装置
KR101626527B1 (ko) * 2008-11-04 2016-06-13 삼성전자주식회사 데이터 입출력 패드들의 기생 저항을 보정하는 드라이버를 갖는 반도체 메모리 장치
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
JP2012099714A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体チップ及びこれを備える半導体装置
JP5705053B2 (ja) * 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2015170658A (ja) * 2014-03-05 2015-09-28 マイクロン テクノロジー， インク． 半導体装置

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Publication number Publication date
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