JP5710955B2 - 半導体装置 - Google Patents
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Description
11a,11b クロック端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b,16a,16b 電源端子
17a,17b データストローブ端子
/CAS カラムアドレスストローブ信号
/CS チップセレクト信号
/RAS ロウアドレスストローブ信号
/WE ライトイネーブル信号
ADD アドレス信号
BL ビット線
WL ワード線
CK,/CK 外部クロック信号
CMD コマンド信号
DQ 出力信号
DQN,DQN0,DQN1 プルダウンデータ
DQP,DQP0,DQP1 プルアップデータ
MIO メインI/O線
ICMD 内部コマンド
LCLK 内部クロック
MC メモリセル
ODT オンダイターミネーション信号
PreCLK 内部クロック信号
RD リードデータ
RWBS リードライトバス
SA センスアンプ
21 クロック入力回路
31 コマンド入力回路
32 コマンドデコーダ
41 アドレス入力回路
42 アドレスラッチ回路
51 ロウ系制御回路
52 カラム系制御回路
53 モードレジスタ
60 メモリセルアレイ
61 ロウデコーダ
62 カラムデコーダ
63 センス回路
64 データアンプ
70 データ入出力回路
70o データ出力回路
71 出力制御回路
72 出力バッファ
80 DLL回路
90 内部電源発生回路
100 パッド群
201〜208 メモリセルアレイ領域
301〜303 周辺回路領域
100a,100b パッド列
711,712 レベル変換回路
713 インピーダンス制御回路
INV1〜INV6 インバータ
ZQCODE インピーダンスコード
1000 ローパスフィルタ回路
101a,101b 抵抗素子
101a1,101b1,800 トランジスタ
101a2,101b2 抵抗素子
102,102a,102b 容量素子
111,112,115 電源パッド
113 データストローブパッド
114 データ出力パッド
200 アレイ系回路
401,402 電源幹線領域
411,412 電源幹線
411B,412B 分岐電源配線
501 電源ボール
511 ボンディングワイヤ
601 補償容量
602 保護素子
VDD,VDDQ,VDDclamp,VDDQclamp 電源電圧
VPERI,VPP 内部電圧
VSS,VSSQ,VSSQclamp 接地電圧
PON パワーオンリセット信号
700 VPP供給ライン
900 スイッチ回路
Claims (16)
- 第1の外部電圧が供給される複数の第1の電源パッドと、
複数のデータ出力パッドと、
前記複数の第1の電源パッドに共通接続された第1の電源線と、
前記第1の電源線に共通に接続されるとともに、それぞれが前記複数のデータ出力パッドのうちの対応する1つに接続された複数の出力バッファと、
それぞれが前記第1の電源線と前記複数の出力バッファのうちの対応する1つとの間に挿入された複数のローパスフィルタ回路と、
第2の外部電圧が供給される複数の第2の電源パッドと、
前記複数の第2の電源パッドに共通に接続された第2の電源線と、を備え、
前記複数のローパスフィルタ回路のそれぞれは、前記第1の電源線と前記複数の出力バッファのうちの前記対応する1つとの間に直列接続された第1の抵抗素子と、前記第1の抵抗素子の一端に一方の電極が接続され他方の電極が前記第2の電源線に接続された第1の容量素子とを含み、
前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子の制御電極に、制御信号を供給する制御回路であって、前記第1及び第2の外部電圧の供給開始後の第1の期間前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子を非導通状態とする前記制御回路をさらに備えることを特徴とする半導体装置。 - 前記複数のローパスフィルタ回路のそれぞれは、前記第2の電源線と前記複数の出力バッファのうちの対応する1つとの間に直列に接続された第2の抵抗素子と、前記第2の抵抗素子の一端に一方の電極が接続され他方の電極が前記第1の電源線に接続された第2の容量素子とをさらに含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子が、第1のトランジスタを含むことを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1の外部電圧に基づいて第1の内部電圧を生成する第1の内部電圧生成回路をさらに備え、前記制御回路は、前記電源投入後の前記第1の期間に続く第2の期間に、前記複数のローパスフィルタ回路のそれぞれの前記第1のトランジスタの前記制御電極に前記第1の内部電圧を供給して前記複数のローパスフィルタ回路のそれぞれの前記第1のトランジスタを導通状態とすることを特徴とする請求項3に記載の半導体装置。
- 前記第1の外部電圧に基づいて第2の内部電圧を生成する第2の内部電圧生成回路と、前記複数の出力バッファに入力信号を供給する内部回路とをさらに備え、前記内部回路は前記第2の内部電圧によって動作することを特徴とする請求項3に記載の半導体装置。
- 前記第1の外部電圧が供給される第3の電源パッドと、前記内部回路と前記複数の出力バッファとの間に設けられたレベル変換回路と、前記第3の電源パッドと前記レベル変換回路との間に挿入された第2のトランジスタをさらに備え、
前記制御回路は、前記制御信号を前記第2のトランジスタの制御電極に供給することを特徴とする請求項5に記載の半導体装置。 - 前記第1の内部電圧は前記第1の外部電圧よりも高く、前記第2の内部電圧は前記第1の外部電圧よりも低いことを特徴とする請求項5に記載の半導体装置。
- 一対のデータストローブパッドと、
前記第1の電源線に共通に接続され、前記複数の出力バッファのそれぞれが前記複数のデータ出力パッドのうちの対応する1つを駆動するタイミングと実質的に同じタイミングで前記一対のデータストローブパッドを駆動する一対のストローブバッファとをさらに備えることを特徴とする請求項1に記載の半導体装置。 - 第1の外部電圧が供給される複数の第1の電源パッドと、
複数のデータ出力パッドと、
前記複数の第1の電源パッドに共通接続された第1の電源線と、
それぞれが前記第1の電源線から供給される前記第1の外部電圧で動作し、活性化されると前記複数のデータ出力パッドのうちの対応する1つを第1及び第2の論理レベルのうちの一方に駆動する複数の出力バッファと、
それぞれが前記複数の出力バッファのうちの対応する1つに対応して設けられ、前記複数の出力バッファのうちの対応する1つが動作したときに発生しうるノイズが、前記複数の出力バッファのうちの対応する1つから前記第1の電源線に伝播する前に前記ノイズを取り除く、複数のローパスフィルタ回路と、
第2の外部電圧が供給される複数の第2の電源パッドと、
前記複数の第2の電源パッドに共通に接続された第2の電源線と、を備え、
前記複数のローパスフィルタ回路のそれぞれは、前記第1の電源線と前記複数の出力バッファのうちの前記対応する1つとの間に直列接続された第1の抵抗素子と、前記第1の抵抗素子の一端に一方の電極が接続され他方の電極が前記第2の電源線に接続された第1の容量素子とを含み、
前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子の制御電極に、制御信号を供給する制御回路であって、前記第1及び第2の外部電圧の供給開始後の第1の期間前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子を非導通状態とする前記制御回路をさらに備えることを特徴とする半導体装置。 - 前記複数のローパスフィルタ回路のそれぞれは、前記第2の電源線と前記複数の出力バッファのうちの対応する1つとの間に直列に接続された第2の抵抗素子と、前記第2の抵抗素子の一端に一方の電極が接続され他方の電極が前記第1の電源線に接続された第2の容量素子とをさらに含むことを特徴とする請求項9に記載の半導体装置。
- 前記複数のローパスフィルタ回路のそれぞれの前記第1の抵抗素子が、第1のトランジスタを含むことを特徴とする請求項9又は10に記載の半導体装置。
- 前記第1の外部電圧に基づいて第1の内部電圧を生成する第1の内部電圧生成回路をさらに備え、前記制御回路は、前記電源投入後の前記第1の期間に続く第2の期間に、前記複数のローパスフィルタ回路のそれぞれの前記第1のトランジスタの前記制御電極に前記第1の内部電圧を供給して前記複数のローパスフィルタ回路のそれぞれの前記第1のトランジスタを導通状態とすることを特徴とする請求項11に記載の半導体装置。
- 前記第1の外部電圧に基づいて第2の内部電圧を生成する第2の内部電圧生成回路と、前記複数の出力バッファに入力信号を供給する内部回路とをさらに備え、前記内部回路は前記第2の内部電圧によって動作することを特徴とする請求項11に記載の半導体装置。
- 前記第1の外部電圧が供給される第3の電源パッドと、前記内部回路と前記複数の出力バッファとの間に設けられたレベル変換回路と、前記第3の電源パッドと前記レベル変換回路との間に挿入された第2のトランジスタをさらに備え、
前記制御回路は、前記制御信号を前記第2のトランジスタの制御電極に供給することを特徴とする請求項13に記載の半導体装置。 - 前記第1の内部電圧は前記第1の外部電圧よりも高く、前記第2の内部電圧は前記第1の外部電圧よりも低いことを特徴とする請求項13に記載の半導体装置。
- 前記複数のデータ出力パッドが複数のデータストローブパッドを含み、前記複数の出力バッファが、それぞれが前記複数のデータストローブパッドのうちの対応する1つを前記第1及び第2の論理レベルのうちの一方に駆動する複数のストローブバッファを含むことを特徴とする請求項9に記載の半導体装置。
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