JP2014146641A - 半導体装置 - Google Patents

Abstract

【課題】静電気放電（ＥＳＤ）に対して、均一なＥＳＤ放電経路を構成でき、且つ、抵抗値のバラツキの少ない回路を備えた半導体装置を提供することにある。
【解決手段】ＯＤＴ回路を備えた複数の単位ユニットを単一のパッドに接続した構成を備えた半導体装置であって、各単位ユニットは、前記パッドとＯＤＴ回路との間にＥＳＤ保護回路と、前記ＯＤＴ回路から前記ＥＳＤ保護回路を経て前記パッドに接続された配線経路を有し、前記配線経路は単位ユニット毎に個別独立に前記パッドに接続されている。
【選択図】 図８

Description

本発明は、ＤＲＡＭ等の半導体装置に関する。

一般に、半導体装置では、微細化の進展と共に静電気放電（ＥＳＤ）による劣化、損傷が問題となっている。このため、半導体装置には、通常、外部から加えられる静電気による電荷を逃がす静電気放電（ＥＳＤ）保護回路が設けられている。

特許文献１は、保護すべき回路が接続されるべき第１及び第２の端子間に、ＥＳＤ保護回路を設けた半導体装置を開示している。当該ＥＳＤ保護回路は第１及び第２の端子間に接続されたダイオード及びトランジスタによって構成されている。また、特許文献１には、当該ＥＳＤ保護回路は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用できることも記載している。

特許文献１に記載されているように、ＤＲＡＭのような半導体装置では、静電気放電（ＥＳＤ）による記憶素子、内部回路等の破壊を防止するＥＳＤ保護回路を設けることは、極めて重要である。しかしながら、特許文献１は、保護すべき回路の構成と、ＥＳＤ保護回路とが並列に接続されることを示唆しているだけで、具体的な保護すべき回路の構成について何等開示していない。

一方、特許文献２及び３には、ＤＲＡＭを構成する半導体装置が開示されている。

具体的に説明すると、特許文献２は、ＤＲＡＭメモリセルによって構成されたメモリアレイ、内部クロックを生成するＤＬＬ（Delay Lock Loop）回路、データ入出力パッド（ＤＱ）、及び、メモリアレイとデータ入出力パッド（ＤＱ）との間に設けられたデータ入出力回路を備えた半導体装置を開示している。また、特許文献２は、データ入出力パッドにリードデータが出力されていない場合、終端抵抗（ＯＤＴ:On Die Termination）としても動作するデータ入出力回路に設けることを開示している。特許文献２に示された構成によれば、リードデータ時に、ＤＬＬ回路から出力される内部クロックの位相を高精度に制御し、ＯＤＴ動作時には、内部クロックの厳密な位相制御を行わないことにより、消費電力を低減できる。

次に、特許文献３は、データ入出力回路を複数の単位バッファによって構成し、これら複数の単位バッファを個々に単一のデータ入出力パッド（ＤＱ）に並列に接続した構成を備えた半導体装置を開示している。この構成では、複数の単位バッファを選択的に動作させることにより、インピーダンスを調整することができる。この場合、各単位バッファは、プルアップ（ＰＵ）回路及びプルダウン（ＰＤ）回路及び出力制御回路を備え、各単位バッファのＰＵ回路又はＰＤ回路を出力制御回路により選択することにより、終端抵抗を調整することにより、ＯＤＴ動作を行なうことができる。

特開平０９−１８１２６７号公報 特開２０１０−２１９７５１公報 特開２０１１−６１５８０公報

しかしながら、特許文献２及び３は、ＤＲＡＭを構成する半導体装置の入出力回路の具体的な構成を開示しているものの、静電放電（ＥＳＤ）によるメモリセル、内部回路の損傷、破壊等を防止するＥＳＤ保護回路について記載していない。即ち、特許文献２及び３は、複数の単位バッファが単一のパッドに接続された場合、ＥＳＤ保護に適したＥＳＤ保護回路の配置位置等について何等示唆されていない。

本発明の一実施例は、ＥＳＤ保護回路をＥＳＤ保護に適した位置に配置した半導体装置を提供することを企図している。

本発明の一実施形態によれば、パッドと、当該パッドに隣接して配置された複数の回路ユニットを備え、前記各回路ユニットは、終端抵抗調整（ＯＤＴ）機能を備えたトランジスタ回路、静電気放電（ＥＳＤ）保護回路、及び、前記トランジスタ回路及び前記ＥＳＤ保護回路を通して延在し、前記パッドに接続された配線を含み、前記複数の回路ユニットの前記配線は、互いに分離して個別に前記パッドに接続されていることを特徴とする半導体装置が得られる。

本発明の一実施形態では、各回路ユニットにおける出力抵抗値を高精度に一定に保つことができると共に、ＥＳＤ耐圧の高い半導体装置が得られる。

本発明を適用される半導体チップの全体構成を概略的に説明する図である。 本発明の一実施形態に係る半導体装置の回路構成を示すブロック図である。 本発明を適用できるデータ入出力回路の概略構成を示す図である。 本発明を適用できるデータ入出力回路の等価回路を示す図である。 データ入出力回路にＥＳＤ保護回路を設ける場合、考え得るレイアウトの一例を示す図である。 データ入出力回路にＥＳＤ保護回路を設ける場合に、考え得る他のレイアウトの例を示す図である。 本発明を原理的に説明するためのレイアウト図である。 本発明に係るデータ入出力回路の等価回路を示す図である。 本発明の第１の実施形態に係るデータ入出力回路のレイアウトを示す図である。 図９に示されたデータ入出力回路を示す図であり、（ａ）は等価回路を示し、（ｂ）は半導体基板上の配線を示す実体配線図である。 本発明の第２の実施形態に係るデータ入出力回路のレイアウトを示す図である。 本発明の第３の実施形態に係るデータ入出力回路のレイアウトを示す図である。 本発明の第４の実施形態に係るデータ入出力回路のレイアウトを示す図である。

以下、図面を参照しながら、本発明の一実施形態について詳細に説明する。

図１を参照して、本発明を適用される半導体チップの全体構成を概略的に説明する。

図１に示すように、半導体チップ３００は複数のバンク（Bank）３１０を有し、その周辺にデータ入出力回路領域３２０が設けられ、バンク３１０間の領域には、デコーダＹＤＥＣ及びセンスアンプＡＭＰ等が配置されている。また、各バンク３１０には、複数のメモリセル、例えば、ＤＲＡＭセルが配置されている。更に、バンク３１０周辺に配置されたデータ入出力回路領域３２０には、本発明に係るデータ入出力回路が複数個配列されている。

次に、図２を参照して、本発明の実施形態に係る半導体装置１０の全体回路構成を説明する。

図２に示された半導体装置１０は、ＤＤＲ型のＳＤＲＡＭであり、外部パッドとして、クロックパッド１１ａ，１１ｂ、コマンドパッド１２ａ〜１２ｅ、アドレスパッド１３、データ入出力パッド（出力パッド）ＤＱ、キャリブレーションパッドＺＱ及び電源パッドＶＤＤＱ，ＶＳＳＱを備えている。その他、データストローブパッドやリセットパッドなども備えられているが、これらについては図示を省略してある。

クロックパッド１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ,／ＣＫが供給されるパッドであり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。尚、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１００に供給する。

コマンドパッド１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給されるパッドである。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。

アドレスパッド１３は、アドレス信号ＡＤＤが供給されるパッドであり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路１００に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路１００から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力パッドＤＱは、リードデータの出力及びライトデータの入力を行うためのパッドであり、データ入出力回路１００に接続されている。

図２に示すように、データ入出力回路１００には、複数の回路ユニット（以下では、単位バッファと呼ぶ）が含まれている。また、データ入出力回路１００はキャリブレーションパッドＺＱにも接続されており、内部コマンドＩＣＭＤがキャリブレーション動作を指示している場合には、キャリブレーションパッドＺＱに接続された外部抵抗Ｒを用いてキャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファ（即ち、回路ユニット）に対して共通に設定される。

尚、図２にはデータ入出力パッドＤＱを簡略化のために１つだけ示しているが、データ入出力パッドＤＱは通常、複数個設けられている。データ入出力パッドＤＱを複数個設ける場合には、データ入出力回路１００をデータ入出力パッドＤＱと同数設ける必要がある。

図３を参照すると、本発明の実施形態に係る半導体装置１０におけるデータ入出力回路１００が示されている。図３に示されたデータ入出力回路１００は、単一のデータ入出力パッドＤＱに接続された第１の出力バッファ１１０及び第２の出力バッファ１２０と、キャリブレーション用パッドＺＱに接続されたキャリブレーション回路１３０と、データ入出力パッドＤＱに接続された入力バッファ１７０とを備えている。更に、図３に示されたデータ入出力回路１００は、出力制御回路１５０及び前段回路１６１〜１６３を備え、前段回路１６１〜１６３は、出力制御回路１５０から出力される制御信号１５１Ｐ，１５１Ｎ；１５２Ｐ，１５２Ｎ；及び１５３Ｐ，１５３Ｎ及びキャリブレーション回路１３０からのインピーダンス制御信号ＤＲＺＱを受けて、リード動作、ライト動作、及び、ＯＤＴ動作を行なう。

即ち、図示されたデータ入出力回路１００は、通常のデータ入出力機能の他、ＯＤＴ機能を有している。ここで、ＯＤＴ機能とは、データパッドＤＱに接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、データ入出力回路１００を終端抵抗として機能させることによって信号の反射を防止する機能である。

図示されたデータ入出力回路１００では、データ出力時（リード動作時）には第１の出力バッファ１１０と第２の出力バッファ１２０の両方が活性化され、ＯＤＴ動作時は第２の出力バッファ１２０のみが活性化される。つまり、ＯＤＴ動作時には第１の出力バッファ１１０は非活性化される。尚、入力バッファ１７０は、データ入力時（ライト動作時）に活性化される回路であるが、入力バッファ１７０の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

図３に示された第１の出力バッファ１１０は並列接続された３つの単位バッファ（即ち、回路ユニット）１１１〜１１３によって構成され、第２の出力バッファ１１０も並列接続された３つの単位バッファ（回路ユニット）１２１〜１２３によって構成されている。ここで、単位バッファは、切り替えるべき出力インピーダンスの数に応じて設けられ、図示された例では、出力インピーダンスを６段階に切り替えることができる。また、出力インピーダンスを７段階に切り替える必要がある場合には、７つの単位バッファが設置される。

図示された単位バッファ１１１〜１１３，１２１〜１２３は互いに同一の回路構成を有しており、一例として、本実施形態ではいずれも２４０Ω（調整後の値）のインピーダンスを有している。したがって、全ての単位バッファ１１１〜１１３，１２１〜１２３が活性化されれば、データピンＤＱからみた出力回路１００の出力インピーダンスは４０Ω（＝２４０Ω／６）となる。また、第２の出力バッファ１１０を構成する３つの単位バッファ１２１〜１２３のうち、２つの単位バッファ１２１，１２２のみが活性化されれば、データピンＤＱからみたデータ入出力回路１００の出力インピーダンスは１２０Ω（＝２４０Ω／２）となり、１つの単位バッファ１２３のみが活性化されれば、データピンＤＱからみたデータ入出力回路１００の出力インピーダンスは２４０Ωとなる。

単位バッファ１１１〜１１３の動作は、前段回路１６１より供給される動作信号１６１Ｐ，１６１Ｎによって制御され、単位バッファ１２１，１２２の動作は、前段回路１６２より供給される動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は、前段回路１６３より供給される動作信号１６３Ｐ，１６３Ｎによって制御される。

次に、本発明の理解を容易にするために、図４を参照して、データ入出力回路４００の一般的な等価回路例を説明する。図４では、データ入出力回路４００のデータ出力回路部分だけが示されており、図示されたデータ出力回路部分は、７つの単位バッファ（ここでは、第１〜第７の単位バッファと呼ぶ）４１１〜４１７を含み、各単位バッファ４１１〜４１７はここではデータ入出力パッドＤＱに接続されている。

ここで、第１〜第７の単位バッファ４１１〜４１７を構成する各単位バッファ（即ち、回路ユニット）は、Ｐチャネルトランジスタ群Ｐｃｈ、Ｎチャネルトランジスタ群Ｎｃｈ、及びＰ及びＮチャネルトランジスタ群Ｐｃｈ，Ｎｃｈ間に直列に接続された２つの抵抗Ｒを備え、２つの抵抗Ｒの共通接続点はデータ入出力パッドＤＱに接続されている。実際に使用される場合、Ｐチャネルトランジスタ群Ｐｃｈのソースは電源ＶＤＤに接続され、Ｎチャネルトランジスタ群Ｎｃｈのソースは電源（接地電源）ＶＳＳに接続されている。

図示されたＰチャネルトランジスタ群Ｐｃｈ及びＮチャネルトランジスタ群Ｎｃｈはそれぞれ複数のＰ及びＮチャネルトランジスタ（例えば、５個のトランジスタ）によって構成され、これら複数のＰ及びＮチャネルトランジスタを選択的に動作させることによって、外部に接続されるべき回路とのマッチングを取ることができる。この場合、Ｐチャネルトランジスタ群Ｐｃｈの５個のＰｃｈトランジスタはプルアップ回路ＰＵを構成し、他方、Ｎチャネルトランジスタ群Ｎｃｈの５個のＮｃｈトランジスタはプルダウン回路ＰＤを構成する。

しかしながら、各Ｐ及びＮチャネルトランジスタ群Ｐｃｈ，Ｎｃｈを構成するトランジスタの動作は本発明と直接には関係していないので、図４では、各単位バッファの複数のトランジスタを単一のトランジスタによって表している。

また、図示された単位バッファは、単位バッファに含まれるプルアップ回路ＰＵ又はプルダウン回路ＰＤをオンにすることにより、抵抗Ｒを終端抵抗として使用したＯＤＴ機能を有している。このため、抵抗ＲはＯＤＴ抵抗と呼ぶことができる。ＯＤＴ抵抗Ｒを配置することによって、図４に示されたデータ入出力回路１００は、単位バッファに接続された内部回路の非選択状態において外部回路からの信号に対する終端回路を構成することができる。通常、各単位バッファ４１１〜４１７に設けられる抵抗Ｒの抵抗値は、各単位バッファの出力インピーダンスと等しい値、例えば、２４０Ωに設計されている。

図４に示されたデータ入出力回路４００の単位バッファ４１１〜４１７中のトランジスタは、静電気放電（ＥＳＤ）に対してある程度保護素子としても機能する。しかしながら、図示されたデータ入出力回路４００においても、外部からの静電気放電（ＥＳＤ）に対する保護回路を設けることが望ましい。

そこで、本発明者等は、ＥＳＤ保護回路の最適位置を決定するために、種々の実験を行なった。

図５を参照すると、実験に用いられた回路の一例が示されている。図５では、パッド５００に対して、図４と同様に、それぞれＯＤＴ抵抗を有する７つの単位バッファを設けた例が示されている。図示されたパッド５００は、１００μｍ×５０μｍ程度の長辺及び短辺を備えた矩形形状を有している。一方、図示された７つの単位バッファは、それぞれＰチャネルトランジスタ群中の単一の出力トランジスタ（出力Ｔｒ）５０１〜５０７によって示されており、他の部分は省略されている。

また、図５では、第１の配線部分５１１〜５１７及びＯＤＴ抵抗を構成する第２の配線部分５２１〜５２７が示されている。第１の配線部分５１１〜５１７及はアルミニウムによって形成され、他方、第２の配線部分５２１〜５２７は抵抗Ｒの抵抗値を実現するためにタングステンによって形成され、第１の配線部分５１１〜５１７に直列に接続されている。

第１の配線部分５１１〜５１７は、例えば、Ｐチャンネルトランジスタによって構成された出力トランジスタ（出力Ｔｒ）５０１〜５０７のドレイン領域に接続されている。図示された各出力トランジスタ（出力Ｔｒ）５０１〜５０７は、第１の配線部分５１１〜５１７の両側に配置されたゲート電極と、各ゲート領域に関連した拡散領域とによって特徴付けられている。したがって、図５に示された第１及び第２の配線部分５１１〜５１７及び５２１〜５２７は、図４に示されたＰチャネルトランジスタＰｃｈのドレインから抵抗Ｒまでの経路に相当していることが分る。

図５を更に参照すると、第３の配線部分５３１が設けられており、当該第３の配線部分５３１は第２の配線部分５２１〜５２７に共通に接続され、第３の配線部分５３１は第４の配線部分５４１〜５４７を介して、データ入出力パッド５０１の長辺に接続されている。

ここで，第４の配線部分５４１〜５４７は、パッド５００に隣接して設けられたＥＳＤ保護回路を構成する７つのトランジスタに接続されている。即ち、図５では、各単位バッファのＯＤＴ抵抗とパッド５００とが、共通接続配線経路及び第４の配線部分５４１〜５４７を介して接続されている。ＥＳＤ保護回路を構成するトランジスタは出力トランジスタ５０１〜５０７よりも大きなサイズを有している。

このように、第３の配線部分５３１により、複数の単位ユニットからの第２の配線部分５２１〜５２７を共通に接続した場合、ＥＳＤに対して十分な耐圧を維持できるものの、単位バッファの数が増加すると、第３の配線部分５３１における抵抗の影響を受け、出力抵抗の精度が悪くなることが判明した。

図６を参照すると、本発明者等の他の実験によるＥＳＤ保護回路の配置例が示されている。ここでは、正方形形状のパッド６００の一辺に、図５と同様な形式で表された出力トランジスタ（出力Ｔｒ）６０１〜６０７、各出力トランジスタ６０１〜６０７に接続された第１の配線部分６１１〜６１７、及びタングステンによって形成され、一端を第１の配線部分６１１〜６１７にそれぞれ接続された第２の配線部分６２１〜６２７とを備え、第２の配線部分６２１〜６２７の他端を直接正方形形状のパッド６００に接続している。

また、図示された例では、パッド６００の他の辺に隣接してＥＳＤ保護回路が設けられ、ＥＳＤ保護回路を構成する各トランジスタに接続された第３の配線部分６３１〜６３７がパッド６００の他の辺に接続されている。

図６に示された構成では、図５に示された構成に比較してＯＤＴ抵抗の抵抗値の誤差を少なくできる反面、ＥＳＤ耐圧が低いことが判明した。

図７を参照すると、本発明を原理的に説明するデータ入出力回路のレイアウトが示されており、ここでは、図５及び６と同様に、データ入出力回路の出力回路部のレイアウトのみが示されている。この関係で、以下の説明は、データ入出力パッドＤＱ７００に関連した回路についてのみ説明するが、本発明は何等これに限定されることなく、他のパッドに関連した回路にも同様に適用できる。

図７に示された出力回路部は、出力トランジスタ（出力Ｔｒ）（例えば、Ｐｃｈトランジスタ）７０１〜７０７、ＯＤＴ抵抗部、及びＥＳＤ保護回路（ＥＳＤ）を備え、図からも明らかな通り、ＥＳＤ保護回路（ＥＳＤ）はＯＤＴ抵抗部とパッドＤＱ７００の間に設けられている。出力トランジスタ７０１〜７０７の例えばドレインに接続され、アルミニウムによって形成された第１の配線部７１１〜７１７は、タングステンによって形成された第２の配線部７２１〜７２７にそれぞれ直列に接続されている。第１の配線部７１１〜７１７の一部と、これら第１の配線部７１１〜７１７にそれぞれ直列の接続された第２の配線部７２１〜７２７はＯＤＴ抵抗部として動作する。

更に、第２の配線部７２１〜７２７は、アルミニウムによって形成された第３の配線部７３１〜７３７に直列に接続され、これら第３の配線部７３１〜７３７はそれぞれパッド７００に個別に接続されている。第３の配線部７３１〜７３７は、矩形形状のパッド７００の長辺に接続され、且つ、ＥＳＤ保護回路を構成するトランジスタ７４１〜７４７に接続されている。

図７からも明らかなように、第１〜第３の配線部によって構成される出力トランジスタ７０１〜７０７からパッド７００に至る配線は、個別独立している。即ち、複数（図７では７個）の単位バッファは、ＥＳＤ保護回路用第３の配線部７３１〜７３７をそれぞれ含んだ構成を有している。このように、単位バッファを繰り返し配置した構成を有しているため、ＥＳＤに対して均一な放電経路を形成することができる。したがって、図５と同程度のＥＳＤ耐圧を実現でき、また、ＥＳＤに対する抵抗値も図６と同程度に均一化することができる。

図８を参照すると、図７に示したデータ入出力回路の等価回路図が示されている。尚、図８では、単位バッファを構成するＰｃｈトランジスタ７０１〜７０７だけでなく、Ｎｃｈトランジスタ７５１〜７５７及びこれらＮｃｈトランジスタ７５１〜７５７に接続されたＯＤＴ抵抗７６１〜７６７も示されている。

図示されたＥＳＤ保護回路は、抵抗７２１〜７２７と抵抗７６１〜７６７の共通接続点にそれぞれドレインを接続されたＮｃｈトランジスタ７４１〜７４７を備え、各Ｎｃｈトランジスタ７４１〜７４７のドレインはパッド７００に個別に接続されている。また、ＥＳＤ保護回路を構成する各Ｎｃｈトランジスタ７４１〜７４７のゲートとソースは共通に接続され、電源（設置電源）ＶＳＳパッドに接続されている。

図８に示されたデータ入出力回路は、独立した７つの配線経路を有しているため、７つの段階の出力インピーダンスを確実に実現することができる。例えば、単一の単位バッファに伴う寄生抵抗が１Ωである場合、単一の単位バッファだけが使用される場合における寄生抵抗の影響は１Ωとなり、７つの単位バッファが使用される場合における寄生抵抗の影響は１／７Ωとなる。このため、出力抵抗を容易に所望に値に適合させることができる。

ここで、図７の第１の配線部７１１〜７１７と第２の配線部７２１〜７２７とを直列に接続した場合における各直列回路の抵抗値を２３９Ωとし、ＥＳＤ保護回路の寄生抵抗を１Ωであるものとする。この状態で、単一の単位バッファだけが使用される場合、直列抵抗は２４０Ωとなり、他方、７個の単位バッファが使用される場合には、２４０／７（＝３４．２９Ω）となる。よって、ＥＳＤ保護回路を設けたことによる寄生抵抗の影響を実質的に無くすことができる。

図９を参照すると、本発明の第１の実施形態に係るデータ入出力回路のレイアウトが示されている。図９に示されたデータ入出力回路のレイアウトは、図８に示された等価回路に対応している。ここでは、図８との対応関係を明確にするために、図１０（ａ）及び（ｂ）に示された回路図及び実体配線図をも参照して説明する。

図１０（ａ）及び（ｂ）では、理解を容易にするために図９の右端に示された単位ユニットのみが示され、図１０（ａ）及び（ｂ）における各部の位置は互いに対応付けられている。図１０（ｂ）に示されているように、Ｐ型基板１００１に形成されたＮウェル１００２に、２つのＰ型拡散層が設けられ、Ｐｃｈトランジスタのソース、ドレインが形成され、ソース、ドレイン間のチャネル領域にはゲート電極が形成されている。また、Ｐ型基板１００１には、Ｎ型拡散層が形成され、Ｎｃｈトランジスタ７５７のドレイン、ソースが設けられ、ドレイン、ソース間のチャネル領域にはゲート電極が形成されている。

また、図示された例では、Ｎｃｈトランジスタによって形成されたＥＳＤ保護回路を形成するＮｃｈトランジスタ７４７が設けられている。当該Ｎｃｈトランジスタ７４７のソースとゲートは、図１０（ａ）に示すように共通に接続され、電源（例えば、接地電源）に接続され、抵抗を構成している。

図１０（ｂ）に示されているように、Ｐｃｈトランジスタ７０７のドレインは、基板１００１上に形成された絶縁膜に設けられたコンタクトを通して、抵抗Ｒに接続されており、Ｎｃｈトランジスタのドレインもコンタクトを介して、抵抗Ｒに接続されている。２つの抵抗Ｒは共通接続領域１００４を介して、外部配線１００５に接続され、当該外部配線１００５はパッド７００に接続されている。図１０（ｂ）に示された外部配線１００５は、図９に示されたＥＳＤ保護回路を構成するトランジスタ７４７上の配線７３７を含んでいる。

図９に示されたデータ入出力回路は、図１０に示されたＰｃｈトランジスタ７０７、Ｎｃｈトランジスタ７５７、ＯＤＴ抵抗Ｒを形成する抵抗Ｒの一部、及び外部配線１００５によって表されている。この関係で、図９では、共通接続領域１００４及び内部配線等は省略されている。

各単位バッファの出力トランジスタ（出力Ｔｒ）からパッド７００までの抵抗値は、互いに同一であり、且つ、各単位バッファは同一のＥＳＤ経路を形成できる。即ち、図９に示されたデータ入出力回路は高精度な抵抗値を得ることができると共に、十分なＥＳＤ耐圧を実現できる。

図１１を参照して、本発明の第２の実施形態に係るデータ入出力回路を説明するが、図１１においても、データ出力回路のみが示されている。図１１では、図９及び１０と同様な形式で表されたＰｃｈトランジスタ１１０３及びＮｃｈトランジスタ１１０５、ＯＤＴ抵抗を備えている。尚、図１１では、各単位バッファは同一の形状であるため、最左端の単位バッファのみに参照番号が付されている。

図１１に示されたデータ入出力回路は、ＯＤＴ抵抗に直列に接続され、且つ、ＥＳＤ保護回路のトランジスタ７４７のドレインに接続された配線１１０７によって特徴付けられている。即ち、図１１に示された配線１１０７は、２つに分岐された分岐配線を構成しており、各分岐配線１１０７には、ＥＳＤ保護回路を構成するトランジスタのドレインに接続されると共に、パッド１１００にも接続されている。

このように、ＥＳＤ保護回路上の配線１１０７を複数に分岐し、並列に接続された分岐配線を構成することによっても、図９と同様な効果を得ることができる。また、ＥＳＤ保護回路の配線１１０７を並列な分岐配線し、各分岐配線をトランジスタに接続することにより、放電経路を増加させてＥＳＤ耐圧を上げることができ、且つ、放電電荷のアンバランスを軽減できる。

図１２を参照して、本発明の第３の実施形態に係るデータ入出力回路のレイアウトを説明する。図１２では、パッド１２００に接続されるべき出力トランジスタ（出力Ｔｒ）が７個であり、ＥＳＤの放電経路を形成するＥＳＤ保護回路のトランジスタが９個の場合を示している。即ち，ＥＳＤ保護回路のトランジスタの数が出力トランジスタＴｒの数よりも多い場合を示している。このように，ＥＳＤ保護回路のトランジスタの数が出力トランジスタＴｒの数よりも多い場合、放電経路の数が多いため、ＥＳＤ保護の点で問題ないように考えられる。

しかしながら、実際には、ＥＳＤ保護回路のトランジスタのトランジスタが出力トランジスタＴｒよりも多くなると、ＥＳＤの放電経路に差ができてしまい、電流が集中してしまう放電経路が出来てしまい、結果的にＥＳＤ破壊が生じることがあった。

図１２では、このことを考慮して、７つの単位バッファ１２１１〜１２１７の外に、ＥＳＤ回路を構成する２つの付加ＥＳＤ保護回路１２２１、１２２３に、出力ダミートランジスタ回路１２２５、１２２７が接続されている。このように、付加ＥＳＤ保護回路１２２１、１２２３と出力ダミートランジスタ回路１２２５、１２２７を含む出力ダミー回路１２２９は、それぞれ単位バッファ１２１１、１２１７と同一であるため、ＥＳＤに対する放電経路を均一にすることができる。このため、ＥＳＤによる破壊を防止することができる。即ち、図１２に示されたデータ入出力回路は出力トランジスタＴｒを追加して、単位バッファと同様な構成をとることにより、ＥＳＤによる破壊を防止できる。

図１３を参照して、本発明の第４の実施形態に係るデータ入出力回路のレイアウトを説明する。図１３に示された例では、パッド１３００に接続されるべき出力トランジスタＴｒが７個であり、ＥＳＤ保護回路が出力トランジスタＴｒの数よりも少ない場合（図１３では、ＥＳＤ保護回路を構成する回路の数が５個の場合が示されている）、ＥＳＤ保護回路を備えていない出力トランジスタＴｒ回路１３０１、１３０３にも、追加的なＥＳＤ保護回路１３０５、１３０７がそれぞれ接続されている。ここで、出力トランジスタＴｒ回路１３０１、１３０３は、他の単位バッファにおける出力トランジスタ回路Ｔｒと同様に、Ｐｃｈトランジスタ及びＮｃｈトランジスタ、及びＯＤＴ抵抗を含んでいる。

この構成によっても、ＥＳＤ放電経路が同一となり、この結果、ＥＳＤ放電経路を均一化でき、ＥＳＤ破壊を防止できる。

以上説明した実施形態では、データ入出力パッドＤＱに接続されたデータ入出力回路についてのみ説明したが、本発明は何等これに限定されることなく、データ以外の信号を入出力するパッドに接続された単位バッファ以外の回路ユニットにも同様に適用できる。更に、データ入出力パッドを備えたＤＲＡＭについて説明したが、本発明はＤＲＡＭ以外の半導体装置にも同様に適用できる。

３００ 半導体チップ３００
３１０ バンク（Bank）
３２０ データ入出力回路領域
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ メモリセルアレイ
８０ ＤＬＬ回路
１００ データ入出力回路
１１０ 第１の出力バッファ
１１１〜１１３ 単位バッファ
１２０ 第２の出力バッファ
１２１〜１２３ 単位バッファ
１３０ キャリブレーション回路
１５０ 出力制御回路
１６１〜１６３ 前段回路
１７０ 入力バッファ
４１１〜４１７ 第１〜第７の単位バッファ
５００、６００ パッド
５０１〜５０７ 出力トランジスタ
５１１〜５１７ 第１の配線部分
５２１〜５２７ 第２の配線部分
５３１ 第３の配線部分
５４１〜５４７ 第４の配線部分
６０１〜６０７ 出力トランジスタ
６１１〜６１７ 第１の配線部分
６２１〜６２７ 第２の配線部分
６３１〜６３７ 第３の配線部分
７００ パッド
７０１〜７０７ 出力トランジスタ（Ｐｃｈ）
７１１〜７１７ 第１の配線部
７２１〜７２７ 第２の配線部
７３１〜７３７ 第３の配線部
７４１〜７４７ トランジスタ（Ｎｃｈ）
７５１〜７５７ トランジスタ（Ｎｃｈ）
１００１ 半導体基板（Ｐ型）
１００２ Ｎウェル
１００４ 共通接続領域
１００５ 外部配線
１１００ パッド
１１０３ トランジスタ（Ｐｃｈ）
１１０５ トランジスタ（Ｎｃｈ）
１１０７ 分岐配線
１２００ パッド
１２１１〜１２１７ 単位バッファ
１２２１、１２２３ 付加ＥＳＤ保護回路
１２２５、１２２７ 出力ダミートランジスタ回路
１２２９ 出力ダミー回路
１３００ パッド
１３０１、１３０３ 出力トランジスタ回路
１３０５、１３０７ 追加的なＥＳＤ保護回路

Claims (14)

1. パッドと、当該パッドに隣接して配置された複数の回路ユニットとを備え、
   前記各回路ユニットは、トランジスタ回路、当該トランジスタ回路に隣接配置された終端抵抗調整（ＯＤＴ）回路、静電気放電（ＥＳＤ）保護回路、及び、前記トランジスタ回路、前記ＯＤＴ回路、及び前記ＥＳＤ保護回路を通して延在し、前記パッドに接続された配線を含み、
   前記複数の回路ユニットの前記配線は、互いに分離して個別に前記パッドに接続されていることを特徴とする半導体装置。
2. 前記各回路ユニットの前記ＥＳＤ保護回路は、前記パッドと前記ＯＤＴ回路の間に配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記各回路ユニットの前記ＯＤＴ回路は、前記ＥＳＤ保護回路と前記トランジスタ回路の間に配置されていることを特徴とする請求項２記載の半導体装置。
4. 前記複数の回路ユニットに含まれる前記トランジスタ回路は、出力トランジスタ回路であり、前記パッドはデータ出力用パッドであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記複数の回路ユニットの前記配線は互いに等しい抵抗値を有していることを特徴とする請求項１〜４のいずれか一項記載の半導体装置。
6. 前記各回路ユニットの前記配線は、前記各回路ユニットの前記トランジスタ回路、前記ＯＤＴ回路、及び前記ＥＳＤ保護回路とそれぞれ電気的に接続されていることを特徴とする請求項５記載の半導体装置。
7. 前記トランジスタ回路、前記ＯＤＴ回路、及び前記ＥＳＤ保護回路における前記各回路ユニットの前記配線は、同一の配線形状を有していることを特徴とする請求項６記載の半導体装置。
8. 前記各回路ユニットの前記配線のうち、前記ＥＳＤ保護回路における配線は、前記トランジスタ回路及び前記ＯＤＴ回路における配線形状と異なっていることを特徴とする請求項６記載の半導体装置。
9. 前記各回路ユニットの前記配線のうち、前記トランジスタ回路及び前記ＯＤＴ回路における配線形状は、単一ライン形状を有し、他方、前記ＥＳＤ保護回路における配線は、複数ライン形状を有していることを特徴とする請求項８記載の半導体装置。
10. 前記複数の回路ユニットはダミー回路ユニットを含むことを特徴とする請求項１〜９のいずれか一項記載の半導体装置。
11. 前記ダミー回路ユニットは、前記各回路ユニットと同一の構造を有していることを特徴とする請求項１０記載の半導体装置。
12. 前記各回路ユニットの前記ＥＳＤ保護回路は、ＥＳＤ用トランジスタを含み、当該ＥＳＤ用トランジスタは前記トランジスタ回路を構成するトランジスタよりも大きなサイズを有していることを特徴とする請求項１〜１１のいずれか一項記載の半導体装置。
13. 前記各回路ユニットを構成する前記トランジスタ回路は、ｎチャネルトランジスタ及びｐチャネルトランジスタを含んでいることを特徴とする請求項１〜１２のいずれか一項記載の半導体装置。
14. 前記パッドは、データ入出力用パッドであることを特徴とする請求項１〜１３のいずれか一項記載の半導体装置。

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