JP2014146910A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の回路規模を抑制しつつ、電源抵抗に起因するインピーダンスのずれを抑制する。
【解決手段】出力回路１０１は、１以上の単位バッファを含む複数の出力バッファ（単位バッファグルー）を含む。出力バッファごとに設けられた前段回路は、各単位バッファのインピーダンスを調整する。出力制御回路１５０は、１以上の前段回路を選択することにより、１以上の出力バッファを選択的に活性化させる。補正抵抗ＲＣ１〜ＲＣ３は、出力バッファごとに設けられ、出力バッファの出力端子とデータ端子２４の間に直列接続される。補正抵抗の抵抗値は、出力バッファに含まれる単位バッファの数に応じて異なる値に設定される。
【選択図】図２

Description

本発明は半導体装置に関し、特に、出力バッファのインピーダンスを調整可能な入出力回路を備えた半導体装置に関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる（特許文献１，２参照）。

特許文献１，２に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。

他方、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置においては、出力回路のインピーダンスが切り替え可能であることが要求される。このような要求を満たすためには、インピーダンスの異なる複数の出力バッファを用意しておくことが考えられる。しかしながら、この方法では、出力回路全体の回路規模が非常に大きくなるばかりでなく、出力バッファごとにキャリブレーション回路を設けなければならなくなる。

このような問題を解決するためには、インピーダンスの異なる複数の出力バッファを用意しておくのではなく、互いに同一の構成を持った単位バッファを複数個用意しておき、指定されたインピーダンスに応じて、並列に使用する単位バッファの数を変えればよい。この方法によれば、一つの単位バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。

特開２００６−２０３４０５号公報 特開２００８−０６０６７９号公報

しかしながら、特許文献２でも指摘されているように、並列に使用する単位バッファの数が多くなるにつれて、出力インピーダンスと目標インピーダンスとの乖離（誤差）が大きくなる傾向がある。その主たる理由は、同時活性化させる単位バッファの数が多くなるほど動作電流が増えるため、電源端子の寄生抵抗（以下、「電源抵抗」とよぶ）による電圧降下が大きくなることにある。より具体的には、キャリブレーションは１つのレプリカバッファを対象として行われるが、通常動作時には複数の単位バッファを同時に制御することもあるため、この動作条件の違いが目標インピーダンスと実際の出力インピーダンスを乖離させてしまう。

特許文献２は、このような出力インピーダンスの目標インピーダンスからの乖離を抑制するために単位バッファごとに設けられる補正抵抗の値を調整している。しかし、この場合には単位バッファの数だけ補正抵抗を設ける必要があるため、回路サイズを縮小する上では好ましくない。

本発明に係る半導体装置は、１以上の単位バッファを含む複数の単位バッファグループと、単位バッファグループごとに設けられ、単位バッファのインピーダンスを調整する複数の前段回路と、１以上の前段回路を選択することにより、１以上の単位バッファグループを選択的に活性化させる出力制御回路と、単位バッファグループごとに設けられ、単位バッファグループの出力端子とデータ端子の間に直列接続される複数の補正抵抗を備える。複数の補正抵抗の抵抗値は、単位バッファグループに含まれる単位バッファの数に応じて異なる値に設定される。

本発明によれば、回路規模を抑制しつつ、電源抵抗に起因するインピーダンスのずれを抑制しやすくなる。

半導体装置の全体構成を示すブロック図である。 データ入出力回路の構成を示すブロック図である。 単位バッファの回路図である。 キャリブレーション回路の回路図である。 プルアップ回路の回路図である。 プルダウン回路の回路図である。 データ入出力回路において１つの単位バッファが選択されたときのブロック図である。 データ入出力回路において２つの単位バッファが選択されたときのブロック図である。 データ入出力回路において３つの単位バッファが選択されたときのブロック図である。 補正抵抗を調整しないときの出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 補正抵抗の第１の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 補正抵抗の第２の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 補正抵抗の第３の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 補正抵抗の第４の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 補正抵抗の本実施形態の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。 変形例におけるデータ入出力回路の構成を示すブロック図である。 積層型の半導体装置の模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ（Double Data Rate）型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ端子２４およびキャリブレーション端子ＺＱを備える。その他、電源端子やデータストローブ端子なども備えられるが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は内部クロック生成回路２２に供給され、内部クロック生成回路２２によって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、キャリブレーション回路１００を含む各種内部回路に供給され、同期信号として用いられる。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。

図１に示すように、内部コマンドＩＣＭＤのうちキャリブレーション信号ＩＺＱはキャリブレーション回路１００に供給される。キャリブレーション信号ＩＺＱは、コマンド端子１２ａ〜１２ｅを介してキャリブレーションコマンドが発行された場合に活性化される内部コマンドである。その他の内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３などに供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。

アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスはロウ系制御回路５１に供給され、カラムアドレスはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるワード線ＷＬを選択する。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるセンスアンプＳＡを選択する。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路７０に接続される。

データ入出力回路７０はデータ端子２４に接続される。リード動作時においては、センス回路６３及びデータ入出力回路７０を介してメモリセルアレイ６０から読み出されたリードデータＤＱが所定のインピーダンスでデータ端子２４から出力される。一方、ライト動作時においては、データ端子２４に入力されたライトデータＤＱがデータ入出力回路７０及びセンス回路６３を介してメモリセルアレイ６０に書き込まれる。

データ入出力回路７０におけるインピーダンスの調整は、キャリブレーション回路１００より供給されるインピーダンスコードＤＲＺＱによって指定される。キャリブレーション回路１００は、キャリブレーション端子ＺＱに接続された外部抵抗Ｒｅの抵抗値を参照しながらキャリブレーション動作を行い、これによってインピーダンスコードＤＲＺＱを生成する。キャリブレーション回路１００の動作（キャリブレーション動作）は、キャリブレーション信号ＩＺＱの活性化に応答して開始される。キャリブレーション回路１００の詳細については後述する。

図２は、データ入出力回路７０の構成を示すブロック図である。

データ入出力回７０は、出力回路１０１、入力バッファ１７０、前段回路１４１〜１４３、出力制御回路１５０を備える。出力回路１０１は、出力バッファ１３０（第１の単位バッファグループ）、出力バッファ１２０（第２の単位バッファグループ）および出力バッファ１１０（第３の単位バッファグループ）という３つの出力バッファを含む。ただし、本発明の出力バッファの個数は、３つに限定されるものではない。

出力バッファ１１０は４つの単位バッファ１１１〜１１４を含み、出力バッファ１２０は２つの単位バッファ１２１，１２２を含み、出力バッファ１３０は１つの単位バッファ１３１を含む。出力バッファ中の単位バッファの個数は、図２に示す構成に限定されるものではないが、後述の理由により、各出力バッファの単位バッファの個数は１，２，４のような２のべき乗数であることが好ましい。

単位バッファ１１１〜１１４、１２１、１２２、１３１は、それぞれインピーダンスを調整可能である。本実施形態においては、各単位バッファ１１１〜１１４、１２１、１２２、１３１のインピーダンスの目標値（目標インピーダンス）は１２０Ωである。このような構成により、１つのキャリブレーション回路で複数の単位バッファのインピーダンスを一括して調整できる。

また、各単位バッファ１１１〜１１４、１２１、１２２、１３１は、リード動作時において、自身が含まれる出力バッファ１１０，１２０，１３０が選択されるときに活性化され、データ端子２４をハイレベルまたはローレベルのいずれかに駆動する。

出力バッファ１１０〜１３０の前段には、前段回路１４１〜１４３が設けられている。前段回路１４１〜１４３は、対応する出力バッファを活性化させるか否かを指定し、対応する出力バッファに含まれる１以上の単位バッファのインピーダンスを調整する。

図２に示すように、前段回路１４１〜１４３には、出力制御回路１５０から活性化信号１５１Ｐ〜１５３Ｐと活性化信号１５１Ｎ〜１５３Ｎが供給され、キャリブレーション回路１００からインピーダンスコードＤＲＺＱが共通に供給される。つまり、前段回路１４１〜１４３は、活性化信号１５１Ｐ〜１５３Ｐまたは活性化信号１５１Ｎ〜１５３Ｎによって、対応する出力バッファの活性化を指示されると、インピーダンスコードＤＲＺＱに応じて、対応する出力バッファの中の１以上の単位バッファ１１１〜１１４、１２１、１２２、１３１に含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する。これら出力トランジスタのオン／オフは、活性化信号１４１Ｐ〜１４３Ｐ及び活性化信号１４１Ｎ〜１４３Ｎによって指定される。

出力制御回路１５０は、複数の出力バッファ１１０〜１３０のうち活性化させる出力バッファ１１０〜１３０を指定するとともに、活性化させる単位バッファの出力論理レベルを指定する。活性化させる出力バッファの指定は、モードレジスタ５３から供給される駆動能力設定信号ＤＳに基づく。

このように、出力制御回路１５０が、駆動能力設定信号ＤＳに基づいて、活性化対象の出力バッファを選択することで、活性化すべき単位バッファの数を変化させる。活性化される単位バッファの数が変化すると、データ端子２４のインピーダンス（出力インピーダンス）が変化する。

図２に示すように、本実施形態では、単位バッファ１１１〜１１４、１２１、１２２、１３１がデータ端子に並列接続されているため、活性化される単位バッファの数が増えると出力インピーダンスは減少し、逆に、活性化される単位バッファの数が減ると出力インピーダンスは増加する。

本実施形態においては、出力バッファ１３０（単位バッファ１３１）は、補正抵抗ＲＣ１（第１の補正抵抗）を介してデータ端子２４と接続される。出力バッファ１２０（単位バッファ１２１，１２２）は、補正抵抗ＲＣ２（第２の補正抵抗）を介してデータ端子２４と接続される。出力バッファ１１０（単位バッファ１１１〜１１４）は、補正抵抗ＲＣ３を介してデータ端子２４と接続される。このように、本実施形態においては、出力バッファ（単位バッファグループ）ごとに共通の補正抵抗ＲＣ１〜ＲＣ３が設けられる。

出力制御回路１５０は、出力バッファ１１０，１２０，１３０を選択的に活性化させることで出力インピーダンスを調整する。単位バッファと補正抵抗ＲＣ１〜ＲＣ３の抵抗値をそれぞれＲＭ，Ｒ１〜Ｒ３とすると、出力バッファ１３０のみが活性化されたときには出力インピーダンスはＲＭ＋Ｒ１となる。同様に、出力バッファ１２０のみが活性化されたときの出力インピーダンスはＲＭ／２＋Ｒ２となり、出力バッファ１１０のみが活性化されたときの出力インピーダンスはＲＭ／４＋Ｒ３となる。

たとえば、Ｒ１を１２０Ω、Ｒ２を６０Ω、Ｒ３を３０Ω、ＲＭを１２０Ω（目標インピーダンス）とすると、出力バッファ１３０のみが活性化されたときには、出力インピーダンスはＲＭ＋Ｒ１＝２４０Ωとなる。同様に、出力バッファ１２０のみが活性化されたときの出力インピーダンスはＲＭ／２＋Ｒ２＝６０＋６０＝１２０Ωとなり、出力バッファ１３０の選択時に比べて出力インピーダンスは半分になる。出力バッファ１１０が活性化されたときの出力インピーダンスはＲＭ／４＋Ｒ３＝３０＋３０＝６０Ωとなる。このように、単位バッファの数を変更することにより、７種類の出力インピーダンスを設定できる。

ただし、上記の説明においては電源抵抗を考慮していない。電源抵抗が存在することによって生じる問題とその解決方法については図７以降に関連して詳述する。したがって、それまでは電源抵抗が存在しない、一種の理想状態を前提として説明する。

図３は、単位バッファ１３１の回路図である。

図３に示すように、単位バッファ１３１は、電源線（電源電位ＶＤＤＱ）に対して並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ２１１〜２１５と、電源線（電源電位ＶＳＳＱ）に対して並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ２２１〜２２５がノードＢで接続されている。ノードＢは補正抵抗ＲＣ１（抵抗値Ｒ１）を介してデータ端子２４に接続される。単位バッファ１３１のうち、ＰチャンネルＭＯＳトランジスタ２１１〜２１５からなる部分はプルアップ回路ＰＵ１を構成しており、ＮチャンネルＭＯＳトランジスタ２２１〜２２５からなる部分はプルダウン回路ＰＤ１を構成している。以下、プルアップ回路ＰＵ１のことを出力調整部１８ともよぶ。

出力トランジスタ２１１〜２１５のゲートには、活性化信号１４１Ｐを構成する５つの活性化信号１４１Ｐ１〜１４１Ｐ５が供給され、出力トランジスタ２２１〜２２５のゲートには、活性化信号１４１Ｎを構成する５つの活性化信号１４１Ｎ１〜１４１Ｎ５が供給される。これにより、単位バッファ１３１に含まれる１０個のＭＯＳトランジスタは、１０本の活性化信号１４１Ｐ１〜１４１Ｐ５と活性化信号１４１Ｎ１〜１４１Ｎ５によって、個別にオン／オフ制御される。

プルアップ回路ＰＵ１とプルダウン回路ＰＤ１は、導通時に所定のインピーダンス（目標値は１２０Ω）となるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを目標値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路（出力調整部１８）が用いられている。

単位バッファ１３１のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、出力トランジスタ２１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、出力トランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、出力トランジスタ２２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、出力トランジスタ２２２〜２２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。

補正抵抗ＲＣ１の抵抗値Ｒ１は、並列トランジスタのオン抵抗ＲＭとほぼ同じ値（例：１２０Ω）に設計されている。これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ端子２４からみた単位バッファ１１１のインピーダンスは２４０Ω（＝１２０Ω＋１２０Ω）となる。補正抵抗ＲＣ１としては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。

他の単位バッファ１１１〜１１４、１２１、１２２についても、それらに対応する活性化信号１４１Ｐ〜１４３Ｐ及び動作信号１４１Ｎ〜１４３Ｎが入力される他は、図３に示した単位バッファ１３１と実質的に同じ回路構成を有している。ただし、補正抵抗ＲＣ２は６０Ω、補正抵抗ＲＣ３は３０Ωに設定される（以下、「規定値」とよぶ）。ただし、電源抵抗を考慮すると、補正抵抗ＲＣ１〜ＲＣ３の実際の抵抗値は、上述の規定値から多少ずらされている。

図４は、キャリブレーション回路１００の回路図である。

図４に示すように、キャリブレーション回路１００は、プルアップ回路（レプリカ回路）３１０，３２０と、プルダウン回路３３０と、プルアップ回路３１０，３２０の動作を制御するカウンタ３４０と、プルダウン回路３３０の動作を制御するカウンタ３５０と、カウンタ３４０を制御するコンパレータ３６０と、カウンタ３５０を制御するコンパレータ３７０と、コンパレータ３６０、３７０に基準電圧ＺＱＶＲＥＦ（＝１／２ＶＤＤ）を供給する電圧発生回路３８０、カウンタの動作信号ＡＣＴ１，ＡＣＴ２を発生するキャリブレーション制御回路３９０と、を備えている。

図５は、プルアップ回路３１０の回路図である。

図５に示すように、プルアップ回路３１０は、単位バッファ１３１に含まれるプルアップ回路ＰＵ１と実質的に同じ回路構成を有している。つまり、プルアップ回路３１０は、電源端子ＶＤＤＱとキャリブレーション端子ＺＱの間に並列接続された５つのＰチャンネルＭＯＳトランジスタ４１１〜４１５（出力調整部１４）および抵抗Ｒ（１２０Ω）を備える。

プルアップ回路３１０に含まれるトランジスタ４１１〜４１５は、図３に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、トランジスタ４１１〜４１５のＷ／Ｌ比もそれぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路３１０に含まれるトランジスタ４１１〜４１５と、図３に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

トランジスタ４１１〜４１５のゲートには、カウンタ３４０よりインピーダンスコードＤＲＺＱＰの対応するビットがそれぞれ供給されており、これによってプルアップ回路３１０のインピーダンスが指定される。

プルアップ回路３２０についても、出力調整部１４の他端が接点Ａに接続されている他は、図５に示したプルアップ回路３１０と同一の回路構成を有している。したがって、プルアップ回路３２０に含まれる５つのトランジスタのゲートには、インピーダンスコードＤＲＺＱＰの対応するビットがそれぞれ供給される。

図６は、プルダウン回路３３０の回路図である。

図６に示すように、プルダウン回路３３０は、単位バッファ１３１に含まれるプルダウン回路ＰＤ１と実質的に同じ回路構成を有している。つまり、プルダウン回路３３０は、電源端子ＶＳＳＱとキャリブレーション端子ＺＱの間に並列接続された５つのＮチャンネルＭＯＳトランジスタ４２１〜４２５および抵抗Ｒ（１２０Ω）を備えている。プルダウン回路３３０に含まれるトランジスタ４２１〜４２５は、図３に示したトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路３１０と同様である。

トランジスタ４２１〜４２５のゲートには、カウンタ３５０よりインピーダンスコードＤＲＺＱＮの対応するビットがそれぞれ供給されており、これによってプルダウン回路３３０のインピーダンスが指定される。

このように、プルアップ回路３１０，３２０は、いずれも出力バッファに含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路３３０は、出力バッファに含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。プルアップ回路３１０，３２０及びプルダウン回路３３０のインピーダンスは、いずれも１２０Ωに調整される。

図４に示すように、プルアップ回路３２０とプルダウン回路３３０は、単位バッファ１３１と実質的に同じ回路構成をもったレプリカバッファを構成する。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端である接点Ａは、図４に示すように、コンパレータ３７０の非反転入力端子（＋）に接続されている。

キャリブレーション制御回路３９０は、キャリブレーション信号ＩＺＱＣと内部クロックＩＣＬＫに応じて、カウンタ３４０の動作信号ＡＣＴ１とカウンタ３５０の動作信号ＡＣＴ２とをそれぞれ発生する。

コンパレータ３６０は、ノードＣの電位と基準電圧ＺＱＶＲＥＦとを比較し、比較結果に基づいてハイレベル又はローレベルのいずれか一方の論理レベルをとる比較結果信号ＣＯＭＰ１を出力する。

コンパレータ３７０は、ノードＡの電位と基準電圧ＺＱＶＲＥＦとを比較し、比較結果に基づいてハイレベル又はローレベルのいずれか一方の論理レベルをとる比較結果信号ＣＯＭＰ２を出力する。

カウンタ３４０は、動作制御信号ＡＣＴ１に同期して、コンパレータ３６０の出力信号ＣＯＭＰ１の論理レベルに応じて自身のカウント値をカウントアップ又カウントダウンする。カウンタ３４０のカウント値はインピーダンスコードＤＲＺＱＰとして用いられる。

一方、カウンタ３５０は、動作制御信号ＡＣＴ２に同期して、コンパレータ３７０の出力信号ＣＯＭＰ２の論理レベルに応じて自身のカウント値をカウントアップ又カウントダウンする。カウンタ３５０のカウント値はインピーダンスコードＤＲＺＱＮとして用いられる。

以上が、データ入出力回路７０及びキャリブレーション回路１００の構成である。キャリブレーション動作においては、キャリブレーション回路１００が、プルアップ回路３１０のインピーダンスを外部抵抗Ｒｅのインピーダンス（２４０Ω）と一致させる。抵抗Ｒの抵抗値は１２０Ωなので、出力調整部１４の目標インピーダンスは１２０Ωである。しかし、実際には電源端子ＶＤＤＱ，ＶＳＳＱには電源抵抗が存在しているため、この電源抵抗によりキャリブレーション動作後の出力端子の出力インピーダンスが、所望のインピーダンスからずれてしまう恐れがあった。本実施形態では、このずれを解消するために、補正抵抗ＲＣ１〜ＲＣ３を調整する。

たとえば、図５に示したキャリブレーション回路１００のプルアップ回路３１０の場合、電源端子（ＶＤＤＱ）と各トランジスタ４１１〜４１５の間には電源抵抗ＲＸ（抵抗値ｒｐ）が存在するため、トランジスタの並列回路（出力調整部１４）の抵抗値をＲＭとすると、実際にはｒｐ＋ＲＭ＋Ｒ＝Ｒｅとなるように調整される。すなわち、ＲＭ＝Ｒｅ−ｒｐ−Ｒとなる。Ｒｅが２４０Ω、ｒｐが２Ω、Ｒが１２０Ωなら、ＲＭは１１８Ωであるから、実際の目標インピーダンスは１２０Ωではなく１１８Ωとなる。

図７は、データ入出力回路７０において１つの単位バッファが選択されたときのブロック図である。

出力制御回路１５０が１つの単位バッファを活性化させるときには、先述のように、出力バッファ１３０（単位バッファ１３１）のみを活性化させる。このとき、電源端子ＶＤＤＱからデータ端子２４までには、電源抵抗ＲＸ（抵抗値ｒｐ）、単位バッファ１３１（抵抗値ＲＭ）、補正抵抗ＲＣ１（抵抗値Ｒ１）が直列接続される。このとき、ｒｐ＋ＲＭ＋Ｒ１＝Ｒｅが成り立つ。上述のようにキャリブレーション回路１００においても、ｒｐ＋ＲＭ＋Ｒ＝ＲｅによりＲＭが定められるため、Ｒ１＝Ｒ＝１２０Ωとすればよい。すなわち、Ｒ１＝Ｒであれば、キャリブレーションにより設定された目標値ＲＭ＝Ｒｅ−ｒｐ−Ｒを単位バッファ１３１に設定すれば、目標インピーダンスと出力インピーダンスは一致するので問題は生じない。しかし、２つ以上の単位バッファを選択するときには電源抵抗ＲＸの影響が顕在化してくる。

図８は、データ入出力回路７０において２つの単位バッファが選択されたときのブロック図である。

出力制御回路１５０が２つの単位バッファを活性化させるときには、先述のように、出力バッファ１２０（単位バッファ１２１，１２２）のみを活性化させる。このときの目標インピーダンスは、Ｒｅ／２＝１２０Ωである。出力バッファ１２０が活性化したとき、電源端子ＶＤＤＱからデータ端子２４までには、電源抵抗ＲＸ（抵抗値ｒｐ）、単位バッファ１２１，１２２の並列回路（いずれも抵抗値ＲＭなので合成抵抗値はＲＭ／２）、補正抵抗ＲＣ２（抵抗値Ｒ２）が直列接続される。このとき、電源端子ＶＤＤＱからデータ端子２４までの抵抗値はｒｐ＋ＲＭ／２＋Ｒ２である。キャリブレーションの結果得られたＲＭ＝Ｒｅ−ｒｐ−Ｒを代入すると、以下のようになる。
ｒｐ＋ＲＭ／２＋Ｒ２
＝ｒｐ＋（Ｒｅ−ｒｐ−Ｒ）／２＋Ｒ２
＝（Ｒｅ＋ｒｐ＋２×Ｒ２−Ｒ）／２
＝（Ｒｅ／２）×（１＋（ｒｐ＋２×Ｒ２−Ｒ）／Ｒｅ）
目標インピーダンスのＲｅ／２と一致させるためには、ｒｐ＋２×Ｒ２−Ｒ＝０となるように補正抵抗値Ｒ２を設定する必要がある。具体的には、Ｒ２＝（Ｒ−ｒｐ）／２＝（１２０−２）／２＝５９Ωにすれば、出力バッファ１２０を活性化させたときの出力インピーダンスを目標値である１２０Ωに一致させることができる。

電源抵抗ＲＸを考慮しなければ、いいかえればｒｐ＝０であれば、Ｒ２の理論値（規定値）は６０Ωである。しかし、２つの単位バッファを含む出力バッファ１２０を活性化させるときと、キャリブレーション時では動作条件が異なるため、電源抵抗ＲＸの影響も変化する。このため、Ｒ２を規定値の６０Ωに設定すると、実際の出力インピーダンスと目標インピーダンスに誤差が生じてしまう。

図９は、データ入出力回路７０において３つの単位バッファが選択されたときのブロック図である。

出力制御回路１５０が３つの単位バッファを活性化させるときには、先述のように、出力バッファ１３０（単位バッファ１３１）と出力バッファ１２０（単位バッファ１２１，１２２）を活性化させる。このときの目標インピーダンスは、Ｒｅ／３＝８０Ωである。電源端子ＶＤＤＱからデータ端子２４までの合成抵抗値はｒｐ＋（ＲＭ＋Ｒ１）／／（ＲＭ／２＋Ｒ２）となる。ここで、「Ａ／／Ｂ」は、抵抗値Ａと抵抗値Ｂの合成並列抵抗値を示す。

４つ以上の単位バッファを活性化するときも同様である。４つの単位バッファを活性化させるとき（出力バッファ１１０を選択）の出力インピーダンスはｒｐ＋（ＲＭ／４＋Ｒ３）、５つの単位バッファを活性化させるとき（出力バッファ１３０，１１０を選択）の出力インピーダンスはｒｐ＋（ＲＭ＋Ｒ１）／／（ＲＭ／４＋Ｒ３）、６つの単位バッファを活性化させるとき（出力バッファ１２０，１１０を選択）の出力インピーダンスはｒｐ＋（ＲＭ／２＋Ｒ２）／／（ＲＭ／４＋Ｒ３）、７つの単位バッファを活性化させるとき（出力バッファ１３０，１２０，１１０を選択）の出力インピーダンスはｒｐ＋（ＲＭ＋Ｒ１）／／（ＲＭ／２＋Ｒ２）／／（ＲＭ／４＋Ｒ３）となる。

具体的には、３つの単位バッファを選択するときの出力インピーダンスｒｐ＋（ＲＭ＋Ｒ１）／／（ＲＭ／２＋Ｒ２）は、Ｒ１＝１２０Ω、Ｒ２＝６０Ωとすると、２＋（１２０＋１２０）／／（６０＋６０）＝２＋８０＝８２Ωとなる。目標インピーダンスはＲｅ／３＝８０Ωであるから、２Ωの誤差（乖離）が生じている。この乖離を解消するためには、補正抵抗ＲＣ１および補正抵抗ＲＣ２の抵抗値の双方または一方を規定値よりも小さくする必要がある。

上述の各式からあきらかなように補正抵抗ＲＣ１〜ＲＣ３の補正効果はおおむね４：２：１となる。７個の単位バッファのうちいくつの単位バッファが選ばれたかに応じて、目標インピーダンスと出力インピーダンスの誤差は変化する。本発明者らは、この誤差を抑制するために補正抵抗ＲＣ１〜ＲＣ３の抵抗値を規定値から調整し、最適化する必要があると想到した。

図１０は、補正抵抗ＲＣ１〜ＲＣ３を調整しないときの出力インピーダンスと目標インピーダンスの誤差を示すグラフである。

図１０においては、図２に関連して説明したように補正抵抗ＲＣ１〜ＲＣ３の補正抵抗値Ｒ１〜Ｒ３を１２０Ω、６０Ω、３０Ω（規定値）に設定し、目標インピーダンスと実際の出力インピーダンスの乖離をまとめたグラフである。図１０からも明らかなように、目標インピーダンスが小さいほど、いいかえれば、活性化される単位バッファの数が多いほど誤差が大きくなっている。最小の目標インピーダンス（Ｒｅ／７＝約３４Ω）のとき最大約５％の誤差を生じている。

図１１は、補正抵抗ＲＣ１〜ＲＣ３の第１の調整例における出力インピーダンスと目標インピーダンスの誤差を示すグラフである。

図１１は、Ｒ１〜Ｒ３をそれぞれ−１２Ω、−６Ω、−３Ωだけ減少させたときのグラフである。この減少比は４：２：１としている。すなわち、Ｒ１＝１２０−１２＝１０８Ω、Ｒ２＝６０−６＝５４Ω、Ｒ３＝３０−３＝２７Ωである。図１０に比べてグラフが平行移動している。つまり、補正量（抵抗値の減少量）を４：２：１とすることで、誤差範囲を平行移動させることが可能である。

図１２は、抵抗値Ｒ１のみを−１２Ωだけ減少させたときのグラフである。目標インピーダンスが２４０Ω近辺にあるときの補正効果が大きいことがわかる。

図１３は、抵抗値Ｒ２のみを−６Ωだけ減少させたときのグラフである。目標インピーダンスが１２０Ω近辺にあるときの補正効果が大きいことがわかる。また、最大誤差は約４％以内に改善されている。

図１４は、Ｒ３のみを−３Ωだけ減少させたときのグラフである。目標インピーダンスが６０Ω近辺にあるときの補正効果が大きいことがわかる。最大誤差は約２．５％以内に改善されている。

図１５は、上述の調整結果を踏まえて、Ｒ１〜Ｒ３をそれぞれ０Ω、−３．２Ω、−２．６Ωだけ減少させたときのグラフである。すなわち、Ｒ１＝１２０Ω、Ｒ２＝６０−３．２＝５６．８Ω、Ｒ３＝３０−２．６＝２７．４Ωとしている。図１５では、誤差は−１．８３％から１．７４％の範囲に収まっている。このようにＲ１〜Ｒ３を４：２：１（１２０Ω：６０Ω：３０Ω）の既定値に設定したときよりも（図１０）、Ｒ２、Ｒ３を既定値よりも小さくなるように調整することで、出力インピーダンスと目標インピーダンスの乖離を抑制できることが確認された。より一般化すると、補正抵抗ＲＣ２の抵抗値Ｒ２を補正抵抗ＲＣ１の抵抗値Ｒ１の半分以下、補正抵抗ＲＣ３の抵抗値Ｒ３を補正抵抗ＲＣ２の抵抗値Ｒ２の半分以下となるように補正すれば補正効果が得られる。

図１６は、変形例におけるデータ入出力回路の構成を示すブロック図である。

図２に示した構成との違いは、補正抵抗ＲＣ３が単位バッファ１１１，１１２用の補正抵抗ＲＣ３ａ（抵抗値Ｒ３ａ）と単位バッファ１１３，１１４用の補正抵抗ＲＣ３ｂ（抵抗値Ｒ３ｂ）に分離されていることである。このように、必ずしも出力バッファごとに単一の補正抵抗ＲＣを設ける必要はない。図２の場合、ＲＣ３は３０Ω近傍に設定されるが、図１６の構成ではＲ３ａとＲ３ｂはともに６０Ω近傍に設定される。このような構成によれば、データ端子２４におけるＥＳＤ（Electro-Static Discharge）に対する耐圧を高めることができる。

図１７は、積層型の半導体装置１０の模式図である。

本実施形態における半導体装置１０は、インターフェースチップＩＦに１以上のコアチップＣＣ（メモリチップ）を積層するタイプの半導体装置にも応用可能である。最後に、このような積層タイプの半導体装置１０の構成について簡単に説明する。

コアチップＣＣにはメモリセルアレイ６０が搭載され、コマンドデコーダ３２等のインターフェースに関わるロジック系の回路はインターフェースチップＩＦに搭載される。メモリセルアレイ６０は、センス回路６３およびデータ入出力回路７０を介して貫通電極ＴＳＶと接続される。

データ入出力回路７０は、コントロールロジック回路６３の出力タイミング調整回路４００から供給される出力タイミング信号ＤＲＡＯ＿ＣＯＲＥによりデータ出力のタイミングを制御される。

メモリセルアレイ６０からＴＳＶを介してインターフェースチップＩＦに出力されたデータ（リードデータ信号）は、ＴＳＶバッファ２５に供給される。ＴＳＶバッファ２５には、インターフェースチップＩＦのコマンドデコーダ３２より入力タイミング信号ＤＲＡＯ＿ＩＦが供給され、ＴＳＶからデータを取り込むタイミングを制御される。

以上、本実施形態に示した半導体装置１０によれば、７つの単位バッファに対して補正抵抗は実質的に３個しか必要ない。特許文献２のように単位バッファごとに補正抵抗を付与する必要はない。このため半導体装置１０の回路規模、特に、データ入出力回路７０の回路規模を小さくできる。これらの補正抵抗ＲＣ１〜ＲＣ３の抵抗値を適切に調整することにより、出力インピーダンスと目標インピーダンスの誤差範囲を抑制できることが確認された。

なお、補正抵抗ＲＣ１〜ＲＣ３とは別に、特許文献２のように単位バッファごとに補正抵抗を直列接続してもよい。この場合にも、補正抵抗ＲＣ１〜ＲＣ３の抵抗値の調整により、誤差の抑制が可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１４，１８ 出力調整部
１８ 出力調整部
２１ クロック入力回路
２２ 内部クロック生成回路
２４ データ端子
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
５４ リフレッシュカウンタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
７０ データ入出力回路
１００ キャリブレーション回路
１０１ 出力回路
１１０，１２０，１３０ 出力バッファ
１１１〜１１４，１２１，１２２，１３１ 単位バッファ
１４１〜１４３ 前段回路
１５０ 出力制御回路
１７０ 入力バッファ
３１０ プルアップ回路
３２０ プルアップ回路
３３０ プルダウン回路
３４０，３５０ カウンタ
３６０，３７０ コンパレータ
３８０ 電圧発生回路
３９０ キャリブレーション制御回路
ＣＫ クロック信号
ＣＭＤ コマンド信号
ＡＤＤ アドレス信号
ＤＲＺＱ インピーダンスコード
ＲＣ 補正抵抗
ＰＵ プルアップ回路
ＰＤ プルダウン回路
ＲＸ 電源抵抗

Claims (8)

1. データ端子と、
   １以上の単位バッファを含む複数の単位バッファグループと、
   前記単位バッファグループごとに設けられ、前記単位バッファのインピーダンスを調整する複数の前段回路と、
   １以上の前記前段回路を選択することにより、１以上の前記単位バッファグループを選択的に活性化させる出力制御回路と、
   前記単位バッファグループごとに設けられ、前記単位バッファグループの出力端子と前記データ端子の間に直列接続される複数の補正抵抗と、を備え、
   前記複数の補正抵抗の抵抗値は、前記単位バッファグループに含まれる前記単位バッファの数に応じて異なる値に設定されることを特徴とする半導体装置。
2. 前記複数の補正抵抗の抵抗値は、前記単位バッファの数の比例値からずらして設定されることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の補正抵抗の抵抗値は、前記単位バッファグループの選択状態に関わらず、目標値からの乖離が２％以内となるように設定されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記単位バッファグループに含まれる前記単位バッファの数は、前記単位バッファグループごとに異なることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記複数の単位バッファグループに含まれる前記単位バッファの数は、いずれも２のべき乗数であることを特徴とする請求項４に記載の半導体装置。
6. 前記複数の単位バッファグループは、
   １つの前記単位バッファを含む第１の単位バッファグループと、
   ２つの前記単位バッファを含む第２の単位バッファグループと、
   ４つの前記単位バッファを含む第３の単位バッファグループと、を含むことを特徴とする請求項５に記載の半導体装置。
7. 前記第１から第３の単位バッファグループにそれぞれ対応づけられている第１から第３の補正抵抗のうち、第２の補正抵抗の抵抗値は、第１の補正抵抗の抵抗値の半分未満に設定されることを特徴とする請求項６に記載の半導体装置。
8. 前記第１から第３の単位バッファグループにそれぞれ対応づけられている第１から第３の補正抵抗のうち、第３の補正抵抗の抵抗値は、第２の補正抵抗の抵抗値の半分未満に設定されることを特徴とする請求項６に記載の半導体装置。

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