WO2014125938A1 - 半導体装置 - Google Patents

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WO2014125938A1
WO2014125938A1 PCT/JP2014/052207 JP2014052207W WO2014125938A1 WO 2014125938 A1 WO2014125938 A1 WO 2014125938A1 JP 2014052207 W JP2014052207 W JP 2014052207W WO 2014125938 A1 WO2014125938 A1 WO 2014125938A1
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WO
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output
circuit
signal
data
terminal
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Application number
PCT/JP2014/052207
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English (en)
French (fr)
Inventor
俊二 桑原
藤澤　宏樹
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including an output circuit having a configuration in which a plurality of output units (unit buffers) are connected in parallel to one output terminal.
  • Some semiconductor devices such as DRAM (Dynamic Random Access Memory) include an output circuit having a configuration in which a plurality of output units are connected in parallel to one output terminal (see, for example, Patent Document 1).
  • Such an output circuit is employed to make the impedance variable. For example, when each output unit has an impedance of 240 ⁇ , the impedance of the output circuit is 240 ⁇ , 2 if only one output unit is driven.
  • 240/2 120 ⁇ when driving a unit
  • 240/3 80 ⁇ when driving three units
  • 240/4 60 ⁇ when driving four units
  • 240/5 48 ⁇ when driving five units, etc.
  • the value is determined according to the number of drives. Therefore, it is possible to change the impedance of the output circuit by appropriately changing the number of output units to be driven.
  • the plurality of output units to be driven are driven “simultaneously”. This is because it has been conventionally considered that the output of each output unit changes at the same time, so that the slew rate of the output signal is improved and high signal integrity can be obtained.
  • a semiconductor device generally has a structure in which a semiconductor chip is enclosed in a package.
  • the terminals of the semiconductor chip and the terminals of the package are connected to each other by wiring provided in the package. Since the semiconductor chip has a large number of terminals, a large number of wirings are densely packed in the package at a narrow interval, and a large mutual inductance is generated between adjacent wirings.
  • the output signal When an output signal is output from the output terminal of the semiconductor chip, the output signal passes through the wiring in the package, reaches the output terminal of the package, and is output from there.
  • the output signal passes through the wiring in the package, crosstalk occurs with other adjacent wiring due to the mutual inductance described above. Since the magnitude of the crosstalk is proportional to the mutual inductance and the time change amount (dI / dt) of the current, the larger the time change amount (dI / dt) of the current, the larger the crosstalk, and thus the signal integrity of the output signal. Gets worse.
  • driving a plurality of output units “simultaneously” has a merit that the slew rate is improved, but has a demerit that crosstalk between wirings is increased. This demerit is considered to be the reason that high signal integrity is not always obtained even if a plurality of output units to be driven are driven “simultaneously”.
  • a semiconductor device is connected in parallel between a first power supply terminal, an output terminal, and the first power supply terminal and the output terminal, each corresponding to a first control signal.
  • a control circuit for outputting the first and second control signals corresponding to an internal data signal wherein the control circuit includes the first and second control signals. Are output at different timings.
  • a plurality of first output units constitute one group
  • a plurality of second output units constitute another one group.
  • the drive timings are different among the groups, so that the effect of improving the signal integrity by simultaneously driving the plurality of output units is utilized.
  • the deterioration of signal integrity due to crosstalk between wiring in the package connected to the output terminal can be reduced. Therefore, it is possible to maintain the signal integrity of the output data while being affected by the crosstalk between the wirings in the package.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 1 according to a preferred embodiment of the present invention.
  • FIG. 2 is a diagram showing a generation circuit for internal power supply voltage VPERI included in internal power generation circuit 43 shown in FIG. 1. It is a figure which shows the detailed structure of the output circuit 41 shown in FIG. 1, and its peripheral circuit. It is a figure which shows the internal circuit of delay circuit 50PA shown in FIG. (A) is a figure which shows the internal structure of each of selection circuit 52P and P output unit 54P1 shown in FIG. (B) is a table
  • A) is a figure which shows the internal structure of each of selection circuit 53PA and P output unit 54P5 shown in FIG.
  • (B) is a table
  • (A) is a figure which shows the internal structure of each of selection circuit 52N and N output unit 54N1 shown in FIG. (B) is a table
  • (A) is a figure which shows the internal structure of each of selection circuit 53NA and N output unit 54N5 shown in FIG. (B) is a table
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 1 according to a preferred embodiment of the present invention.
  • the semiconductor device 1 is a synchronous DRAM semiconductor chip, and as shown in the figure, as external terminals, clock terminals 10 and 11, a command terminal 12, an address terminal 13, a data input / output terminal 14, a calibration terminal 15, and Power supply terminals 16 and 17 are provided.
  • the semiconductor device 1 is enclosed in a package having terminals corresponding to these terminals, and the terminals of the semiconductor device 1 and the terminals of the corresponding package are provided in the package. They are connected to each other by wiring.
  • Clock terminals 10 and 11 are terminals to which external clock signals CK and / CK are supplied, respectively.
  • the supplied external clock signals CK and / CK are supplied to the phase adjustment circuit 22 and the timing generator 23 via the clock input circuit 21.
  • a signal having “/” at the head of a signal name means an inverted signal of the corresponding signal or a low active signal. Therefore, the clock signals CK and / CK are complementary signals.
  • the phase adjustment circuit 22 has a function of receiving the output of the clock input circuit 21 and generating an internal clock signal LCLK, and the generated internal clock signal LCLK is supplied to the output circuit 41.
  • the timing generator 23 is a circuit that generates another internal clock signal based on the output of the clock input circuit 21 and supplies it to another internal circuit.
  • the command terminal 12 includes a plurality of terminals to which a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, an on-die termination signal ODT, and the like are supplied. These command signals are supplied to the command decoder 25 via the command input circuit 24.
  • the command decoder 25 is a circuit that generates various internal commands by holding, decoding, and counting command signals.
  • the internal commands generated by the command decoder 25 include an on-die termination command ODT and a calibration control command ZQ_com. These are supplied to the output circuit 41 and the calibration circuit 44, respectively.
  • the address terminal 13 is composed of a plurality of terminals to which each bit of the address signal ADD composed of a plurality of bits is supplied.
  • the address signal ADD supplied to the address terminal 13 is supplied to the address latch circuit 27 via the address input circuit 26.
  • the address latch circuit 27 is a circuit that latches the address signal ADD.
  • the address signal ADD is usually a signal for specifying one or a plurality of memory cells in the memory cell array 34. Although not shown, in the memory cell array 34, a plurality of word lines and a plurality of bit lines intersect, and memory cells are arranged at the intersections.
  • the address signal ADD includes a row address that specifies a word line and a column address that specifies a bit line. Of the address signal ADD latched by the address latch circuit 27, the row address is supplied to the row decoder 33, and the column address is supplied to the column decoder 32.
  • the address signal ADD in the case of entry into the mode register set mode is supplied to the mode register 30.
  • the information set in the mode register 30 includes information indicating the impedance of the output circuit 41 when the read data is output and information indicating the impedance of the output circuit 41 when the on-die termination is valid.
  • the former is supplied to the output circuit 41 as output data output unit selection signals MRSRon_A, B, and the latter as on-die termination enabling unit selection signals MRSODT_A, B, C.
  • the row decoder 33 is a circuit that selects a word line corresponding to a row address among a plurality of word lines included in the memory cell array 34.
  • the column decoder 32 is a circuit that selects a bit line corresponding to a column address among a plurality of bit lines included in the memory cell array 34.
  • the bit line selected by the column decoder 32 is connected to an RWAMP (read / write amplifier) / FIFO (first-in first-out) 40 via a sense amplifier (not shown).
  • the data input / output terminal 14 includes a plurality of terminals connected to the output circuit 41, respectively.
  • the plurality of terminals are terminals for outputting read data DQ and receiving input of write data DQ, and are also connected to the input circuit, respectively, but the illustration of the input circuit is omitted in FIG.
  • Data input / output terminal 14 also includes a data strobe terminal that receives input of data strobe signals DQS and / DQS for defining input / output timing.
  • the output circuit 41 is connected to the memory cell array 34 via the RWAMP / FIFO 40.
  • a plurality of read data DQ (internal data signal) prefetched from the memory cell array 34 to the RWAMP / FIFO 40 is supplied to the output circuit 41 as a pull-up side data signal DATA_P and a pull-down side data signal DATA_N.
  • the pull-up side data signal DATA_P is a high-active signal that is activated when the read data DQ is at a high level and deactivated in other cases.
  • the pull-down data signal DATA_N is a high-active signal that is activated when the read data DQ is at a low level, and inactive in other cases.
  • the output circuit 41 is a circuit that outputs supplied data to the outside through the data input / output terminal 14.
  • the output circuit 41 includes a plurality of output units (unit buffers) each having an impedance of 240 ⁇ for each data input / output terminal 14. Specifically, focusing on one data input / output terminal 14, seven output units are provided for each of the pull-up side and the pull-down side. In the following, when it is necessary to particularly distinguish, the output unit on the pull-up side may be referred to as a P output unit and the output unit on the pull-down side may be referred to as an N output unit.
  • a total of 14 output units including 7 P output units and 7 N output units are divided into three groups G0 to G2 (FIG. 3) described later in the output circuit 41.
  • the group G0 is composed of four P output units and N output units.
  • the group G1 is composed of two P output units and N output units.
  • the group G2 is composed of one P output unit and N output unit.
  • the groups G1 and G2 of the three groups G0 to G2 are configured such that the active state can be controlled independently of the other groups by the output data output unit selection signals MRSRon_A and B described above.
  • the Only the output units belonging to the group in the active state are used for outputting the read data DQ, whereby the output circuit 41 is variable in impedance.
  • the active state of the group G0 can also be controlled.
  • the impedance required for the Ron / DDT (dynamic ODT) of the output circuit 41 is the group G0, Since all the combinations of G1 and G2 are covered, the above configuration is adopted.
  • the output circuit 41 also has an on-die termination function. Specifically, when the above-described on-die termination command ODT is activated, a signal arriving at the data input / output terminal 14 from the outside is connected to the output circuit 41 by bringing some or all of the output units into a connected state. To prevent noise from being reflected.
  • the output unit to be connected when the on-die termination function is activated is selected by the above-described on-die termination enabling unit selection signals MRSODT_A, B, and C. This point will also be described in detail later.
  • the calibration terminal 15 is a terminal to which an external resistor for calibration (not shown) is connected, and is connected to the calibration circuit 44.
  • the calibration circuit 44 has a replica buffer having the same circuit configuration as the output unit in the output circuit 41 described above.
  • the impedance per output unit is determined to be 240 ⁇ as described above, but may vary slightly depending on the change in chip temperature, power supply voltage, and the like.
  • the calibration circuit 44 has a function of generating a pull-up impedance adjustment code ZQCODE_P and a pull-down impedance adjustment code ZQCODE_N for canceling the fluctuation and supplying them to the output circuit 41.
  • the operation of the output circuit 41 that has received the pull-up impedance adjustment code ZQCODE_P and the pull-down impedance adjustment code ZQCODE_N will be described later.
  • the external resistor (not shown) connected to the calibration terminal 15 is a resistor having the same impedance as the design value (240 ⁇ ) of the impedance of the output unit.
  • the calibration circuit 44 performs pull-up impedance adjustment by performing an operation (calibration operation) for matching the resistance value of the external resistor and the impedance of the replica buffer when the calibration control command ZQ_com is activated.
  • a code ZQCODE_P and a pull-down impedance adjustment code ZQCODE_N are generated.
  • the power supply terminal 16 includes two terminals to which an external power supply voltage VDD and an external power supply voltage VSS are supplied, respectively, and is connected to the internal power supply generation circuit 43.
  • the internal power supply generation circuit 43 is a circuit for generating internal power supply voltages VPP, VOD, VARY, VPERI and other various internal power supply voltages having different voltage values from the external power supply voltage VDD from the external power supply voltage VDD and the external power supply voltage VSS. is there. These internal power supply voltages are supplied to each circuit in the semiconductor device 1 and used as an operation power supply.
  • the internal power supply voltage VPERI has a voltage value lower than the external power supply voltage VDD, and is supplied to the RWAMP / FIFO 40 and the output circuit 41 as shown in FIG.
  • the internal power generation circuit 43 also has a function of generating a calibration reference voltage ZQVREF from the external power supply voltages VDD and VSS.
  • the reference voltage ZQVREF is supplied to the calibration circuit 44 and used for voltage comparison during the calibration operation.
  • FIG. 2 is a diagram showing a generation circuit for the internal power supply voltage VPERI included in the internal power supply generation circuit 43. As shown in the figure, this circuit includes an operational amplifier 43a, P channel type MOS transistors 43b and 43c, and a resistance element 43d. The transistors 43b and 43c are configured such that the on-resistance is the same while the transistor 43c has a larger transistor size than the transistor 43b.
  • the reference voltage VREF is supplied from a reference voltage generation circuit (not shown) to the non-inverting input terminal of the operational amplifier 43a.
  • the reference voltage generation circuit is a circuit configured to be able to generate a constant voltage without depending on external factors such as fluctuations in the external power supply voltages VDD and VSS and temperature changes.
  • a band gap reference circuit or the like is preferably used as the reference voltage generation circuit. Therefore, the reference voltage VREF is a voltage having a constant voltage value that does not depend on external factors such as fluctuations in the external power supply voltages VDD and VSS and temperature changes.
  • the internal power supply generation circuit 43 is configured to generate the internal power supply voltage VPERI based on the reference voltage VREF. Specifically, first, the transistor 43b and the resistance element 43d are connected in series between a power supply wiring to which the external power supply voltage VDD is supplied and a power supply wiring to which the external power supply voltage VSS is supplied. An inverting input terminal of the operational amplifier 43a is connected to a connection point between the transistor 43b and the resistance element 43d. The source of the transistor 43c is connected to a power supply line to which the external power supply voltage VDD is supplied, and the drain is an output terminal of the internal power supply voltage VPERI. The gate electrodes of the transistors 43b and 43c are commonly connected to the output terminal of the operational amplifier 43a.
  • the power supply terminal 17 includes two terminals to which an external power supply voltage VDDQ and an external power supply voltage VSSQ are supplied, respectively, and is connected to the output circuit 41 and an input circuit (not shown).
  • the potentials of the external power supply voltage VDDQ and the external power supply voltage VSSQ are equal to the potentials of the external power supply voltage VDD and the external power supply voltage VSS, respectively.
  • the supply of the external power supply voltage VDDQ and the external power supply voltage VSSQ in addition to the external power supply voltage VDD and the external power supply voltage VSS prevents the power supply noise generated by the operation of the output circuit 41 and the like from propagating to other circuits. It is to do.
  • FIG. 3 is a diagram showing a detailed configuration of the output circuit 41 and its peripheral circuits. Although only the portion related to one data input / output terminal 14 is shown in the figure, the configuration related to other data input / output terminals 14 is also the same.
  • the output circuit 41 includes a pull-up side output circuit 41P having seven P output units 54P1 to 54P7 and a pull-down side output circuit 41N having seven N output units 54N1 to 54N7. Is done.
  • the P output units 54P1 to 54P7 and the N output units 54N1 to 54N7 are connected in parallel to one data input / output terminal 14, as shown in FIG.
  • the pull-up side output circuit 41P and the pull-down side output circuit 41N are configured to have input terminals I1 and I2 (first and second input terminals), respectively.
  • the above-described pull-up side data signal DATA_P and pull-down side data signal DATA_N are supplied to the input terminals I1 and I2 from the RWAMP / FIFO 40, respectively.
  • the RWAMP / FIFO 40 includes a pull-up side partial circuit 40P and a pull-down side partial circuit 40N.
  • the pull-up side data signal DATA_P and the pull-down side data signal DATA_N are generated by the pull-up side partial circuit 40P and the pull-down side partial circuit 40N, respectively.
  • FIG. 3 only the final stage circuit of the read data DQ output is shown for each of the pull-up side partial circuit 40P and the pull-down side partial circuit 40N.
  • the pull-up side partial circuit 40P is a circuit that receives parallel read data (odd data DATA_O and even data DATA_E) from a pre-stage circuit (not shown), converts it into a serial pull-up side data signal DATA_P, and outputs it.
  • the pull-up side partial circuit 40P is configured to have D-type flip-flop circuits 40Pa to 40Pc as shown in FIG. Odd data DATA_O and even data DATA_E are input to the data input terminals D of the flip-flop circuits 40Pa and 40Pb, respectively.
  • the data input terminal D of the flip-flop circuit 40Pc is connected to the data output terminal Q of the flip-flop circuit 40Pa.
  • the data output terminals Q of the flip-flop circuits 40Pb and 40Pc are commonly connected to the output terminal of the pull-up side partial circuit 40P.
  • the internal clock signal LCLK is supplied from the phase adjustment circuit 22 shown in FIG. 1 to the clock input terminals of the flip-flop circuits 40Pa and 40Pb.
  • an inverted signal of the internal clock signal LCLK is supplied to the clock input terminal of the flip-flop circuit 40Pa.
  • Each of the flip-flop circuits 40Pa to 40Pc has a function of holding the data output terminal Q depending on the state of the data input terminal D when the signal supplied to the clock input terminal changes from low to high.
  • the odd data DATA_O and the even data DATA_E are alternately output from the output terminal of the pull-up side partial circuit 40P every half clock cycle of the internal clock signal LCLK.
  • the flip-flop circuits 40Pa to 40Pc have a function of performing parallel-serial conversion, and by this function, the pull-up side partial circuit 40P uses the serial pull-up side from the parallel odd data DATA_O and even data DATA_E.
  • a data signal DATA_P is generated.
  • Each circuit in the pull-up side partial circuit 40P operates by the internal power supply voltage VPERI as shown in FIG. Therefore, the voltage level of the pull-up side data signal DATA_P output from the pull-up side partial circuit 40P is the internal power supply voltage VPERI.
  • the pull-down side partial circuit 40N is a circuit that receives parallel read data (odd data DATA_O and even data DATA_E) from a pre-stage circuit (not shown), converts it into a serial pull-down data signal DATA_N, and outputs it.
  • the pull-down side partial circuit 40N is configured to have D-type flip-flop circuits 40Na to 40Nc as shown in FIG. Since these operations are the same as those of the flip-flop circuits 40Pa to 40Pc in the pull-up side partial circuit 40P, detailed description thereof is omitted.
  • the pull-down side partial circuit 40N generates a serial pull-down side data signal DATA_N from the parallel odd data DATA_O and even data DATA_E.
  • the voltage level of the pull-down side data signal DATA_N is also the internal power supply voltage VPERI, similarly to the pull-up side data signal DATA_P.
  • the pull-down side partial circuit 40N is the same as the pull-up side partial circuit 40P, a circuit configuration in which one of them is deleted and both DATA_P and DATA_N are connected to the remaining circuit is also possible.
  • the P output units 54P1 to 54P7 and the N output units 54N1 to 54N7 are grouped into three groups G0 to G2.
  • the group G0 includes a plurality of and the same number of P output units and N output units.
  • Each of the groups G1 and G2 includes at least one and the same number of P output units and N output units.
  • P output units 54P1 to 54P4 (first output unit) and N output units 54N1 to 54N4 (third output unit) belong to the group G0
  • the P output unit 54P5 belongs to the group G1.
  • 54P6 (second output unit) and N output units 54N5, 54N6 (fourth output unit) belong to group G2
  • P output unit 54P7 and N output unit 54N7 belong to group G2.
  • the P output units 54P1 to 54P4 belonging to the group G0 are commonly connected to the selection circuit 52P (first selection circuit).
  • the selection circuit 52P is supplied with the pull-up side data signal DATA_P from the pull-up side partial circuit 40P via the level shift circuit 51PA (first level shift circuit), and on-die termination is enabled from the activation circuit 56 described later.
  • a unit selection signal MRSODT_A is supplied.
  • the N output units 54N1 to 54N4 belonging to the group G0 are commonly connected to the selection circuit 52N (third selection circuit).
  • the selection circuit 52N is supplied with the pull-down data signal DATA_N from the pull-down side partial circuit 40N via the level shift circuit 51NA, and also with the on-die termination enabling unit selection signal MRSODT_A from the activation circuit 56.
  • the P output units 54P5 and 54P6 belonging to the group G1 are commonly connected to the selection circuit 53PA (second selection circuit).
  • the selection circuit 53PA is supplied with the pull-up side data signal DATA_P from the pull-up side partial circuit 40P through the delay circuit 50PA (first delay circuit) and the level shift circuit 51PB (second level shift circuit).
  • the output data output unit selection signal MRSRon_A and the on-die termination enabling unit selection signal MRSODT_B are supplied.
  • the N output units 54N5 and 54N6 belonging to the group G1 are commonly connected to the selection circuit 53NA (fourth selection circuit).
  • the selection circuit 53NA is supplied with the pull-down side data signal DATA_N from the pull-down side partial circuit 40N via the delay circuit 50NA (second delay circuit) and the level shift circuit 51NB, as well as the output data output unit selection signal MRSRon_A and the on-die.
  • a termination enabling unit selection signal MRSODT_B is supplied.
  • the P output unit 54P7 belonging to the group G2 is connected to the selection circuit 53PB.
  • the selection circuit 53PB is supplied with the pull-up side data signal DATA_P from the pull-up side partial circuit 40P via the delay circuit 50PB and the level shift circuit 51PC, as well as the output data output unit selection signal MRSRon_B and the on-die termination enabling unit selection.
  • a signal MRSODT_C is supplied.
  • the N output unit 54N7 belonging to the group G2 is connected to the selection circuit 53NB.
  • the selection circuit 53NB is supplied with the pull-down side data signal DATA_N from the pull-down side partial circuit 40N via the delay circuit 50NB and the level shift circuit 51NC, as well as the output data output unit selection signal MRSRon_B and the on-die termination enabling unit selection signal MRSODT_C. Is supplied.
  • Delay circuits 50PA, 50PB, 50NA, and 50NB are circuits that delay the timing of supplying output data to the corresponding selection circuit.
  • the delay circuits 50PA and 50PB are respectively supplied with the pull-up side data signal DATA_P from the pull-up side partial circuit 40P, delayed by a predetermined time, and then output to the corresponding selection circuits 53PA and 53PB. Configured to do.
  • the delay circuits 50NA and 50NB are configured to receive the pull-down side data signal DATA_N from the pull-down side partial circuit 40N, delay them for a predetermined time, and then output them to the corresponding selection circuits 53NA and 53NB, respectively. .
  • FIG. 4 is a diagram showing an internal circuit of the delay circuit 50PA.
  • the other delay circuits 50PB, 50NA and 50NB also have similar internal circuits.
  • each delay circuit has a configuration in which a plurality of buffers that operate using the internal power supply voltage VPERI as an operation power supply are connected in series.
  • the output circuit 41 has a power supply terminal D2 (second power supply terminal) that receives the supply of the internal power supply voltage VPERI from the internal power supply generation circuit 43, and the internal power supply voltage is connected to each delay circuit via the power supply terminal D2.
  • VPERI is supplied. Since the operating power supply of each buffer is the internal power supply voltage VPERI, the voltage level of the signal output from the delay circuits 50PA, 50PB, 50NA, and 50NB is also the internal power supply voltage VPERI.
  • the delay amount of each delay circuit is determined by the number of connected buffers and the specific value of the internal power supply voltage VPERI.
  • the internal power supply voltage VPERI is a voltage having a constant voltage value that does not depend on external factors such as fluctuations in the external power supply voltages VDD and VSS and temperature changes. Therefore, the fluctuation of the delay amount due to the fluctuation of the internal power supply voltage VPERI is suppressed to a level that can be ignored.
  • the specific delay amount of each delay circuit is such that the delay amount of the delay circuit 50PA and the delay amount of the delay circuit 50NA, the delay amount of the delay circuit 50PB and the delay amount of the delay circuit 50NB are equal, and the delay circuit 50PB, It is preferable to determine such that the delay amount of 50 NB is larger than the delay amounts of the delay circuits 50PA and 50NA.
  • Level shift circuits 51PA to 51PC and 51NA to 51NC are circuits for changing the voltage level of input data from the internal power supply voltage VPERI to the external power supply voltage VDD.
  • the voltage level of the pull-up side data signal DATA_P and the pull-down side data signal DATA_N is the internal power supply voltage VPERI.
  • Each delay circuit is also configured to operate using the internal power supply voltage VPERI as an operation power supply.
  • each selection circuit is configured to operate using the external power supply voltage VDD as an operation power supply.
  • the output data output unit selection signal MRSRon_A is a high active signal that is activated to a high level when a read operation is performed using an output unit belonging to the group G1.
  • the output data output unit selection signal MRSRon_B is a high active signal that is activated to a high level when a read operation is performed using an output unit belonging to the group G2.
  • the output data output unit selection signals MRSRon_A and B are supplied to the corresponding selection circuit via the level shift circuit 55, respectively.
  • the level shift circuit 55 is a circuit that changes the voltage level of the input data from the internal power supply voltage VPERI to the external power supply voltage VDD, like the level shift circuit 51PA described above.
  • the on-die termination enabling unit selection signal MRSODT_A is a high-active signal that is activated to a high level when an output unit belonging to the group G0 is used when enabling on-die termination.
  • the on-die termination enabling unit selection signal MRSODT_B is a high-active signal that is activated to a high level when using an output unit belonging to the group G1 when enabling on-die termination.
  • the on-die termination enabling unit selection signal MRSODT_C is a high-active signal that is activated to a high level when an output unit belonging to the group G2 is used when enabling on-die termination.
  • the on-die termination enabling unit selection signals MRSODT_A, B, and C are supplied to the corresponding selection circuits via the activation circuit 56 and the level shift circuit 55, respectively.
  • the function of the level shift circuit 55 is as described above.
  • the activation circuit 56 is a circuit that outputs the on-die termination enabling unit selection signals MRSODT_A, B, and C only when the above-described on-die termination command ODT is activated. Therefore, from the viewpoint of the selection circuit, that the on-die termination enabling unit selection signals MRSODT_A, B, and C that are input are activated means that the on-die termination command ODT is also activated. That is, from the viewpoint of the selection circuit, the on-die termination enabling unit selection signals MRSODT_A, B, and C are activated when the on-die termination is enabled using the output units belonging to the corresponding group, and are deactivated in other cases. It can be said that this is a signal.
  • the selection circuit 52P is a circuit that drives the P output units 54P1 to 54P4 belonging to the group G0 at a common timing.
  • the selection circuit 52P during the read operation is configured to drive the P output units 54P1 to 54P4 in response to the supply of the pull-up side data signal DATA_P from the pull-up side partial circuit 40P.
  • the selection circuit 52P when the on-die termination is valid is configured to drive the P output units 54P1 to 54P4 in response to the activation of the on-die termination validation unit selection signal MRSODT_A supplied from the activation circuit 56. Is done.
  • FIG. 5A is a diagram showing an internal configuration of each of the selection circuit 52P and the P output unit 54P1.
  • FIG. 5B is a table showing the state of each signal shown in FIG. Although not shown in these drawings, the P output units 54P2 to 54P4 are the same as the P output unit 54P1.
  • the output signal P0 (first control signal) of the selection circuit 52P is activated when the output target read data DQ is at a high level (the pull-up side data signal DATA_P is activated at a high level). Activated) or when the on-die termination function of group G0 is enabled (when the on-die termination enabling unit selection signal MRSODT_A is activated to high level). This is a low active signal.
  • the specific output signal P0 is a logical product signal of an inverted signal of the pull-up side data signal DATA_P and an inverted signal of the on-die termination enabling unit selection signal MRSODT_A.
  • the output signal P0 is supplied from the selection circuit 52P to the P output unit 54P1.
  • the output circuit 41 has a power supply terminal D1 (first power supply terminal) that receives a power supply voltage VDDQ supplied from the outside through the power supply terminal 17 shown in FIG. 1, and the P output unit 54P1 has the power supply terminal D1.
  • the Note that the notation ⁇ 4: 0> attached to the reference numeral of the transistor TP means that the configuration corresponding to the reference sign is composed of five parts from the 0th to the 4th. When it is necessary to represent each part individually, it is represented by adding a notation such as ⁇ 0> at the end of the code name.
  • the P output unit 54P1 is supplied with the pull-up impedance adjustment code ZQCODE_P ⁇ 4: 0> from the calibration circuit 44 shown in FIG.
  • the pull-up impedance adjustment codes ZQCODE_P ⁇ 4: 0> correspond to the transistors TP ⁇ 4: 0>, respectively, and become low level when the corresponding transistor is enabled, and are set to high level otherwise. It is an active signal.
  • the impedance of the P output unit 54P1 is the sum of the on-resistance combined resistance value of the transistor TP ⁇ 4: 0> enabled by the pull-up impedance adjustment code ZQCODE_P ⁇ 4: 0> and the resistance value of the resistor R. Equal to the sum. This means that the impedance of the P output unit 54P1 can be adjusted by the pull-up impedance adjustment code ZQCODE_P ⁇ 4: 0>.
  • the corresponding transistor TP ⁇ k> is turned on, and in the other cases, the corresponding transistor TP ⁇ k> is turned off.
  • a logical sum signal (fifth) of the output signal P0 and the corresponding pull-up impedance adjustment code ZQCODE_P ⁇ k> is applied to the gate electrode of the transistor TP ⁇ k>. Control signal).
  • the pull-up side data signal is provided on the condition that the transistor TP ⁇ k> is enabled by the corresponding pull-up impedance adjustment code ZQCODE_P ⁇ k>.
  • DATA_P is at a high level (when read data DQ to be output is at a high level) or when an on-die termination enabling unit selection signal MRSODT_A is at a high level (the on-die termination function of group G0 is enabled) Will be turned on.
  • the transistor TP ⁇ k> is turned off. Therefore, the operation of the selection circuit 52P during the above-described read operation and when the on-die termination is valid is realized.
  • the selection circuit 53PA is a circuit that drives the P output units 54P5 and 54P6 belonging to the group G1 at a common timing.
  • the selection circuit 53PA at the time of read operation is selected only when the output data output unit selection signal MRSRon_A is activated, at a timing different from that of the selection circuit 52P, more specifically by the delay amount of the delay circuit 50PA.
  • the P output units 54P5 and 54P6 are driven at a timing delayed from 52P.
  • the selection circuit 53PA when the on-die termination is valid is configured to drive the P output units 54P5 and 54P6 in response to the activation of the on-die termination enabling unit selection signal MRSODT_B supplied from the activation circuit 56. Is done.
  • FIG. 6A is a diagram showing an internal configuration of each of the selection circuit 53PA and the P output unit 54P5.
  • FIG. 6B is a table showing the state of each signal shown in FIG.
  • the P output unit 54P6 is the same as the P output unit 54P5.
  • the output signal P1 (second control signal) of the selection circuit 53PA is that the read data DQ to be output is at a high level (the pull-up side data signal DATA_P is activated to a high level).
  • the group G1 is selected (when the output data output unit selection signal MRSRon_A is activated to high level), or when the on-die termination function of the group G1 is enabled This is a low active signal that is activated to a low level (when the on-die termination enabling unit selection signal MRSODT_B is activated to a high level).
  • the specific output signal P1 includes a negative logical product signal of the pull-up side data signal DATA_P and the output data output unit selection signal MRSRon_A, and an inverted signal of the on-die termination enabling unit selection signal MRSODT_B. AND signal.
  • the output signal P1 is supplied from the selection circuit 53PA to the P output unit 54P5.
  • the configuration and operation of the P output unit 54P5 are the same as those of the P output unit 54P1 described with reference to FIGS. 5 (a) and 5 (b), detailed description thereof will be omitted.
  • the operation of the P output unit 54P5 the operation of the selection circuit 53PA during the above-described read operation and when the on-die termination is valid is realized.
  • the selection circuit 53PB is a circuit that drives the P output unit 54P7 belonging to the group G2. Only when the output data output unit selection signal MRSRon_B is activated, the selection circuit 53PB during the read operation has a timing different from that of the selection circuits 52P and 53PA, more specifically, by the delay amount of the delay circuit 50PB. The P output unit 54P7 is driven at a timing delayed from the selection circuit 52P. On the other hand, the selection circuit 53PB when the on-die termination is valid is configured to drive the P output unit 54P7 in response to the activation of the on-die termination enabling unit selection signal MRSODT_C supplied from the activation circuit 56. .
  • the specific configuration and operation of the selection circuit 53PB and the P output unit 54P7 are as follows. Instead of the output data output unit selection signal MRSRon_A and the on-die termination enabling unit selection signal MRSODT_B, the output data output unit selection signal MRSRon_B and the on-die termination enabling unit Except that the selection signal MRSODT_C is supplied, it is the same as that of the selection circuit 53PA and the P output unit 54P5 described with reference to FIGS. The operation of the selection circuit 53PB and the P output unit 54P7 realizes the operation of the selection circuit 53PB during the read operation and when the on-die termination is valid.
  • the selection circuit 52N is a circuit that drives the N output units 54N1 to 54N4 belonging to the group G0 at a common timing.
  • the selection circuit 52N during the read operation is configured to drive the N output units 54N1 to 54N4 in response to the supply of the pull-down side data signal DATA_N from the pull-down side partial circuit 40N.
  • the selection circuit 52N when the on-die termination is valid is configured to drive the N output units 54N1 to 54N4 in response to the activation of the on-die termination enabling unit selection signal MRSODT_A supplied from the activation circuit 56. Is done.
  • FIG. 7A is a diagram showing an internal configuration of each of the selection circuit 52N and the N output unit 54N1.
  • FIG. 7B is a table showing the state of each signal shown in FIG. Although not shown in these drawings, the N output units 54N2 to 54N4 are the same as the P output unit 54N1.
  • the output signal N0 (third control signal) of the selection circuit 52N is activated when the output target read data DQ is at the low level (the pull-down data signal DATA_N is activated at the high level.
  • the specific output signal N0 is a logical sum signal of the pull-down data signal DATA_N and the on-die termination enabling unit selection signal MRSODT_A as shown in FIG. 7A.
  • the output signal N0 is supplied from the selection circuit 52N to the N output unit 54N1.
  • the output circuit 41 has a power supply terminal D3 (third power supply terminal) that receives a power supply voltage VSSQ supplied from the outside through the power supply terminal 17 shown in FIG. 1, and the N output unit 54N1 has the power supply terminal D3. And five N-channel MOS transistors TN ⁇ 4: 0> connected in parallel between one end of the resistor R connected to the data input / output terminal 14 (DQ).
  • DQ data input / output terminal
  • the N output unit 54N1 is supplied with a pull-down impedance adjustment code ZQCODE_N ⁇ 4: 0> (second impedance adjustment code) from the calibration circuit 44 shown in FIG.
  • the pull-down impedance adjustment codes ZQCODE_N ⁇ 4: 0> correspond to the transistors TN ⁇ 4: 0>, respectively, and become high level when the corresponding transistor is enabled, and are set to low level otherwise. It is a serious signal.
  • the impedance of the N output unit 54N1 is the sum of the combined resistance value of the on-resistance and the resistance value of the resistor R of the transistor TN ⁇ 4: 0> enabled by the pull-down impedance adjustment code ZQCODE_N ⁇ 4: 0>. Is equal to This means that the impedance of the N output unit 54N1 can be adjusted by the pull-down impedance adjustment code ZQCODE_N ⁇ 4: 0>.
  • the corresponding transistor TN ⁇ k> is turned on, and in other cases, the corresponding transistor TP ⁇ k> is turned off.
  • the logical product signal of the output signal N0 and the corresponding pull-down impedance adjustment code ZQCODE_N ⁇ k> is supplied to the gate electrode of the transistor TN ⁇ k>. Composed.
  • the transistor TN ⁇ k> is enabled by the corresponding pull-down impedance adjustment code ZQCODE_N ⁇ k>.
  • ZQCODE_N pull-down impedance adjustment code
  • the transistor TN ⁇ k> is turned off. Therefore, the operation of the selection circuit 52N during the above-described read operation and when the on-die termination is valid is realized.
  • the N output unit 54N1 is used when the P output unit 54P1 is activated in response to the output signal P0 (the output signal P0 is low).
  • the P output unit 54P1 is inactivated in response to the output signal P0 (the output signal P0 is at the high level).
  • the output signal N0 is deactivated (the output signal N0 becomes low level).
  • the selection circuit 53NA is a circuit that drives the N output units 54N5 and 54N6 belonging to the group G1 at a common timing.
  • the selection circuit 53NA at the time of the read operation is selected only when the output data output unit selection signal MRSRon_A is activated, at a timing different from the selection circuit 52N, more specifically, by the delay amount of the delay circuit 50NA.
  • the N output units 54N5 and 54N6 are driven at a timing delayed from 52N.
  • the selection circuit 53NA when the on-die termination is valid is configured to drive the N output units 54N5 and 54N6 in response to the activation of the on-die termination enabling unit selection signal MRSODT_B supplied from the activation circuit 56. Is done.
  • FIG. 8A is a diagram showing the internal configuration of each of the selection circuit 53NA and the N output unit 54N5.
  • FIG. 8B is a table showing the state of each signal shown in FIG.
  • the N output unit 54P6 is the same as the N output unit 54N5.
  • the output signal N1 (fourth control signal) of the selection circuit 53NA is that the read data DQ to be output is at low level (the pull-down data signal DATA_N is activated to high level).
  • the group G1 is selected (when the output data output unit selection signal MRSRon_A is activated to high level), or when the on-die termination function of the group G1 is enabled ( This is a high active signal that is activated to a high level when the on-die termination enabling unit selection signal MRSODT_B is activated to a high level.
  • the specific output signal N1 is a logical sum signal of the logical product signal of the pull-down data signal DATA_N and the output data output unit selection signal MRSRon_A and the on-die termination enabling unit selection signal MRSODT_B. It is.
  • the output signal N1 is supplied from the selection circuit 53NA to the N output unit 54N5.
  • the configuration and operation of the N output unit 54N5 are the same as those of the N output unit 54N1 described with reference to FIGS. 7 (a) and 7 (b), detailed description thereof is omitted.
  • the operation of the N output unit 54N5 the operation of the selection circuit 53NA at the time of the above-described read operation and when the on-die termination is valid is realized.
  • the N output unit 54N5 is activated when the P output unit 54P5 is activated in response to the output signal P1 (the output signal P1 is low).
  • the output signal N1 is activated (the output signal N1 becomes high level) and the P output unit 54P5 is deactivated according to the output signal P1 (the output signal P1 is at high level).
  • the signal is deactivated according to the output signal N1 (the output signal N1 becomes low level).
  • the selection circuit 53NB is a circuit that drives the N output unit 54N7 belonging to the group G2. Only when the output data output unit selection signal MRSRon_B is activated, the selection circuit 53NB at the time of the read operation has a timing different from that of the selection circuits 52N and 53NA, more specifically, by the delay amount of the delay circuit 50NB. The N output unit 54N7 is driven at a timing delayed from the selection circuit 52P. On the other hand, the on-die termination valid selection circuit 53NB is configured to drive the N output unit 54N7 in response to activation of the on-die termination validation unit selection signal MRSODT_C supplied from the activation circuit 56. .
  • the specific configuration and operation of the selection circuit 53NB and the N output unit 54N7 are as follows. Instead of the output data output unit selection signal MRSRon_A and the on-die termination enabling unit selection signal MRSODT_B, the output data output unit selection signal MRSRon_B and the on-die termination enabling unit Except for the point that the selection signal MRSODT_C is supplied, it is the same as that of the selection circuit 53NA and the N output unit 54N5 described with reference to FIGS. The operation of the selection circuit 53NB and the N output unit 54N7 realizes the operation of the selection circuit 53NB during the above-described read operation and when on-die termination is enabled.
  • a plurality of output units are divided into three groups G0 to G2, and the group G0 includes four output units on each of the pull-up side and the pull-down side.
  • the group G1 includes two output units on each of the pull-up side and the pull-down side
  • the group G2 includes one output unit on each of the pull-up side and the pull-down side.
  • the four P output units 54P1 to 54P4 included in the group G0 are driven at a common timing and at a timing different from that of the group G0.
  • the three P output units 54P5 to 54P7 included in the groups G1 and G2 are driven.
  • the semiconductor device 1 As a result, in the semiconductor device 1 according to the present embodiment, not all seven P output units are driven at the same time. Deterioration can be reduced. On the other hand, since four P output units are driven simultaneously, an effect of improving signal integrity by simultaneously driving a plurality of P output units can be obtained. Therefore, it is possible to maintain good signal integrity of the read data DQ output from the data input / output terminal 14 while being affected by crosstalk between wirings in the package. The same applies to the output of the low level read data DQ.
  • FIG. 9 is a diagram showing a detailed configuration of the output circuit 41 and its peripheral circuits of the semiconductor device according to the first modification of the present embodiment.
  • the semiconductor device according to the present modification is different from the semiconductor device 1 according to the above-described embodiment in that the delay circuits 50PB and 50NB and the level shift circuits 51PC and 51NC are not provided, and otherwise the semiconductor device 1 according to the above-described embodiment. Are the same. Below, it demonstrates paying attention to a difference.
  • the pull-up data signal DATA_P is supplied from the level shift circuit 51PB to the selection circuit 53PB.
  • the pull-down data signal DATA_N is supplied from the level shift circuit 51NB to the selection circuit 53NB. Therefore, the delay amounts of the pull-up data signals DATA_P supplied to the selection circuits 53PA and 53PB are the same, and the delay amounts of the pull-down data signals DATA_N supplied to the selection circuits 53NA and 53NB are also the same. It is.
  • the drive timings of the groups G1 and G2 are the same as each other. However, since at least the group G0 and the groups G1 and G2 can output at different drive timings, the package as in the above embodiment.
  • the signal integrity of the read data DQ output from the data input / output terminal 14 can be kept good while being affected by the crosstalk between the wirings.
  • FIG. 10 is a diagram showing a detailed configuration of the output circuit 41 and its peripheral circuits of the semiconductor device according to the second modification of the present embodiment.
  • the operation power supplies of the selection circuits 52P, 53PA, 53PB, 52N, 53NA, and 53NB are all set to the internal power supply voltage VPERI, and the level shift circuit moves between the selection circuit and the output unit.
  • the level shift circuit 55 is not provided in the supply path of the output data output unit selection signals MRSRon_A, B and the on-die termination enabling unit selection signals MRSODT_A, B, C.
  • the semiconductor device 1 is different from the semiconductor device 1 according to the embodiment, and is otherwise the same as the semiconductor device 1 according to the above embodiment.
  • the voltage levels of the output signals P0 to P2 and N0 to N2 of the selection circuits are the internal power supply voltage VPERI.
  • the level shift circuits 51PA to 51PC and 51NA to 51NC have a role of changing the voltage level of the output signal of the corresponding selection circuit from the internal power supply voltage VPERI to the external power supply voltage VDD. Even in this case, the signal integrity of the read data DQ output from the data input / output terminal 14 can be kept good while being affected by the crosstalk between the wirings in the package as in the above embodiment. It becomes possible.
  • three groups G0 to G2 are provided, but the number of groups may be two, or may be four or more.
  • the number of groups may be two, or may be four or more.
  • the design value of the impedance of each output unit is 240 ⁇ , but the present invention can also be suitably applied to a semiconductor device using an output unit whose design value is not 240 ⁇ .

Landscapes

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Abstract

【課題】パッケージ内での配線間のクロストークの影響を受けつつも、出力データのシグナルインテグリティを良好に保つ。 【解決手段】第１の電源端子と、データ入出力端子１４と、第１の電源端子及びデータ入出力端子１４の間に互いに並列に接続され、其々が出力信号Ｐ０に対応してデータ入出力端子１４をドライブする複数のＰ出力ユニット５４Ｐ１～５４Ｐ４と、第１の電源端子及びデータ入出力端子１４の間に互いに並列に接続され、其々が出力信号Ｐ１に対応してデータ入出力端子１４をドライブする複数のＰ出力ユニット５４Ｐ５，５４Ｐ６と、プルアップ側データ信号ＤＡＴＡ＿Ｐに対応して出力信号Ｐ０，Ｐ１を出力するプルアップ側出力回路４１Ｐとを備え、プルアップ側出力回路４１Ｐは、出力信号Ｐ０，Ｐ１を互いに異なるタイミングで出力することを特徴とする。

Description

半導体装置
　本発明は半導体装置に関し、特に、複数の出力ユニット（単位バッファ）が１つの出力端子に対して並列に接続された構成を有する出力回路を備える半導体装置に関する。
　ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、複数の出力ユニットが１つの出力端子に対して並列に接続された構成を有する出力回路を備えるものがある（例えば特許文献１を参照）。このような出力回路はインピーダンスを可変にするために採用されるもので、例えば各出力ユニットがそれぞれ２４０Ωのインピーダンスを有する場合、出力回路のインピーダンスは、出力ユニットを１台だけ駆動すれば２４０Ω、２台駆動すれば２４０／２＝１２０Ω、３台駆動すれば２４０／３＝８０Ω、４台駆動すれば２４０／４＝６０Ω、５台駆動すれば２４０／５＝４８Ω、などのように出力ユニットの駆動台数に応じて決まる値となる。したがって、出力ユニットの駆動台数を適宜変更することにより、出力回路のインピーダンスを変更することが可能となる。
米国特許出願公開第２０１２－０１１９５７８号明細書
　ところで従来、複数の出力ユニットを駆動する必要がある場合には、駆動対象の複数の出力ユニットを「同時に」駆動するようにしている。こうすることで各出力ユニットの出力が同時に変化するようになることから、出力信号のスルーレートが向上し、高いシグナルインテグリティが得られるようになると、従来考えられていたためである。
　ところが、実際にシグナルインテグリティを測定してみると、駆動対象の複数の出力ユニットを「同時に」駆動しても、必ずしも高いシグナルインテグリティを得られるとは限らないことが判明した。その理由について様々な角度から検討を行ったところ、パッケージ内の配線間のクロストークによるものである可能性が高いことが判明した。以下、詳しく説明する。
　半導体装置は一般に、パッケージ内に半導体チップが封入された構造を有している。半導体チップの端子とパッケージの端子とは、パッケージ内に設けられた配線によって相互に接続される。半導体チップは多数の端子を有していることから、パッケージ内は多数の配線が狭い間隔で密集した状態となっており、隣接する配線の間で大きな相互インダクタンスが発生している。
　半導体チップの出力端子から出力信号を出力すると、この出力信号は、パッケージ内の配線を通過してパッケージの出力端子に至り、そこから外部に出力されることになる。出力信号がパッケージ内の配線を通過する際には、上述した相互インダクタンスにより、隣接する他の配線との間でクロストークが発生する。クロストークの大きさは相互インダクタンス及び電流の時間変化量（ｄＩ／ｄｔ）に比例するので、電流の時間変化量（ｄＩ／ｄｔ）が大きいほどクロストークが大きくなり、そのために出力信号のシグナルインテグリティが悪化する。
　ここで、上述したように複数の出力ユニットを同時に駆動する場合、駆動数が多いほど出力データの立ち上がり又は立ち下がりが速くなる。このため、一見すると、駆動数が多いほど出力データのスルーレートが大きくなり、シグナルインテグリティが向上するようにも思える。しかしながら、立ち上がり又は立ち下がりが速いということは電流の時間変化量が大きいということを意味し、これは上述したように、配線間のクローストークが大きくなることを意味する。
　このように、複数の出力ユニットを「同時に」駆動することには、スルーレートが向上するというメリットがある一方で、配線間のクローストークが増大するというデメリットがある。このデメリットが、駆動対象の複数の出力ユニットを「同時に」駆動しても、必ずしも高いシグナルインテグリティを得られるとは限らない理由になっていると考えられる。
　近年、半導体チップの小型化に伴ってパッケージ内の配線が長くなる傾向にある。配線の隣接区間が長くなると相互インダクタンスが大きくなるため、上記のような配線間のクローストークによるシグナルインテグリティの低下が、近年ますます顕著になりつつある。したがって、その影響を受けつつも、出力信号のシグナルインテグリティを良好に保てるようにする技術が求められている。
　本発明の一側面による半導体装置は、第１の電源端子と、出力端子と、前記第１の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第１の制御信号に対応して前記出力端子をドライブする複数の第１出力ユニットと、前記第１の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第２の制御信号に対応して前記出力端子をドライブする複数の第２出力ユニットと、内部データ信号に対応して前記第１及び第２の制御信号を出力する制御回路とを備え、前記制御回路は、前記第１及び第２の制御信号を互いに異なるタイミングで出力することを特徴とする。
　本発明によれば、複数の第１出力ユニットが１つのグループを構成し、複数の第２出力ユニットが他の１つのグループを構成する。そして、同一のグループに属する複数の出力ユニットを共通のタイミングで駆動しつつ、グループ間では駆動タイミングを異ならせているので、複数の出力ユニットを同時に駆動することによるシグナルインテグリティ向上の効果を生かしつつ、出力端子に接続されるパッケージ内配線間のクロストークによるシグナルインテグリティの悪化を軽減できる。したがって、パッケージ内での配線間のクロストークの影響を受けつつも、出力データのシグナルインテグリティを良好に保つことが可能になる。
本発明の好ましい実施の形態による半導体装置１の全体構成を示すブロック図である。 図１に示した内部電源発生回路４３に含まれる内部電源電圧ＶＰＥＲＩの生成回路を示す図である。 図１に示した出力回路４１及びその周辺回路の詳しい構成を示す図である。 図３に示した遅延回路５０ＰＡの内部回路を示す図である。 （ａ）は、図３に示した選択回路５２Ｐ及びＰ出力ユニット５４Ｐ１それぞれの内部構成を示す図である。（ｂ）は、（ａ）に示した各信号の状態を示す表である。 （ａ）は、図３に示した選択回路５３ＰＡ及びＰ出力ユニット５４Ｐ５それぞれの内部構成を示す図である。（ｂ）は、（ａ）に示した各信号の状態を示す表である。 （ａ）は、図３に示した選択回路５２Ｎ及びＮ出力ユニット５４Ｎ１それぞれの内部構成を示す図である。（ｂ）は、（ａ）に示した各信号の状態を示す表である。 （ａ）は、図３に示した選択回路５３ＮＡ及びＮ出力ユニット５４Ｎ５それぞれの内部構成を示す図である。（ｂ）は、（ａ）に示した各信号の状態を示す表である。 本発明の好ましい実施の形態の第１の変形例による半導体装置の出力回路４１及びその周辺回路の詳しい構成を示す図である。 本発明の好ましい実施の形態の第２の変形例による半導体装置の出力回路４１及びその周辺回路の詳しい構成を示す図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい実施の形態による半導体装置１の全体構成を示すブロック図である。半導体装置１はシンクロナスＤＲＡＭの半導体チップであり、同図に示すように、外部端子として、クロック端子１０，１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、キャリブレーション端子１５、及び電源端子１６，１７を備えている。図示していないが、半導体装置１は、これらの端子それぞれに対応する端子を有するパッケージの内部に封入されており、半導体装置１の端子と、対応するパッケージの端子とは、パッケージ内に設けられた配線によって相互に接続される。
　クロック端子１０，１１はそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１を介して位相調整回路２２及びタイミングジェネレータ２３に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。位相調整回路２２は、クロック入力回路２１の出力を受けて内部クロック信号ＬＣＬＫを生成する機能を有し、生成された内部クロック信号ＬＣＬＫは出力回路４１に供給される。タイミングジェネレータ２３は、クロック入力回路２１の出力に基づいて別の内部クロック信号を生成し、他の内部回路に供給する回路である。
　コマンド端子１２は、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、オンダイターミネーション信号ＯＤＴなどが供給される複数の端子によって構成される。これらのコマンド信号は、コマンド入力回路２４を介して、コマンドデコーダ２５に供給される。コマンドデコーダ２５は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ２５で生成される内部コマンドには、オンダイターミネーションコマンドＯＤＴ及びキャリブレーション制御コマンドＺＱ＿ｃｏｍが含まれる。これらはそれぞれ、出力回路４１及びキャリブレーション回路４４に供給される。
　アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤの各ビットがそれぞれ供給される複数の端子によって構成される。アドレス端子１３に供給されたアドレス信号ＡＤＤは、アドレス入力回路２６を介して、アドレスラッチ回路２７に供給される。アドレスラッチ回路２７は、アドレス信号ＡＤＤをラッチする回路である。
　アドレス信号ＡＤＤは、通常、メモリセルアレイ３４内の１又は複数のメモリセルを特定する信号である。図示していないが、メモリセルアレイ３４においては、複数のワード線と複数のビット線が交差しており、その交点にはメモリセルが配置されている。アドレス信号ＡＤＤは、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路２７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ３３に供給され、カラムアドレスについてはカラムデコーダ３２に供給される。
　一方、モードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、モードレジスタ３０に供給される。モードレジスタ３０に設定される情報には、リードデータ出力時の出力回路４１のインピーダンスを示す情報と、オンダイターミネーション有効時の出力回路４１のインピーダンスを示す情報とが含まれる。前者は出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ，Ｂとして、後者はオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃとして、それぞれ出力回路４１に供給される。
　ロウデコーダ３３は、メモリセルアレイ３４に含まれる複数のワード線のうち、ロウアドレスに対応するワード線を選択する回路である。一方、カラムデコーダ３２は、メモリセルアレイ３４に含まれる複数のビット線のうち、カラムアドレスに対応するビット線を選択する回路である。カラムデコーダ３２によって選択されたビット線は、図示しないセンスアンプを介してＲＷＡＭＰ（リードライトアンプ）／ＦＩＦＯ（先入れ先出し）４０に接続される。
　データ入出力端子１４（出力端子）は、それぞれ出力回路４１に接続された複数の端子を含んで構成される。これら複数の端子はリードデータＤＱの出力及びライトデータＤＱの入力受付を行うための端子であり、それぞれ入力回路にも接続されるが、図１では入力回路の図示を省略している。また、データ入出力端子１４には、入出力のタイミングを規定するためのデータストローブ信号ＤＱＳ，／ＤＱＳの入力を受け付けるデータストローブ端子も含まれる。出力回路４１は、ＲＷＡＭＰ／ＦＩＦＯ４０を介してメモリセルアレイ３４に接続される。
　リード動作を行う場合、メモリセルアレイ３４からＲＷＡＭＰ／ＦＩＦＯ４０にプリフェッチされた複数のリードデータＤＱ（内部データ信号）が、プルアップ側データ信号ＤＡＴＡ＿Ｐ及びプルダウン側データ信号ＤＡＴＡ＿Ｎとして出力回路４１に供給される。なお、プルアップ側データ信号ＤＡＴＡ＿Ｐは、リードデータＤＱがハイレベルである場合に活性化され、それ以外の場合に非活性とされるハイアクティブな信号である。一方、プルダウン側データ信号ＤＡＴＡ＿Ｎは、リードデータＤＱがローレベルである場合に活性化され、それ以外の場合に非活性とされるハイアクティブな信号である。出力回路４１は、供給されたデータを、データ入出力端子１４を通じて外部に出力する回路である。
　詳しくは後述するが、出力回路４１は、それぞれ２４０Ωのインピーダンスを有する複数の出力ユニット（単位バッファ）を、データ入出力端子１４ごとに有して構成される。１つのデータ入出力端子１４に着目して詳しく説明すると、プルアップ側及びプルダウン側のそれぞれについて、７個ずつ出力ユニットが設けられる。なお、以下で特に区別する必要がある場合には、プルアップ側の出力ユニットをＰ出力ユニットと称し、プルダウン側の出力ユニットをＮ出力ユニットと称する場合がある。７個のＰ出力ユニット及び７個のＮ出力ユニットからなる計１４個の出力ユニットは、出力回路４１の内部において、後述する３つのグループＧ０～Ｇ２（図３）に分けられている。グループＧ０は、各４個のＰ出力ユニット及びＮ出力ユニットから構成される。グループＧ１は、各２個のＰ出力ユニット及びＮ出力ユニットから構成される。グループＧ２は、各１個のＰ出力ユニット及びＮ出力ユニットから構成される。
　リード動作に関しては、３つのグループＧ０～Ｇ２のうちのグループＧ１，Ｇ２に限り、上述した出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ，Ｂによって、他のグループから独立して、活性状態を制御可能に構成される。そして、リードデータＤＱの出力には活性状態にあるグループに属する出力ユニットのみが用いられ、これにより、出力回路４１はインピーダンス可変とされている。具体的な例を挙げると、グループＧ１，Ｇ２がいずれも非活性であり、グループＧ０のみを用いてリードデータＤＱを出力する場合、出力回路４１のインピーダンスは２４０／４＝６０Ωとなる。また、グループＧ２が非活性であり、グループＧ０，Ｇ１を用いてリードデータＤＱを出力する場合、出力回路４１のインピーダンスは２４０／（４＋２）＝４０Ωとなる。なお、もちろん、グループＧ０についても活性状態を制御可能に構成することも可能であるが、現在のＤＲＡＭの規格では出力回路４１のＲｏｎ／ＤＤＴ(dynamicODT)にて必要とされるインピーダンスはグループＧ０，Ｇ１，Ｇ２の組み合わせにてすべて網羅されるため、上記のような構成としている。
　出力回路４１は、オンダイターミネーション機能も有している。具体的には、上述したオンダイターミネーションコマンドＯＤＴが活性化されている場合に、一部又は全部の出力ユニットを接続状態とすることにより、外部からデータ入出力端子１４に到来する信号が出力回路４１で反射してノイズになることを防止する。オンダイターミネーション機能を活性化する場合に接続状態とする出力ユニットは、上述したオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃによって選択される。この点についても、詳しくは後述する。
　キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路４４に接続されている。キャリブレーション回路４４は、上述した出力回路４１内の出力ユニットと同じ回路構成を有するレプリカバッファを有している。出力ユニット１個当たりのインピーダンスは上述したように２４０Ωと決められているが、チップ温度や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路４４は、この変動をキャンセルするためのプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎを生成し、出力回路４１に供給する機能を有する。プルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎを受けた出力回路４１の動作については、後述する。
　キャリブレーション端子１５に接続される図示しない外部抵抗は、出力ユニットのインピーダンスの設計値（２４０Ω）と同じインピーダンスをもった抵抗である。キャリブレーション回路４４は、キャリブレーション制御コマンドＺＱ＿ｃｏｍが活性化されている場合に、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことによって、プルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎを生成する。
　電源端子１６は、それぞれ外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳが供給される２つの端子からなり、内部電源発生回路４３に接続されている。内部電源発生回路４３は、外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳから、それぞれ外部電源電圧ＶＤＤとは電圧値の異なる内部電源電圧ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩその他の各種内部電源電圧を生成する回路である。これらの内部電源電圧は、半導体装置１内の各回路へ供給され、動作電源として用いられる。特に内部電源電圧ＶＰＥＲＩは、外部電源電圧ＶＤＤより低い電圧値を有し、図１に示すようにＲＷＡＭＰ／ＦＩＦＯ４０及び出力回路４１に供給される。また、内部電源発生回路４３は、外部電源電圧ＶＤＤ，ＶＳＳからキャリブレーション用の基準電圧ＺＱＶＲＥＦを生成する機能も有している。基準電圧ＺＱＶＲＥＦは、キャリブレーション回路４４に供給され、キャリブレーション動作の際の電圧比較用に用いられる。
　図２は、内部電源発生回路４３に含まれる内部電源電圧ＶＰＥＲＩの生成回路を示す図である。同図に示すように、この回路は、オペアンプ４３ａ、Ｐチャンネル型のＭＯＳトランジスタ４３ｂ，４３ｃ、及び抵抗素子４３ｄを有して構成される。トランジスタ４３ｂ，４３ｃは、オン抵抗が互いに同じである一方、トランジスタ４３ｃがトランジスタ４３ｂより大きなトランジスタサイズを有するよう構成される。
　オペアンプ４３ａの非反転入力端子には、図示しない基準電圧生成回路から基準電圧ＶＲＥＦが供給される。なお、基準電圧生成回路は、外部電源電圧ＶＤＤ，ＶＳＳの変動や温度変化などの外的要因に寄らずに一定の電圧を生成可能に構成された回路である。具体的には、バンドギャップ・リファレンス回路などを基準電圧生成回路として用いることが好適である。したがって、基準電圧ＶＲＥＦは、外部電源電圧ＶＤＤ，ＶＳＳの変動や温度変化などの外的要因に寄らない一定の電圧値を有する電圧となっている。
　内部電源発生回路４３は、この基準電圧ＶＲＥＦに基づいて内部電源電圧ＶＰＥＲＩを生成するように構成される。具体的には、まずトランジスタ４３ｂと抵抗素子４３ｄが、外部電源電圧ＶＤＤが供給される電源配線と、外部電源電圧ＶＳＳが供給される電源配線との間に直列に接続される。オペアンプ４３ａの反転入力端子は、トランジスタ４３ｂと抵抗素子４３ｄの接続点に接続される。トランジスタ４３ｃのソースは外部電源電圧ＶＤＤが供給される電源配線に接続され、ドレインは内部電源電圧ＶＰＥＲＩの出力端となる。トランジスタ４３ｂ，４３ｃそれぞれのゲート電極は、オペアンプ４３ａの出力端に共通に接続される。
　トランジスタ４３ｂと抵抗素子４３ｄの電圧は、オペアンプ４３ａの仮想短絡により、基準電圧ＶＲＥＦとなる。したがって、トランジスタ４３ｂのソース－ドレイン間電圧はＶＤＤ－ＶＲＥＦに等しくなり、トランジスタ４３ｂのゲート電極の電位（＝オペアンプ４３ａの出力端の電位）はこのソース－ドレイン間電圧ＶＤＤ－ＶＲＥＦに応じた値となる。これがトランジスタ４３ｃのゲート電極にも供給されるので、トランジスタ４３ｃのドレインの電位はＶＲＥＦに等しくなり、これが内部電源電圧ＶＰＥＲＩとして出力される。以上の構成により、内部電源電圧ＶＰＥＲＩも、基準電圧ＶＲＥＦと同様、外部電源電圧ＶＤＤ，ＶＳＳの変動や温度変化などの外的要因に寄らない一定の電圧値を有する電圧となっている。
　図１に戻る。電源端子１７は、それぞれ外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱが供給される２つの端子からなり、出力回路４１及び図示しない入力回路に接続されている。外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱの各電位は、それぞれ外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳの各電位と等しい。外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳとは別に外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱを供給しているのは、出力回路４１等の動作によって生じた電源ノイズが他の回路に伝搬するのを防止するためである。
　次に、本実施の形態による出力回路４１の構成について詳しく説明する。
　図３は、出力回路４１及びその周辺回路の詳しい構成を示す図である。同図には１つのデータ入出力端子１４に関連する部分のみを示しているが、他のデータ入出力端子１４に関連する構成も同様である。
　図３に示すように、出力回路４１は、７個のＰ出力ユニット５４Ｐ１～５４Ｐ７を有するプルアップ側出力回路４１Ｐと、７個のＮ出力ユニット５４Ｎ１～５４Ｎ７を有するプルダウン側出力回路４１Ｎとから構成される。Ｐ出力ユニット５４Ｐ１～５４Ｐ７及びＮ出力ユニット５４Ｎ１～５４Ｎ７は、図３に示すように、１つのデータ入出力端子１４に対して並列に接続される。
　プルアップ側出力回路４１Ｐ及びプルダウン側出力回路４１Ｎは、それぞれ入力端子Ｉ１，Ｉ２（第１及び第２の入力端子）を有して構成される。これら入力端子Ｉ１，Ｉ２のには、ＲＷＡＭＰ／ＦＩＦＯ４０から、それぞれ上述したプルアップ側データ信号ＤＡＴＡ＿Ｐ及びプルダウン側データ信号ＤＡＴＡ＿Ｎが供給される。
　ここで、ＲＷＡＭＰ／ＦＩＦＯ４０の構成について簡単に説明する。図３に示すように、ＲＷＡＭＰ／ＦＩＦＯ４０は、プルアップ側部分回路４０Ｐ及びプルダウン側部分回路４０Ｎを含んで構成される。プルアップ側データ信号ＤＡＴＡ＿Ｐ及びプルダウン側データ信号ＤＡＴＡ＿Ｎは、それぞれプルアップ側部分回路４０Ｐ及びプルダウン側部分回路４０Ｎによって生成される。なお、図３では、プルアップ側部分回路４０Ｐ及びプルダウン側部分回路４０Ｎのそれぞれについて、リードデータＤＱ出力の最終段回路のみを示している。
　プルアップ側部分回路４０Ｐは、図示しない前段回路からパラレルなリードデータ（オッドデータＤＡＴＡ＿Ｏ及びイーブンデータＤＡＴＡ＿Ｅ）を受け、シリアルなプルアップ側データ信号ＤＡＴＡ＿Ｐに変換して出力する回路である。
　具体的には、プルアップ側部分回路４０Ｐは、図３に示すようにＤ型のフリップフロップ回路４０Ｐａ～４０Ｐｃを有して構成される。フリップフロップ回路４０Ｐａ，４０Ｐｂのデータ入力端子Ｄには、それぞれオッドデータＤＡＴＡ＿Ｏ及びイーブンデータＤＡＴＡ＿Ｅが入力される。また、フリップフロップ回路４０Ｐｃのデータ入力端子Ｄは、フリップフロップ回路４０Ｐａのデータ出力端子Ｑと接続される。フリップフロップ回路４０Ｐｂ，４０Ｐｃのデータ出力端子Ｑは、プルアップ側部分回路４０Ｐの出力端に共通に接続される。フリップフロップ回路４０Ｐａ，４０Ｐｂそれぞれのクロック入力端子には、図１に示した位相調整回路２２から内部クロック信号ＬＣＬＫが供給される。一方、フリップフロップ回路４０Ｐａのクロック入力端子には、内部クロック信号ＬＣＬＫの反転信号が供給される。
　フリップフロップ回路４０Ｐａ～４０Ｐｃはそれぞれ、クロック入力端子に供給される信号がローからハイに変化したときのデータ入力端子Ｄの状態によりデータ出力端子Ｑを保持する機能を有している。これにより、プルアップ側部分回路４０Ｐの出力端からは、内部クロック信号ＬＣＬＫの半クロック周期ごとに、オッドデータＤＡＴＡ＿ＯとイーブンデータＤＡＴＡ＿Ｅとが交互に出力されることになる。つまり、フリップフロップ回路４０Ｐａ～４０Ｐｃはパラレル－シリアル変換を行う機能を有しており、この機能によって、プルアップ側部分回路４０Ｐでは、パラレルなオッドデータＤＡＴＡ＿Ｏ及びイーブンデータＤＡＴＡ＿Ｅから、シリアルなプルアップ側データ信号ＤＡＴＡ＿Ｐが生成される。
　プルアップ側部分回路４０Ｐ内の各回路は、図３にも示すように、内部電源電圧ＶＰＥＲＩによって動作する。したがって、プルアップ側部分回路４０Ｐから出力されるプルアップ側データ信号ＤＡＴＡ＿Ｐの電圧レベルは、内部電源電圧ＶＰＥＲＩとなっている。
　次に、プルダウン側部分回路４０Ｎは、図示しない前段回路からパラレルなリードデータ（オッドデータＤＡＴＡ＿Ｏ及びイーブンデータＤＡＴＡ＿Ｅ）を受け、シリアルなプルダウン側データ信号ＤＡＴＡ＿Ｎに変換して出力する回路である。
　具体的には、プルダウン側部分回路４０Ｎは、図３に示すようにＤ型のフリップフロップ回路４０Ｎａ～４０Ｎｃを有して構成される。これらの動作はプルアップ側部分回路４０Ｐ内のフリップフロップ回路４０Ｐａ～４０Ｐｃと同様なので、詳しい説明は省略する。最終的に、プルダウン側部分回路４０Ｎによって、パラレルなオッドデータＤＡＴＡ＿Ｏ及びイーブンデータＤＡＴＡ＿Ｅから、シリアルなプルダウン側データ信号ＤＡＴＡ＿Ｎが生成される。このプルダウン側データ信号ＤＡＴＡ＿Ｎの電圧レベルも、プルアップ側データ信号ＤＡＴＡ＿Ｐと同じく、内部電源電圧ＶＰＥＲＩとなっている。
　ここで、プルダウン側部分回路４０Ｎはプルアップ側部分回路４０Ｐと同様であるので、いずれか一方を削除し、残した回路にＤＡＴＡ＿Ｐ及びＤＡＴＡ＿Ｎの両者を接続する回路構成も可能である。
　出力回路４１の説明に戻る。上述したように、本実施の形態では、Ｐ出力ユニット５４Ｐ１～５４Ｐ７及びＮ出力ユニット５４Ｎ１～５４Ｎ７を、３つのグループＧ０～Ｇ２にグループ化する。グループＧ０には、それぞれ複数かつ互いに同数のＰ出力ユニット及びＮ出力ユニットが含まれる。また、グループＧ１，Ｇ２のそれぞれには、それぞれ少なくとも１つかつ互いに同数のＰ出力ユニット及びＮ出力ユニットが含まれる。
　図３に示した例では、グループＧ０には、Ｐ出力ユニット５４Ｐ１～５４Ｐ４（第１出力ユニット）及びＮ出力ユニット５４Ｎ１～５４Ｎ４（第３出力ユニット）が属し、グループＧ１には、Ｐ出力ユニット５４Ｐ５，５４Ｐ６（第２出力ユニット）及びＮ出力ユニット５４Ｎ５，５４Ｎ６（第４出力ユニット）が属し、グループＧ２には、Ｐ出力ユニット５４Ｐ７及びＮ出力ユニット５４Ｎ７が属すとしている。以下では、このグループ分けを前提として説明を進める。
　グループＧ０に属するＰ出力ユニット５４Ｐ１～５４Ｐ４は、選択回路５２Ｐ（第１の選択回路）に共通に接続される。選択回路５２Ｐには、レベルシフト回路５１ＰＡ（第１のレベルシフト回路）を介してプルアップ側部分回路４０Ｐからプルアップ側データ信号ＤＡＴＡ＿Ｐが供給される他、後述する活性化回路５６からオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａが供給される。
　一方、グループＧ０に属するＮ出力ユニット５４Ｎ１～５４Ｎ４は、選択回路５２Ｎ（第３の選択回路）に共通に接続される。選択回路５２Ｎには、レベルシフト回路５１ＮＡを介してプルダウン側部分回路４０Ｎからプルダウン側データ信号ＤＡＴＡ＿Ｎが供給される他、活性化回路５６からオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａが供給される。
　また、グループＧ１に属するＰ出力ユニット５４Ｐ５，５４Ｐ６は、選択回路５３ＰＡ（第２の選択回路）に共通に接続される。選択回路５３ＰＡには、遅延回路５０ＰＡ（第１の遅延回路）及びレベルシフト回路５１ＰＢ（第２のレベルシフト回路）を介してプルアップ側部分回路４０Ｐからプルアップ側データ信号ＤＡＴＡ＿Ｐが供給される他、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂが供給される。
　一方、グループＧ１に属するＮ出力ユニット５４Ｎ５，５４Ｎ６は、選択回路５３ＮＡ（第４の選択回路）に共通に接続される。選択回路５３ＮＡには、遅延回路５０ＮＡ（第２の遅延回路）及びレベルシフト回路５１ＮＢを介してプルダウン側部分回路４０Ｎからプルダウン側データ信号ＤＡＴＡ＿Ｎが供給される他、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂが供給される。
　さらに、グループＧ２に属するＰ出力ユニット５４Ｐ７は、選択回路５３ＰＢに接続される。選択回路５３ＰＢには、遅延回路５０ＰＢ及びレベルシフト回路５１ＰＣを介してプルアップ側部分回路４０Ｐからプルアップ側データ信号ＤＡＴＡ＿Ｐが供給される他、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが供給される。
　一方、グループＧ２に属するＮ出力ユニット５４Ｎ７は、選択回路５３ＮＢに接続される。選択回路５３ＮＢには、遅延回路５０ＮＢ及びレベルシフト回路５１ＮＣを介してプルダウン側部分回路４０Ｎからプルダウン側データ信号ＤＡＴＡ＿Ｎが供給される他、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが供給される。
　遅延回路５０ＰＡ，５０ＰＢ，５０ＮＡ，５０ＮＢはそれぞれ、対応する選択回路に出力データを供給するタイミングを遅らせる回路である。具体的には、遅延回路５０ＰＡ，５０ＰＢはそれぞれ、プルアップ側部分回路４０Ｐからプルアップ側データ信号ＤＡＴＡ＿Ｐの供給を受け、所定時間遅延させたうえで、それぞれに対応する選択回路５３ＰＡ，５３ＰＢに出力するよう構成される。また、遅延回路５０ＮＡ，５０ＮＢはそれぞれ、プルダウン側部分回路４０Ｎからプルダウン側データ信号ＤＡＴＡ＿Ｎの供給を受け、所定時間遅延させたうえで、それぞれに対応する選択回路５３ＮＡ，５３ＮＢに出力するよう構成される。
　図４は、遅延回路５０ＰＡの内部回路を示す図である。図示していないが、他の遅延回路５０ＰＢ，５０ＮＡ，５０ＮＢも同様の内部回路を有している。同図に例示するように、各遅延回路はそれぞれ、内部電源電圧ＶＰＥＲＩを動作電源として動作する複数のバッファが直列に接続された構成を有している。出力回路４１は内部電源発生回路４３から内部電源電圧ＶＰＥＲＩの供給を受ける電源端子Ｄ２（第２の電源端子）を有しており、各遅延回路へは、この電源端子Ｄ２を介して内部電源電圧ＶＰＥＲＩが供給される。各バッファの動作電源が内部電源電圧ＶＰＥＲＩであることから、遅延回路５０ＰＡ，５０ＰＢ，５０ＮＡ，５０ＮＢから出力される信号の電圧レベルも内部電源電圧ＶＰＥＲＩとなる。
　図４に示す構成によれば、各遅延回路の遅延量は、バッファの接続台数と、内部電源電圧ＶＰＥＲＩの具体的な値とによって決定されることになる。ただし、上述したように、内部電源電圧ＶＰＥＲＩは、外部電源電圧ＶＤＤ，ＶＳＳの変動や温度変化などの外的要因に寄らない一定の電圧値を有する電圧である。したがって、内部電源電圧ＶＰＥＲＩの変動による遅延量の変動は、無視して構わないレベルに抑えられている。なお、各遅延回路の具体的な遅延量は、遅延回路５０ＰＡの遅延量と遅延回路５０ＮＡの遅延量、遅延回路５０ＰＢの遅延量と遅延回路５０ＮＢの遅延量がそれぞれ等しく、かつ、遅延回路５０ＰＢ，５０ＮＢの遅延量が遅延回路５０ＰＡ，５０ＮＡの遅延量より大きくなるように、決定することが好適である。
　レベルシフト回路５１ＰＡ～５１ＰＣ，５１ＮＡ～５１ＮＣはそれぞれ、入力されたデータの電圧レベルを、内部電源電圧ＶＰＥＲＩから外部電源電圧ＶＤＤに変化させる回路である。上述したように、プルアップ側データ信号ＤＡＴＡ＿Ｐ及びプルダウン側データ信号ＤＡＴＡ＿Ｎの電圧レベルは内部電源電圧ＶＰＥＲＩである。また、各遅延回路も、内部電源電圧ＶＰＥＲＩを動作電源として動作するよう構成される。これに対し、図３に示すように、各選択回路は、外部電源電圧ＶＤＤを動作電源として動作するよう構成される。また、各出力ユニットは、外部電源電圧ＶＤＤＱ（＝ＶＤＤ）を動作電源として動作するよう構成される。したがって、プルアップ側データ信号ＤＡＴＡ＿Ｐ及びプルダウン側データ信号ＤＡＴＡ＿Ｎを各選択回路に供給する際には、その電圧レベルを外部電源電圧ＶＤＤに変換する必要がある。レベルシフト回路５１ＰＡ～５１ＰＣ，５１ＮＡ～５１ＮＣは、この変換を行うために設けられている。
　次に、各選択回路及び各出力ユニットの具体的な構成について説明するが、その前に、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ，Ｂ、及び、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃについて、説明する。
　まず出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａは、グループＧ１に属する出力ユニットを用いてリード動作を行う場合に、ハイレベルに活性化するハイアクティブな信号である。また、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂは、グループＧ２に属する出力ユニットを用いてリード動作を行う場合に、ハイレベルに活性化するハイアクティブな信号である。出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ，Ｂはそれぞれ、レベルシフト回路５５を介して、対応する選択回路に供給される。レベルシフト回路５５は、上述したレベルシフト回路５１ＰＡなどと同様、入力されたデータの電圧レベルを、内部電源電圧ＶＰＥＲＩから外部電源電圧ＶＤＤに変化させる回路である。
　次に、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａは、オンダイターミネーションを有効化する際にグループＧ０に属する出力ユニットを用いる場合に、ハイレベルに活性化するハイアクティブな信号である。また、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂは、オンダイターミネーションを有効化する際にグループＧ１に属する出力ユニットを用いる場合に、ハイレベルに活性化するハイアクティブな信号である。さらに、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃは、オンダイターミネーションを有効化する際にグループＧ２に属する出力ユニットを用いる場合に、ハイレベルに活性化するハイアクティブな信号である。オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃはそれぞれ、活性化回路５６及びレベルシフト回路５５を介して、対応する選択回路に供給される。レベルシフト回路５５の機能については、上述した通りである。
　活性化回路５６は、上述したオンダイターミネーションコマンドＯＤＴが活性化されている場合に限り、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃを出力する回路である。したがって、選択回路から見れば、入力されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃが活性化されているということは、オンダイターミネーションコマンドＯＤＴも活性化されているということを意味する。つまり、選択回路から見れば、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃはそれぞれ、対応するグループに属する出力ユニットを用いてオンダイターミネーションを有効化する場合に活性化し、その他の場合に非活性となる信号であると言える。
　さて、選択回路５２Ｐは、グループＧ０に属するＰ出力ユニット５４Ｐ１～５４Ｐ４を共通のタイミングで駆動する回路である。リード動作時の選択回路５２Ｐは、プルアップ側部分回路４０Ｐからプルアップ側データ信号ＤＡＴＡ＿Ｐが供給されたことに応じて、Ｐ出力ユニット５４Ｐ１～５４Ｐ４を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５２Ｐは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａが活性化されていることに応じて、Ｐ出力ユニット５４Ｐ１～５４Ｐ４を駆動するよう構成される。
　図５（ａ）は、選択回路５２Ｐ及びＰ出力ユニット５４Ｐ１それぞれの内部構成を示す図である。また、図５（ｂ）は、図５（ａ）に示した各信号の状態を示す表である。これらの図には示していないが、Ｐ出力ユニット５４Ｐ２～５４Ｐ４についてもＰ出力ユニット５４Ｐ１と同様である。
　選択回路５２Ｐの出力信号Ｐ０（第１の制御信号）は、図５（ｂ）に示すように、出力対象のリードデータＤＱがハイレベルである場合（プルアップ側データ信号ＤＡＴＡ＿Ｐがハイレベルに活性化されている場合）、又は、グループＧ０のオンダイターミネーション機能が有効とされている場合（オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａがハイレベルに活性化されている場合）にローレベルに活性化されるローアクティブな信号である。具体的な出力信号Ｐ０は、図５（ａ）に示すように、プルアップ側データ信号ＤＡＴＡ＿Ｐの反転信号とオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａの反転信号との論理積信号である。出力信号Ｐ０は、選択回路５２ＰからＰ出力ユニット５４Ｐ１に供給される。
　出力回路４１は、図１に示した電源端子１７を通じて外部から供給される電源電圧ＶＤＤＱを受ける電源端子Ｄ１（第１の電源端子）を有しており、Ｐ出力ユニット５４Ｐ１は、この電源端子Ｄ１と、一端がデータ入出力端子１４（ＤＱ）に接続された抵抗Ｒの他端との間に並列に接続された５個のＰチャンネル型ＭＯＳトランジスタＴＰ＜４：０＞を有して構成される。なお、トランジスタＴＰの符号に付した＜４：０＞という表記は、その符号に対応する構成がそれぞれ０番目から４番目までの５個の部分によって構成されていることを意味する。各部分を個別に表す必要がある場合には、符号名の最後に＜０＞などの表記を付すことによって表す。
　Ｐ出力ユニット５４Ｐ１には、出力信号Ｐ０の他に、図１に示したキャリブレーション回路４４からプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜４：０＞が供給される。プルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜４：０＞はそれぞれトランジスタＴＰ＜４：０＞に対応しており、対応するトランジスタを有効化する場合にローレベルとなり、それ以外の場合にハイレベルとされるローアクティブな信号である。Ｐ出力ユニット５４Ｐ１のインピーダンスは、トランジスタＴＰ＜４：０＞のうちプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜４：０＞によって有効化されているもののオン抵抗の合成抵抗値と、抵抗Ｒの抵抗値との和に等しくなる。このことは、プルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜４：０＞によってＰ出力ユニット５４Ｐ１のインピーダンスを調整可能であることを意味している。
　Ｐ出力ユニット５４Ｐ１は、図５（ｂ）に示すように、それぞれローアクティブな信号である出力信号Ｐ０とプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜ｋ＞（ｋ＝０～４）とがともに活性化されている場合（ローレベルとされている場合）に、対応するトランジスタＴＰ＜ｋ＞をオン状態とし、それ以外の場合に、対応するトランジスタＴＰ＜ｋ＞をオフ状態とするよう構成される。具体的には、図５（ａ）に示すように、トランジスタＴＰ＜ｋ＞のゲート電極に、出力信号Ｐ０と、対応するプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜ｋ＞との論理和信号（第５の制御信号）が供給されるよう構成される。
　これにより、図５（ｂ）からも理解されるように、トランジスタＴＰ＜ｋ＞は、対応するプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ＜ｋ＞によって有効化されていることを条件として、プルアップ側データ信号ＤＡＴＡ＿Ｐがハイレベルである場合（出力対象のリードデータＤＱがハイレベルである場合）、又は、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａがハイレベルである場合（グループＧ０のオンダイターミネーション機能が有効とされている場合）にオンとされることになる。これら以外の場合には、トランジスタＴＰ＜ｋ＞はオフとされる。したがって、上述したリード動作時及びオンダイターミネーション有効時の選択回路５２Ｐの動作が実現される。
　図３に戻る。選択回路５３ＰＡは、グループＧ１に属するＰ出力ユニット５４Ｐ５，５４Ｐ６を共通のタイミングで駆動する回路である。リード動作時の選択回路５３ＰＡは、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａが活性化されている場合に限り、選択回路５２Ｐとは異なるタイミングで、より具体的には遅延回路５０ＰＡの遅延量分だけ選択回路５２Ｐから遅れたタイミングで、Ｐ出力ユニット５４Ｐ５，５４Ｐ６を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５３ＰＡは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂが活性化されていることに応じて、Ｐ出力ユニット５４Ｐ５，５４Ｐ６を駆動するよう構成される。
　図６（ａ）は、選択回路５３ＰＡ及びＰ出力ユニット５４Ｐ５それぞれの内部構成を示す図である。また、図６（ｂ）は、図６（ａ）に示した各信号の状態を示す表である。これらの図には示していないが、Ｐ出力ユニット５４Ｐ６についてもＰ出力ユニット５４Ｐ５と同様である。
　選択回路５３ＰＡの出力信号Ｐ１（第２の制御信号）は、図６（ｂ）に示すように、出力対象のリードデータＤＱがハイレベルであり（プルアップ側データ信号ＤＡＴＡ＿Ｐがハイレベルに活性化されており）、かつ、グループＧ１が選択されている場合（出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａがハイレベルに活性化されている場合）、又は、グループＧ１のオンダイターミネーション機能が有効とされている場合（オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂがハイレベルに活性化されている場合）にローレベルに活性化されるローアクティブな信号である。具体的な出力信号Ｐ１は、図６（ａ）に示すように、プルアップ側データ信号ＤＡＴＡ＿Ｐと出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａの否定論理積信号と、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂの反転信号との論理積信号である。出力信号Ｐ１は、選択回路５３ＰＡからＰ出力ユニット５４Ｐ５に供給される。
　Ｐ出力ユニット５４Ｐ５の構成及び動作は、図５（ａ）（ｂ）を参照して説明したＰ出力ユニット５４Ｐ１のそれと同じであるので、詳しい説明は省略する。Ｐ出力ユニット５４Ｐ５の動作により、上述したリード動作時及びオンダイターミネーション有効時の選択回路５３ＰＡの動作が実現される。
　図３に戻る。選択回路５３ＰＢは、グループＧ２に属するＰ出力ユニット５４Ｐ７を駆動する回路である。リード動作時の選択回路５３ＰＢは、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂが活性化されている場合に限り、選択回路５２Ｐ，５３ＰＡとは異なるタイミングで、より具体的には遅延回路５０ＰＢの遅延量分だけ選択回路５２Ｐから遅れたタイミングで、Ｐ出力ユニット５４Ｐ７を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５３ＰＢは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが活性化されていることに応じて、Ｐ出力ユニット５４Ｐ７を駆動するよう構成される。
　選択回路５３ＰＢ及びＰ出力ユニット５４Ｐ７の具体的な構成及び動作は、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂに代えて、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが供給される点を除き、図６（ａ）（ｂ）を参照して説明した選択回路５３ＰＡ及びＰ出力ユニット５４Ｐ５のそれと同じであるので、詳しい説明は省略する。選択回路５３ＰＢ及びＰ出力ユニット５４Ｐ７の動作により、上述したリード動作時及びオンダイターミネーション有効時の選択回路５３ＰＢの動作が実現される。
　選択回路５２Ｎは、グループＧ０に属するＮ出力ユニット５４Ｎ１～５４Ｎ４を共通のタイミングで駆動する回路である。リード動作時の選択回路５２Ｎは、プルダウン側部分回路４０Ｎからプルダウン側データ信号ＤＡＴＡ＿Ｎが供給されたことに応じて、Ｎ出力ユニット５４Ｎ１～５４Ｎ４を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５２Ｎは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａが活性化されていることに応じて、Ｎ出力ユニット５４Ｎ１～５４Ｎ４を駆動するよう構成される。
　図７（ａ）は、選択回路５２Ｎ及びＮ出力ユニット５４Ｎ１それぞれの内部構成を示す図である。また、図７（ｂ）は、図７（ａ）に示した各信号の状態を示す表である。これらの図には示していないが、Ｎ出力ユニット５４Ｎ２～５４Ｎ４についてもＰ出力ユニット５４Ｎ１と同様である。
　選択回路５２Ｎの出力信号Ｎ０（第３の制御信号）は、図７（ｂ）に示すように、出力対象のリードデータＤＱがローレベルである場合（プルダウン側データ信号ＤＡＴＡ＿Ｎがハイレベルに活性化されている場合）、又は、オンダイターミネーション機能が有効とされている場合（オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａがハイレベルに活性化されている場合）にハイレベルに活性化されるハイアクティブな信号である。具体的な出力信号Ｎ０は、図７（ａ）に示すように、プルダウン側データ信号ＤＡＴＡ＿Ｎとオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａとの論理和信号である。出力信号Ｎ０は、選択回路５２ＮからＮ出力ユニット５４Ｎ１に供給される。
　出力回路４１は、図１に示した電源端子１７を通じて外部から供給される電源電圧ＶＳＳＱを受ける電源端子Ｄ３（第３の電源端子）を有しており、Ｎ出力ユニット５４Ｎ１は、この電源端子Ｄ３と、一端がデータ入出力端子１４（ＤＱ）に接続された抵抗Ｒの他端との間に並列に接続された５個のＮチャンネル型ＭＯＳトランジスタＴＮ＜４：０＞を有して構成される。
　Ｎ出力ユニット５４Ｎ１には、出力信号Ｎ０の他に、図１に示したキャリブレーション回路４４からプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜４：０＞（第２のインピーダンス調整コード）が供給される。プルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜４：０＞はそれぞれトランジスタＴＮ＜４：０＞に対応しており、対応するトランジスタを有効化する場合にハイレベルとなり、それ以外の場合にローレベルとされるハイアクティブな信号である。Ｎ出力ユニット５４Ｎ１のインピーダンスは、トランジスタＴＮ＜４：０＞のうちプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜４：０＞によって有効化されているもののオン抵抗の合成抵抗値と、抵抗Ｒの抵抗値との和に等しくなる。このことは、プルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜４：０＞によってＮ出力ユニット５４Ｎ１のインピーダンスを調整可能であることを意味している。
　Ｎ出力ユニット５４Ｎ１は、図７（ｂ）に示すように、それぞれハイアクティブな信号である出力信号Ｎ０とプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜ｋ＞（ｋ＝０～４）とがともに活性化されている場合（ハイレベルとされている場合）に、対応するトランジスタＴＮ＜ｋ＞をオン状態とし、それ以外の場合に、対応するトランジスタＴＰ＜ｋ＞をオフ状態とするよう構成される。具体的には、図７（ａ）に示すように、トランジスタＴＮ＜ｋ＞のゲート電極に、出力信号Ｎ０と、対応するプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜ｋ＞との論理積信号が供給されるよう構成される。
　これにより、図７（ｂ）からも理解されるように、トランジスタＴＮ＜ｋ＞は、対応するプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎ＜ｋ＞によって有効化されていることを条件として、プルダウン側データ信号ＤＡＴＡ＿Ｎがハイレベルである場合（出力対象のリードデータＤＱがローレベルである場合）、又は、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａがハイレベルである場合（グループＧ０のオンダイターミネーション機能が有効とされている場合）にオンとされることになる。これら以外の場合には、トランジスタＴＮ＜ｋ＞はオフとされる。したがって、上述したリード動作時及びオンダイターミネーション有効時の選択回路５２Ｎの動作が実現される。
　また、図５（ｂ）と図７（ｂ）を比較すると理解されるように、Ｎ出力ユニット５４Ｎ１は、Ｐ出力ユニット５４Ｐ１が出力信号Ｐ０に応じて活性化されるとき（出力信号Ｐ０がローレベルであるとき）に、出力信号Ｎ０に応じて活性化され（出力信号Ｎ０がハイレベルとなり）、Ｐ出力ユニット５４Ｐ１が出力信号Ｐ０に応じて非活性化されるとき（出力信号Ｐ０がハイレベルであるとき）に、出力信号Ｎ０に応じて非活性化される（出力信号Ｎ０がローレベルとなる）ことになる。
　図３に戻る。選択回路５３ＮＡは、グループＧ１に属するＮ出力ユニット５４Ｎ５，５４Ｎ６を共通のタイミングで駆動する回路である。リード動作時の選択回路５３ＮＡは、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａが活性化されている場合に限り、選択回路５２Ｎとは異なるタイミングで、より具体的には遅延回路５０ＮＡの遅延量分だけ選択回路５２Ｎから遅れたタイミングで、Ｎ出力ユニット５４Ｎ５，５４Ｎ６を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５３ＮＡは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂが活性化されていることに応じて、Ｎ出力ユニット５４Ｎ５，５４Ｎ６を駆動するよう構成される。
　図８（ａ）は、選択回路５３ＮＡ及びＮ出力ユニット５４Ｎ５それぞれの内部構成を示す図である。また、図８（ｂ）は、図８（ａ）に示した各信号の状態を示す表である。これらの図には示していないが、Ｎ出力ユニット５４Ｐ６についてもＮ出力ユニット５４Ｎ５と同様である。
　選択回路５３ＮＡの出力信号Ｎ１（第４の制御信号）は、図８（ｂ）に示すように、出力対象のリードデータＤＱがローレベルであり（プルダウン側データ信号ＤＡＴＡ＿Ｎがハイレベルに活性化されており）、かつ、グループＧ１が選択されている場合（出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａがハイレベルに活性化されている場合）、又は、グループＧ１のオンダイターミネーション機能が有効とされている場合（オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂがハイレベルに活性化されている場合）にハイレベルに活性化されるハイアクティブな信号である。具体的な出力信号Ｎ１は、図８（ａ）に示すように、プルダウン側データ信号ＤＡＴＡ＿Ｎと出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａの論理積信号と、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂとの論理和信号である。出力信号Ｎ１は、選択回路５３ＮＡからＮ出力ユニット５４Ｎ５に供給される。
　Ｎ出力ユニット５４Ｎ５の構成及び動作は、図７（ａ）（ｂ）を参照して説明したＮ出力ユニット５４Ｎ１のそれと同じであるので、詳しい説明は省略する。Ｎ出力ユニット５４Ｎ５の動作により、上述したリード動作時及びオンダイターミネーション有効時の選択回路５３ＮＡの動作が実現される。
　また、図６（ｂ）と図８（ｂ）を比較すると理解されるように、Ｎ出力ユニット５４Ｎ５は、Ｐ出力ユニット５４Ｐ５が出力信号Ｐ１に応じて活性化されるとき（出力信号Ｐ１がローレベルであるとき）に、出力信号Ｎ１に応じて活性化され（出力信号Ｎ１がハイレベルとなり）、Ｐ出力ユニット５４Ｐ５が出力信号Ｐ１に応じて非活性化されるとき（出力信号Ｐ１がハイレベルであるとき）に、出力信号Ｎ１に応じて非活性化される（出力信号Ｎ１がローレベルとなる）ことになる。
　図３に戻る。選択回路５３ＮＢは、グループＧ２に属するＮ出力ユニット５４Ｎ７を駆動する回路である。リード動作時の選択回路５３ＮＢは、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂが活性化されている場合に限り、選択回路５２Ｎ，５３ＮＡとは異なるタイミングで、より具体的には遅延回路５０ＮＢの遅延量分だけ選択回路５２Ｐから遅れたタイミングで、Ｎ出力ユニット５４Ｎ７を駆動するよう構成される。一方、オンダイターミネーション有効時の選択回路５３ＮＢは、活性化回路５６から供給されるオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが活性化されていることに応じて、Ｎ出力ユニット５４Ｎ７を駆動するよう構成される。
　選択回路５３ＮＢ及びＮ出力ユニット５４Ｎ７の具体的な構成及び動作は、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｂに代えて、出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ｂ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ｃが供給される点を除き、図８（ａ）（ｂ）を参照して説明した選択回路５３ＮＡ及びＮ出力ユニット５４Ｎ５のそれと同じであるので、詳しい説明は省略する。選択回路５３ＮＢ及びＮ出力ユニット５４Ｎ７の動作により、上述したリード動作時及びオンダイターミネーション有効時の選択回路５３ＮＢの動作が実現される。
　以上説明したように、本実施の形態による半導体装置１によれば、複数の出力ユニットを３グループＧ０～Ｇ２に分け、グループＧ０がプルアップ側とプルダウン側それぞれに４個ずつ出力ユニットを含み、グループＧ１がプルアップ側とプルダウン側それぞれに２個ずつ出力ユニットを含み、グループＧ２がプルアップ側とプルダウン側それぞれに１個ずつ出力ユニットを含むようにしている。そして、例えばハイレベルのリードデータＤＱを出力する際には、グループＧ０に含まれる４個のＰ出力ユニット５４Ｐ１～５４Ｐ４を共通のタイミングで駆動しつつ、グループＧ０とは異なるタイミングで、必要に応じて、グループＧ１，Ｇ２に含まれる３個のＰ出力ユニット５４Ｐ５～５４Ｐ７を駆動するようにしている。これにより、本実施の形態による半導体装置１では、７個のＰ出力ユニットすべてが同時に駆動されることがないので、データ入出力端子１４に接続されるパッケージ内配線間のクロストークによるシグナルインテグリティの悪化を軽減できる。一方で、４個のＰ出力ユニットを同時に駆動しているので、複数のＰ出力ユニットを同時に駆動することによるシグナルインテグリティ向上の効果も得ることができる。したがって、パッケージ内での配線間のクロストークの影響を受けつつも、データ入出力端子１４から出力されるリードデータＤＱのシグナルインテグリティを良好に保つことが可能になる。ローレベルのリードデータＤＱの出力についても同様である。
　また、本実施の形態による半導体装置１によれば、オンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃによって、選択回路５２Ｐ，５３ＰＡ，５３ＰＢ，５２Ｎ，５３ＮＡ，５３ＮＢそれぞれの出力信号Ｐ０～Ｐ２，Ｎ０～Ｎ２を活性化することができるので、オンダイターミネーション機能についても好適に実現することが可能となる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　図９は、本実施の形態の第１の変形例による半導体装置の出力回路４１及びその周辺回路の詳しい構成を示す図である。本変形例による半導体装置は、遅延回路５０ＰＢ，５０ＮＢ及びレベルシフト回路５１ＰＣ，５１ＮＣを備えない点で上記実施の形態による半導体装置１と相違し、その他の点では上記実施の形態による半導体装置１と同一である。以下では相違点に着目して説明する。
　本変形例では、選択回路５３ＰＢには、レベルシフト回路５１ＰＢからプルアップ側データ信号ＤＡＴＡ＿Ｐが供給される。同様に、選択回路５３ＮＢには、レベルシフト回路５１ＮＢからプルダウン側データ信号ＤＡＴＡ＿Ｎが供給される。したがって、選択回路５３ＰＡ，５３ＰＢのそれぞれに供給されるプルアップ側データ信号ＤＡＴＡ＿Ｐの遅延量は互いに同一であり、選択回路５３ＮＡ，５３ＮＢのそれぞれに供給されるプルダウン側データ信号ＤＡＴＡ＿Ｎの遅延量も互いに同一である。その結果、グループＧ１，Ｇ２の駆動タイミングも互いに同一ということになるが、少なくともグループＧ０とグループＧ１，Ｇ２とでは、異なる駆動タイミングでの出力が実現されるので、上記実施の形態と同様、パッケージ内での配線間のクロストークの影響を受けつつも、データ入出力端子１４から出力されるリードデータＤＱのシグナルインテグリティを良好に保つことが可能になる。
　図１０は、本実施の形態の第２の変形例による半導体装置の出力回路４１及びその周辺回路の詳しい構成を示す図である。本変形例による半導体装置は、選択回路５２Ｐ，５３ＰＡ，５３ＰＢ，５２Ｎ，５３ＮＡ，５３ＮＢの動作電源がいずれも内部電源電圧ＶＰＥＲＩとされており、レベルシフト回路が選択回路と出力ユニットの間に移動している点、並びに、これに伴って出力データ出力ユニット選択信号ＭＲＳＲｏｎ＿Ａ，Ｂ及びオンダイターミネーション有効化ユニット選択信号ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃの供給経路にレベルシフト回路５５が設けられていない点で上記実施の形態による半導体装置１と相違し、その他の点では上記実施の形態による半導体装置１と同一である。
　第２の変形例では、各選択回路の出力信号Ｐ０～Ｐ２，Ｎ０～Ｎ２の電圧レベルは、内部電源電圧ＶＰＥＲＩとなる。一方で、各出力ユニットの動作電源は、上記実施の形態と同様、外部電源電圧ＶＤＤＱ（＝ＶＤＤ）である。レベルシフト回路５１ＰＡ～５１ＰＣ，５１ＮＡ～５１ＮＣは、対応する選択回路の出力信号の電圧レベルを内部電源電圧ＶＰＥＲＩから外部電源電圧ＶＤＤに変化させる役割を担っている。このようにしても、上記実施の形態と同様、パッケージ内での配線間のクロストークの影響を受けつつも、データ入出力端子１４から出力されるリードデータＤＱのシグナルインテグリティを良好に保つことが可能になる。
　その他、例えば上記実施の形態では３つのグループＧ０～Ｇ２を設けたが、グループの数は２つであってもよく、４つ以上であってもよい。つまり、複数の出力ユニットを同時に駆動することによって、複数の出力ユニットを同時に駆動することによるシグナルインテグリティ向上の効果を生かすことができ、一方で、この複数の出力ユニットとは異なるタイミングで駆動する出力ユニットを設けることで、すべての出力ユニットを同時に駆動する場合に比べて、パッケージ内配線間のクロストークによるシグナルインテグリティの悪化が軽減できればよい。
　また、上記実施の形態では、各出力ユニットのインピーダンスの設計値が２４０Ωであるとしたが、本発明は、設計値が２４０Ωでない出力ユニットを用いる半導体装置にも好適に適用可能である。
１　　　　　　　　　　　　　　　　半導体装置
１０，１１　　　　　　　　　　　　クロック端子
１２　　　　　　　　　　　　　　　コマンド端子
１３　　　　　　　　　　　　　　　アドレス端子
１４　　　　　　　　　　　　　　　データ入出力端子
１５　　　　　　　　　　　　　　　キャリブレーション端子
１６，１７　　　　　　　　　　　　電源端子
２１　　　　　　　　　　　　　　　クロック入力回路
２２　　　　　　　　　　　　　　　位相調整回路
２３　　　　　　　　　　　　　　　タイミングジェネレータ
２４　　　　　　　　　　　　　　　コマンド入力回路
２５　　　　　　　　　　　　　　　コマンドデコーダ
２６　　　　　　　　　　　　　　　アドレス入力回路
２７　　　　　　　　　　　　　　　アドレスラッチ回路
３０　　　　　　　　　　　　　　　モードレジスタ
３２　　　　　　　　　　　　　　　カラムデコーダ
３３　　　　　　　　　　　　　　　ロウデコーダ
３４　　　　　　　　　　　　　　　メモリセルアレイ
４０　　　　　　　　　　　　　　　ＲＷＡＭＰ／ＦＩＦＯ
４０Ｎ　　　　　　　　　　　　　　ＲＷＡＭＰ／ＦＩＦＯ４０のプルダウン側部分回路
４０Ｐ　　　　　　　　　　　　　　ＲＷＡＭＰ／ＦＩＦＯ４０のプルアップ側部分回路
４０Ｎａ～４０Ｎｃ，４０Ｐａ～４０Ｐｃ　フリップフロップ回路
４１　　　　　　　　　　　　　　出力回路
４１Ｎ　　　　　　　　　　　　　　出力回路４１のプルダウン側出力回路
４１Ｐ　　　　　　　　　　　　　　出力回路４１のプルアップ側出力回路
４３　　　　　　　　　　　　　　　内部電源発生回路
４３ａ　　　　　　　　　　　　　　オペアンプ
４３ｄ　　　　　　　　　　　　　　抵抗素子
４４　　　　　　　　　　　　　　　キャリブレーション回路
５０ＮＡ，５０ＮＢ，５０ＰＡ，５０ＰＢ　遅延回路
５１ＮＡ～５１ＮＣ，５１ＰＡ～５１ＰＣ，５５　レベルシフト回路
５２Ｎ，５３ＮＡ，５３ＮＢ，５２Ｐ，５３ＰＡ，５３ＰＢ　選択回路
５４Ｎ１～５４Ｎ７　　　　　　　　Ｎ出力ユニット
５４Ｐ１～５４Ｐ７　　　　　　　　Ｐ出力ユニット
５６　　　　　　　　　　　　　　　活性化回路
ＭＲＳＯＤＴ＿Ａ，Ｂ，Ｃ　　　　　オンダイターミネーション有効化ユニット選択信号
ＭＲＳＲｏｎ＿Ａ，Ｂ　　　　　　　出力データ出力ユニット選択信号
Ｎ０～Ｎ２，Ｐ０～Ｐ２　　　　　　選択回路の出力信号
ＴＮ＜０＞～＜４＞　　　　　　　　Ｎチャンネル型ＭＯＳトランジスタ
ＴＰ＜０＞～＜４＞，４３ｂ，４３ｃ　Ｐチャンネル型ＭＯＳトランジスタ
ＺＱＣＯＤＥ＿Ｎ　　　　　　　　　プルダウンインピーダンス調整コード
ＺＱＣＯＤＥ＿Ｐ　　　　　　　　　プルアップインピーダンス調整コード

Claims (11)

  1. 　第１の電源端子と、
    　出力端子と、
    　前記第１の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第１の制御信号に対応して前記出力端子をドライブする複数の第１出力ユニットと、
    　前記第１の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第２の制御信号に対応して前記出力端子をドライブする複数の第２出力ユニットと、
    　内部データ信号に対応して前記第１及び第２の制御信号を出力する制御回路とを備え、
    　前記制御回路は、前記第１及び第２の制御信号を互いに異なるタイミングで出力することを特徴とする半導体装置。
  2. 　前記制御回路は、
    　内部データ信号を受ける入力端子と、
    　前記入力端子と前記複数の第１出力ユニットとの間に設けられ、前記第１の制御信号を出力する第１の選択回路と、
    　前記入力端子と前記複数の第２出力ユニットとの間に設けられ、前記第２の制御信号を出力する第２の選択回路と、
    　前記入力端子と前記複数の第２出力ユニットとの間に、前記第２の選択回路と直列に設けられる遅延回路と、を備えることを特徴とする請求項１に記載の半導体装置。
  3. 　内部電源発生回路と、前記内部電源発生回路において発生された前記第１の電源端子における電圧とは異なる内部電源を受ける第２の電源端子と、を更に備え、
    　前記遅延回路は前記第２の電源端子と接続されることを特徴とする請求項２に記載の半導体装置。
  4. 　前記制御回路は、
    　前記入力端子及び前記第１の選択回路の間に設けられる第１のレベルシフト回路と、
    　前記遅延回路及び前記第２の選択回路の間に設けられる第２のレベルシフト回路と、を更に備えることを特徴とする請求項３に記載の半導体装置。
  5. 　前記制御回路は、
    　前記第１の選択回路及び前記複数の第１出力ユニットの間に設けられる第１のレベルシフト回路と、
    　前記第２の選択回路及び前記複数の第２出力ユニットの間に設けられる第２のレベルシフト回路と、を更に備えることを特徴とする請求項３に記載の半導体装置。
  6. 　前記複数の第１出力ユニット及び前記複数の第２出力ユニットは、其々が前記第１の電源端子及び前記出力端子の間に互いに並列に接続される複数のトランジスタを備え、其々が前記複数のトランジスタを其々制御する複数の第５の制御信号を共通に受けることを特徴とする請求項２に記載の半導体装置。
  7. 　前記制御回路は第１の制御回路であって、
    　第３の電源端子と、
    　前記第３の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第３の制御信号に対応して前記出力端子をドライブする複数の第３出力ユニットと、
    　前記第３の電源端子及び前記出力端子の間に互いに並列に接続され、其々が第４の制御信号に対応して前記出力端子をドライブする複数の第４出力ユニットと、
    　前記内部データ信号に対応して前記第３及び第４の制御信号を出力する第２の制御回路とを備え、
    　前記第２の制御回路は、前記第３及び第４の制御信号を互いに異なるタイミングで出力することを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１の制御回路における前記入力端子は第１の入力端子であり、前記遅延回路は第１の遅延回路であって、
    　前記第２の制御回路は、
    　前記内部データ信号を受ける第２の入力端子と、
    　前記第２の入力端子と前記複数の第３出力ユニットとの間に設けられ、前記第３の制御信号を出力する第３の選択回路と、
    　前記第２の入力端子と前記複数の第４出力ユニットとの間に設けられ、前記第４の制御信号を出力する第４の選択回路と、
    　前記第２の入力端子と前記複数の第４出力ユニットとの間に、前記第４の選択回路と直列に設けられる第２の遅延回路と、を備えることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１の遅延回路及び第２の遅延回路の遅延量は互いに等しいことを特徴とする請求項８に記載の半導体装置。
  10. 　前記複数の第１の出力ユニットの台数は前記複数の第２の出力ユニットの台数よりも多く且つ前記第３の出力ユニットの台数と等しく、前記複数の第２の出力ユニットの台数は前記複数の第４の出力ユニットの台数と等しいことを特徴とする請求項９に記載の半導体装置。
  11. 　前記複数の第３出力ユニットは、前記複数の第１出力ユニットが前記第１の制御信号に応じて活性化されるときに前記第３の制御信号に応じて活性化され、前記複数の第１出力ユニットが前記第１の制御信号に応じて非活性化されるときに前記第３の制御信号に応じて非活性化され、前記複数の第４出力ユニットは、前記複数の第２出力ユニットが前記第２の制御信号に応じて活性化されるときに前記第４の制御信号に応じて活性化され、前記複数の第２出力ユニットが前記第２の制御信号に応じて非活性化されるときに前記第４の制御信号に応じて非活性化されることを特徴とする請求項１０に記載の半導体装置。
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