JP2015050691A - 半導体装置 - Google Patents

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Abstract

【課題】高いインピーダンスの調整精度を確保しつつ、短時間でキャリブレーション動作を行う。【解決手段】データ出力端子ＤＱに並列に接続されるｎ個（ｎは２以上の自然数）の第１トランジスタＴＮＵ０〜ＴＮＵ６を備える出力バッファＯＢと、第１トランジスタＴＮＵ０〜ＴＮＵ６を其々制御するｎビットの第１コード信号ＣＯＤＥＰＵを出力するキャリブレーション回路３４とを備える。キャリブレーション回路３４は、ｋビット（ｋはｎ未満の自然数）の第２コード信号ＰｒｅＣＯＤＥＰＵを出力する第１カウンタ回路ＣＮＴＵと、第２コード信号ＰｒｅＣＯＤＥＰＵをｎビットの第１コード信号ＣＯＤＥＰＵに変換する第１コード変換回路ＣＮＶＵとを含む。本発明によれば、高いインピーダンスの調整精度を確保しつつ、短時間でキャリブレーション動作を行うことが可能となる。【選択図】図８

Description

本発明は半導体装置に関し、特に、インピーダンス調整が可能な出力バッファを備えた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、インピーダンス調整が可能な出力バッファを備えていることがある。出力バッファのインピーダンス調整は、キャリブレーション回路を用いたキャリブレーション動作によってコード信号を生成し、これを出力バッファに供給することによって行われる。出力バッファは並列に接続された複数のトランジスタからなり、各トランジスタのオン又はオフをコード信号の各ビットに基づいて制御すれば、コード信号の値に応じたインピーダンスを得ることができる（特許文献１，２参照）。
例えば、特許文献１に記載された半導体装置では、コード信号がＮ＋１ビット構成であり、これによりＮ＋１個のトランジスタからなる出力バッファのインピーダンスを調整することができる。したがって、出力バッファのインピーダンス調整精度を高めるためには、コード信号のビット数を増やすことにより調整ピッチを小さくすればよい。
特開２００８−２１９８６５号公報 特開２００９−１１８４８０号公報
しかしながら、コード信号のビット数を増やすと、選択可能なインピーダンスの数が増大するため、キャリブレーション動作に時間がかかってしまう。つまり、インピーダンスの調整精度とキャリブレーション動作に要する時間はトレードオフの関係にあり、高精度なインピーダンス調整と高速動作の要請の両方を満足することは困難であった。したがって、本発明は、高いインピーダンスの調整精度を確保しつつ、短時間でキャリブレーション動作を行うことが可能な半導体装置、並びに、これを備えるシステムを提供するものである。
本発明の一側面による半導体装置は、データ出力端子と、前記データ出力端子に並列に接続されるｎ個（ｎは２以上の自然数）の第１トランジスタを備える出力バッファと、前記ｎ個の第１トランジスタを其々制御するｎビットの第１コード信号を出力するキャリブレーション回路と、を備え、前記キャリブレーション回路は、ｋビット（ｋはｎ未満の自然数）の第２コード信号を出力する第１カウンタ回路と、前記ｋビットの第２コード信号を前記ｎビットの第１コード信号に変換する第１コード変換回路とを含むことを特徴とする。
本発明の他の側面による半導体装置は、電源配線と、データ出力端子と、キャリブレーション端子と、前記電源配線と前記データ出力端子との間に接続され、第１コード信号の値に応じてインピーダンスが変化する出力バッファと、前記キャリブレーション端子の電位に基づいて第２コード信号を生成するカウンタ回路と、前記第２コード信号を前記第１コード信号に変換するコード変換回路と、を備え、前記コード変換回路は、前記第２コード信号の値が第１の範囲にある場合には、前記第２コード信号の値が１ピッチ変化したことに応答して前記第１コード信号の値を第１のピッチだけ変化させ、前記第２コード信号の値が前記第１の範囲とは異なる第２の範囲にある場合には、前記第２コード信号の値が１ピッチ変化したことに応答して前記第１コード信号の値を前記第１のピッチよりも大きい第２のピッチだけ変化させることを特徴とする。
本発明によれば、高いインピーダンスの調整精度を確保しつつ、短時間でキャリブレーション動作を行うことが可能となる。
本発明の好ましい実施形態による半導体装置１０を備えたシステム６の構成を示すブロック図である。 半導体装置１０の全体構成を示すブロック図である。 リード動作時における半導体装置１０の動作を示す波形図である。 （ａ）はリードデータのレベルをＶＤＤＱ／３とする方法を説明するための模式図であり、（ｂ）はライトデータのレベルをＶＤＤＱ／３とする方法を説明するための模式図である。 入出力回路１６に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子ＤＱに割り当てられた部分を示している。 プルアップユニットＰＵの回路図である。 プルダウンユニットＰＤの回路図である。 第１の実施形態によるキャリブレーション回路３４のブロック図である。 ５ビットのコード信号ＰｒｅＣＯＤＥと７ビットのコード信号ＣＯＤＥとの関係を示す表である。 ５ビットのコード信号ＰｒｅＣＯＤＥと７ビットのコード信号ＣＯＤＥとの関係を示すグラフである。 コード変換回路ＣＮＶＤ，ＣＮＶＵの回路図である。 変換後のコード信号ＣＯＤＥの値とデータ入出力端子ＤＱに流れる電流Ｉとの関係を示すグラフである。 第２の実施形態によるキャリブレーション回路３４のブロック図である。 第３の実施形態によるキャリブレーション回路３４のブロック図である。 出力バッファに含まれるプルアップユニットＰＵの回路図である。 コード信号ＣＯＤＥの値とデータ出力端子ＤＱに流れる電流Ｉとの関係を示すグラフであり、（ａ）はコード信号ＣＯＤＥが５ビットである場合（ｎ＝５）、（ｂ）はコード信号ＣＯＤＥが７ビットである場合（ｎ＝７）を示している。 変形例によるプルアップユニットＰＵの回路図である。
以下は発明者の検討により与えられる内容である。
図１５は、出力バッファに含まれるプルアップユニットＰＵの回路図である。
図１５に示すプルアップユニットＰＵは、ｎ個の、例えば、Ｎチャンネル型ＭＯＳトランジスタＮ１〜Ｎｎからなり、これらトランジスタＮ１〜Ｎｎが電源配線ＶＬとデータ出力端子ＤＱとの間に並列に接続された構成を有している。電源配線ＶＬは、電源電位ＶＤＤＱを供給する配線であり、トランジスタＮ１〜Ｎｎのドレインに共通に接続されている。データ出力端子ＤＱは外部にリードデータを出力する端子であり、トランジスタＮ１〜Ｎｎのソースに共通接続されている。また、データ出力端子ＤＱは、外部に設けられた２４０Ωの抵抗ＲＺＱを介して接地電位ＶＳＳＱに終端されている。
トランジスタＮ１〜Ｎｎのチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力は、２のべき乗の重み付けがされている。具体的には、トランジスタＮ１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタＮｉ（ｉ＝１〜ｎ）のＷ／Ｌ比２ｎ−１×ＷＬｎに設計されている。これらトランジスタＮ１〜Ｎｎのゲート電極には、コード信号ＣＯＤＥを構成するｎビットのうち対応するビットがそれぞれ供給されており、これによりトランジスタＮ１〜Ｎｎを個別にオン／オフ制御することができる。
そして、コード信号ＣＯＤＥを用いてトランジスタＮ１〜Ｎｎを個別にオン／オフ制御することにより、プルアップユニットＰＵの活性化時におけるリードデータのレベルが出力レベルＶＯＨとなるよう制御する。出力レベルＶＯＨはハイレベル（論理値＝１）を示す電位であり、接地電位ＶＳＳＱ超、電源電位ＶＤＤＱ未満である。
図１６は、コード信号ＣＯＤＥの値とデータ出力端子ＤＱに流れる電流Ｉとの関係を示すグラフであり、（ａ）はコード信号ＣＯＤＥが５ビットである場合（ｎ＝５）、（ｂ）はコード信号ＣＯＤＥが７ビットである場合（ｎ＝７）を示している。
図１６において横軸は電位、縦軸は電流であり、図面の見やすさを考慮して電流値が４倍に拡大されている。また、符号１で示す直線は抵抗ＲＺＱの電流電圧特性を示し、符号２で示す複数の曲線は出力バッファＰＵの電流電圧特性を示している。図１６に示すように、抵抗ＲＺＱの電流電圧特性については一定であるが、プルアップユニットＰＵの電流電圧特性は、コード信号ＣＯＤＥの値によって変化する。図１６（ａ）に示す例ではｎ＝５であることから、プルアップユニットＰＵの電流電圧特性を３２段階（＝２５）に制御することができ、図１６（ｂ）に示す例ではｎ＝７であることから、プルアップユニットＰＵの電流電圧特性を１２８段階（＝２７）に制御することができる。
そして、符号１で示す直線と符号２で示す曲線の交点が出力レベルＶＯＨの電位となる。したがって、コード信号ＣＯＤＥの値を切り替えれば、出力レベルＶＯＨの電位を変化させることが可能となる。
図１６から明らかなように、出力レベルＶＯＨの電位をより高精度に制御するためには、コード信号ＣＯＤＥのビット数（ｎ）を多くすればよい。例えば、ｎ＝５である場合（図１６（ａ））と比べ、ｎ＝７である場合（図１６（ｂ））には、理想的には４倍の精度が得られる。一例として、コード信号ＣＯＤＥを１ピッチ変化させることによって、電流電圧特性を図１６（ａ）に示す曲線２ａから曲線２ｂに変化させた場合、出力レベルＶＯＨは約７８．６ｍＶ変化するのに対し、電流電圧特性を図１６（ｂ）に示す曲線２ｃから曲線２ｄに変化させた場合には、出力レベルＶＯＨの変化は約２０．２ｍＶとなる。
その一方で、コード信号ＣＯＤＥのビット数（ｎ）が多くなると、その分、選択可能なインピーダンスの数が増大するため、キャリブレーション動作に時間がかかる。例えば、ｎ＝５である場合（図１６（ａ））と比べ、ｎ＝７である場合（図１６（ｂ））には、リニアスキャンを行う場合であれば４倍、バイナリスキャンを行う場合であれば約１．４倍のキャリブレーション時間が必要となる。このように、出力レベルＶＯＨの精度とキャリブレーション時間はトレードオフの関係にある。
ここで本発明者は、対象素子の特性が非線形性を有するときなどに特に強調される、コード信号ＣＯＤＥの変化に伴う電位変化の不均一性に着目した。具体的には、コード信号ＣＯＤＥの値が小さくなるほど、つまり、プルアップユニットＰＵのインピーダンスが高くなり、流れる電流値Ｉが小さくなるほど、コード信号ＣＯＤＥが１ピッチ変化した場合における出力レベルＶＯＨの変化が大きくなり、逆に、コード信号ＣＯＤＥの値が大きくなるほど、つまり、プルアップユニットＰＵのインピーダンスが低くなり、流れる電流値Ｉが大きくなるほど、コード信号ＣＯＤＥが１ピッチ変化した場合における出力レベルＶＯＨの変化が小さくなる。
このように、プルアップユニットＰＵのインピーダンスが高い領域においては、コード信号ＣＯＤＥの変化に伴う出力レベルＶＯＨの変化が大きい一方、プルアップユニットＰＵのインピーダンスが低い領域においては、コード信号ＣＯＤＥの変化に伴う出力レベルＶＯＨの変化が小さい。したがって、プルアップユニットＰＵのインピーダンスが高い領域の精度に基づいてコード信号ＣＯＤＥのビット数ｎを決定すると、プルアップユニットＰＵのインピーダンスが低い領域における精度が過剰となり、キャリブレーション時間が長くなってしまう。逆に、プルアップユニットＰＵのインピーダンスが低い領域の精度に基づいてコード信号ＣＯＤＥのビット数ｎを選択すると、プルアップユニットＰＵのインピーダンスが高い領域における精度が不足する。
本発明は、このような検討に基づいて成されたものであり、以下、本発明のいくつかの実施形態について説明する。
図１は、本発明の好ましい実施形態による半導体装置１０を備えたシステム６の構成を示すブロック図である。
図１に示すシステム６は、複数の半導体装置１０及びこれを制御するコントローラ８を備えている。特に限定されるものではないが、半導体装置１０はＤＲＡＭであり、コントローラ８から供給されるコマンドアドレス信号ＣＡに基づいてリード動作及びライト動作を行う。リード動作時に半導体装置１０のデータ入出力端子ＤＱから出力されるリードデータは、データバスＤＢを介してコントローラ８に供給される。また、ライト動作時にコントローラ８から出力されるライトデータは、データバスＤＢを介して半導体装置１０のデータ入出力端子ＤＱに供給される。図１に示すように、データバスＤＢは複数の半導体装置１０に対して共通に接続されている。
尚、本発明における半導体装置がデータの入力（ライト動作）の可能な半導体装置である必要はなく、ＲＯＭ系の半導体メモリデバイスのように、データの出力（リード動作）のみが可能であっても構わない。この場合、データ入出力端子の代わりにデータ出力端子が用いられることになる。
半導体装置１０には、キャリブレーション端子ＺＱが設けられている。キャリブレーション端子ＺＱは、メモリモジュール基板あるいはマザーボードに設けられたリファレンス抵抗ＲＺＱを介して電源電位ＶＤＤＱに接続されている。リファレンス抵抗ＲＺＱは、後述するキャリブレーション動作において参照される抵抗である。尚、本明細書においては、リファレンス抵抗ＲＺＱの抵抗値についても「ＲＺＱ」と表記することがある。他の素子又は回路の抵抗値についても、リファレンス抵抗ＲＺＱの抵抗値と同じ抵抗値であれば、「ＲＺＱ」と表記する。
図２は、半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部基板９に実装されている。外部基板９は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。上述の通り、リファレンス抵抗ＲＺＱは半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３４の基準インピーダンスとして用いられる。
図２に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、クロック端子２２、データ入出力端子ＤＱ、電源端子２３，２４及びキャリブレーション端子ＺＱが設けられている。
コマンドアドレス端子２１は、外部からコマンドアドレス信号ＣＡが入力される端子である。コマンドアドレス信号ＣＡは、アドレス信号ＡＤＤ及びコマンド信号ＣＯＭを含んでおり、アドレス信号ＡＤＤについては、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給される。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
また、コマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＣＡＬなどがある。
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、ＦＩＦＯ回路１５及び入出力回路１６を介して、複数のデータ入出力端子ＤＱから外部に出力される。
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、複数のデータ入出力端子ＤＱにライトデータを入力すれば、ライトデータは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４の設定値のうち、モード信号ＭＯＤＥは入出力回路１６に供給される。
キャリブレーション信号ＣＡＬは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＣＡＬが活性化すると、キャリブレーション回路３４はキャリブレーション動作を実行し、コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤを生成する。キャリブレーション回路３４の回路構成及びキャリブレーション動作については後述する。
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２２には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＩＣＬＫを生成する回路である。内部クロック信号ＩＣＬＫは、内部クロック発生回路３６に供給され、これによってデータ入出力用の内部クロック信号ＬＣＬＫが生成される。内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給され、リードデータの出力タイミングや、ライトデータの入力タイミングを決めるタイミング信号として用いられる。また、内部クロック信号ＩＣＬＫは、キャリブレーション回路３４などの各種回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
電源端子２３は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２３に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩや、リファレンス電位ＶＲＥＦＤＱ，ＶＯＨを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＶＲＥＦＤＱ，ＶＯＨは、キャリブレーション回路３４にて使用される基準電位である。
電源端子２４は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２４に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に含まれるデータ入出力端子ＤＱをドライブする出力バッファに供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２３に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６について専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
キャリブレーション端子ＺＱは、キャリブレーション回路３４に接続されている。キャリブレーション回路３４は、キャリブレーション信号ＣＡＬによって活性化されると、外部のリファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＶＲＥＦＤＱ，ＶＯＨを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファＯＢのインピーダンスが指定される。
図３は、リード動作時における半導体装置１０の動作を示す波形図である。
図３に示すように、コマンドアドレス端子２１を介してリードコマンドＲＥＡＤを入力すると、所定のレイテンシが経過した後、データ入出力端子ＤＱからリードデータがバースト出力される。尚、図３には複数のデータ入出力端子ＤＱのうちいずれか一つのデータ入出力端子ＤＱから出力されるリードデータを示している。
リードデータは２値信号であり、図３に示す例ではローレベル（Ｌ）とハイレベル（Ｈ）のリードデータが交互に出力されている。ここで、ローレベル（Ｌ）の具体的な電位はＶＳＳＱであり、ハイレベル（Ｈ）の具体的な電位はＶＯＨである。ＶＯＨとは、ＶＤＤＱ／３のレベルである。また、ローレベル（Ｌ）であるＶＳＳＱとハイレベル（Ｈ）であるＶＤＤＱ／３の中間電位であるＶＤＤＱ／６がしきい値であるリファレンス電位ＶＲＥＦＤＱとなる。
そして、実際にローレベル（Ｌ）のリードデータを出力するためには、データ入出力端子ＤＱをＶＳＳＱレベルに駆動すればよい。一方、実際にハイレベル（Ｈ）のリードデータを出力するためには、図４（ａ）に示すように、リード動作を行う半導体装置１０ａのデータ入出力端子ＤＱをＶＤＤＱレベルに駆動するとともに、終端動作を行うコントローラ８のデータ入出力端子ＤＱをＶＳＳＱレベルに駆動すればよい。この時、リード動作を行う半導体装置１０ａにおける出力バッファＯＢのインピーダンスを２ＲＺＱとし、終端動作を行うコントローラ８における出力バッファＯＢのインピーダンスをＲＺＱとすれば、リードデータのレベルはＶＤＤＱ／３となる。
同様に、半導体装置１０ａに対するライト動作の際には、図４（ｂ）に示すように、終端動作を行う半導体装置１０ｂにおける出力バッファＯＢのインピーダンスをＲＺＱとしてＶＳＳＱレベルに駆動し、コントローラ８の出力バッファのインピーダンスを２ＲＺＱとしてＶＤＤＱレベルに駆動すればよい。ここで、半導体装置１０ｂでなくライト動作を受ける１０ａそのものが終端動作を行っても構わない。
図５は、入出力回路１６に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子ＤＱに割り当てられた部分を示している。
図５に示すように、出力バッファＯＢは、１個のデータ入出力端子ＤＱ当たり、７つのプルアップユニットＰＵ０〜ＰＵ６と、７つのプルダウンユニットＰＤ０〜ＰＤ６を備えている。プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６の出力ノードは、抵抗Ｒを介して対応するデータ入出力端子ＤＱに共通に接続されている。プルアップユニットＰＵ０〜ＰＵ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルアップユニットＰＵ」と総称する。同様に、プルダウンユニットＰＤ０〜ＰＤ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルダウンユニットＰＤ」と総称する。
プルアップユニットＰＵｉ（ｉ＝０〜６）とプルダウンユニットＰＤｉ（ｉ＝０〜６）は対を成す。そして、何対のユニットを使用するかは、モードレジスタ１４から出力されるモード信号ＭＯＤＥによって指定される。また、プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にはＦＩＦＯ回路１５から内部データＤＡＴＡが供給されており、内部データＤＡＴＡがハイレベルを示している場合には、プルアップユニットＰＵ０〜ＰＵ６のうち、モード信号ＭＯＤＥによって指定される１又は２以上のプルアップユニットが活性化され、これによりデータ入出力端子ＤＱがハイレベルに駆動される。一方、内部データＤＡＴＡがローレベルを示している場合には、プルダウンユニットＰＤ０〜ＰＤ６のうち、モード信号ＭＯＤＥによって指定される１又は２以上のプルダウンユニットが活性化され、これによりデータ入出力端子ＤＱがローレベルに駆動される。
活性化されたプルアップユニットＰＵ０〜ＰＵ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＵによって指定される。同様に、活性化されたプルダウンユニットＰＤ０〜ＰＤ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＤによって指定される。
本実施形態においては、プルアップユニットＰＵ０〜ＰＵ６のインピーダンス目標値は２ＲＺＱであり、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンス目標値はＲＺＱである。したがって、モード信号ＭＯＤＥによってｊ対のユニットが使用される場合、ハイレベル出力時のインピーダンスは２ＲＺＱ／ｊとなり、ローレベル出力時のインピーダンスはＲＺＱ／ｊとなる。
図６は、プルアップユニットＰＵの回路図である。
図６に示すように、プルアップユニットＰＵは、並列接続された７つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ６と抵抗ＲＷ，ＲＡＬによって構成されている。トランジスタＴＮＵ０〜ＴＮＵ６のドレインは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ６のソースは、抵抗ＲＷ，ＲＡＬを介してデータ入出力端子ＤＱに接続されている。抵抗ＲＷはタングステン配線などからなる例えば１２０Ω程度の抵抗であり、抵抗ＲＡＬはアルミニウム配線などからなる例えば１Ω以下の小さな抵抗である。
トランジスタＴＮＵ０〜ＴＮＵ６のゲート電極には、コード信号ＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ６がそれぞれ供給される。これにより、７つのトランジスタＴＮＵ０〜ＴＮＵ６は、コード信号ＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図６に示すように、コード信号ＤＣＯＤＥＰＵは、コード信号ＣＯＤＥＰＵの各ビットと内部データＤＡＴＡをＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＵの値にかかわらず、コード信号ＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ６が全てローレベルとなるため、トランジスタＴＮＵ０〜ＴＮＵ６は全てオフとなる。一方、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＵの値がそのままコード制御信号ＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＮＵ０〜ＴＮＵ６がオンとなる。
ここで、トランジスタＴＮＵ０〜ＴＮＵ６のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＵ０のＷ／Ｌ比を１ＷＬｎｕとした場合、トランジスタＴＮＵｋ（ｋ＝０〜６）のＷ／Ｌ比は、２ｋ×ＷＬｎｕに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で１２８段階に調整することが可能となる。但し、本実施形態においては、プルアップユニットＰＵのインピーダンスの調整可能数は３２段階に間引きされる。
図７は、プルダウンユニットＰＤの回路図である。
図７に示すように、プルダウンユニットＰＤは、並列接続された７つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ６と抵抗ＲＷ，ＲＡＬによって構成されている。トランジスタＴＮＤ０〜ＴＮＤ６のソースは、接地電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ６のドレインは、抵抗ＲＷ，ＲＡＬを介してデータ入出力端子ＤＱに接続されている。
トランジスタＴＮＤ０〜ＴＮＤ６のゲート電極には、コード信号ＤＣＯＤＥＰＤを構成する各ビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ６がそれぞれ供給される。これにより、７つのトランジスタＴＮＤ０〜ＴＮＤ６は、コード信号ＤＣＯＤＥＰＤの値に基づいて個別にオン／オフ制御されることになる。図７に示すように、コード信号ＤＣＯＤＥＰＤは、コード信号ＣＯＤＥＰＤの各ビットと内部データＤＡＴＡの反転信号をＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＤの値にかかわらず、コード信号ＤＣＯＤＥＰＤを構成するビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ６が全てローレベルとなるため、トランジスタＴＮＤ０〜ＴＮＤ６は全てオフとなる。一方、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＤの値がそのままコード信号ＤＣＯＤＥＰＤの値となり、いくつかのトランジスタＴＮＤ０〜ＴＮＤ６がオンとなる。
ここで、トランジスタＴＮＤ０〜ＴＮＤ６のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＤ０のＷ／Ｌ比を１ＷＬｎｄとした場合、トランジスタＴＮＤｋ（ｋ＝０〜６）のＷ／Ｌ比は、２ｋ×ＷＬｎｄに設計されている。これにより、プルダウンユニットＰＤのインピーダンスについても１２８段階に調整することが可能となる。但し、本実施形態においては、プルダウンユニットＰＤのインピーダンスの調整可能数は３２段階に間引きされる。
このように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスは、コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤによってそれぞれ調整することができる。コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、図１に示したキャリブレーション回路３４によるキャリブレーション動作によって生成される。
図８は、第１の実施形態によるキャリブレーション回路３４のブロック図である。
図８に示すように、第１の実施形態によるキャリブレーション回路３４は、プルアップユニットＰＵのレプリカであるプルアップユニットＰＵＲと、プルダウンユニットＰＤのレプリカであるプルダウンユニットＰＤＲ０〜ＰＤＲ５を備えている。プルアップユニットＰＵＲはプルアップユニットＰＵと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＵによって制御される。同様に、プルダウンユニットＰＤＲ０〜ＰＤＲ５はいずれもプルダウンユニットＰＤと同じ回路構成を有しており、そのインピーダンスは、コード信号ＣＯＤＥＰＤによって制御される。
図８に示すように、プルダウンユニットＰＤＲ１〜ＰＵＲ５の出力ノードは、抵抗Ｒを介してキャリブレーション端子ＺＱに共通接続されるとともに、比較回路ＣＯＭＰＤに接続される。比較回路ＣＯＭＰＤは、キャリブレーション信号ＣＡＬの活性化に応答して、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱとを比較し、その結果に基づいてアップダウン信号ＵＤＤを生成する。アップダウン信号ＵＤＤはカウンタ回路ＣＮＴＤに供給され、これに基づいてカウンタ回路ＣＮＴＤのカウント値であるコード信号ＰｒｅＣＯＤＥＰＤがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＤのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＤに同期して行われる。更新信号ＵＰＤＡＴＥＤは、キャリブレーション信号ＣＡＬが活性化していることを条件として、内部クロック信号ＩＣＬＫに同期してタイミング発生回路ＴＭＤにより生成される。
カウンタ回路ＣＮＴＤのカウント値であるコード信号ＰｒｅＣＯＤＥＰＤは、５ビットのバイナリ信号である。したがって、コード信号ＰｒｅＣＯＤＥＰＤが示す値は３２段階である。そして、５ビットのコード信号ＰｒｅＣＯＤＥＰＤは、コード変換回路ＣＮＶＤによって７ビットのコード信号ＣＯＤＥＰＤに変換され、プルダウンユニットＰＤ，ＰＤＲ０〜ＰＤＲ５に供給される。
さらに、プルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０の出力ノードは、抵抗Ｒを介して接続点Ａに接続される。接続点Ａは、比較回路ＣＯＭＰＵに接続されており、比較回路ＣＯＭＰＵは、キャリブレーション信号ＣＡＬの活性化に応答して、プルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０の出力電位とリファレンス電位ＶＯＨとを比較し、その結果に基づいてアップダウン信号ＵＤＵを生成する。アップダウン信号ＵＤＵはカウンタ回路ＣＮＴＵに供給され、これに基づいてカウンタ回路ＣＮＴＵのカウント値であるコード信号ＰｒｅＣＯＤＥＰＵがカウントアップ又はカウントダウンされる。カウンタ回路ＣＮＴＵのカウントアップ又はカウントダウンは、更新信号ＵＰＤＡＴＥＵに同期して行われる。更新信号ＵＰＤＡＴＥＵは、キャリブレーション信号ＣＡＬ及び終了信号ＥＮＤＰＤが活性化していることを条件として、内部クロック信号ＩＣＬＫに同期してタイミング発生回路ＴＭＵにより生成される。
カウンタ回路ＣＮＴＵのカウント値であるコード信号ＰｒｅＣＯＤＥＰＵは、５ビットのバイナリ信号である。したがって、コード信号ＰｒｅＣＯＤＥＰＵが示す値は３２段階である。そして、５ビットのコード信号ＰｒｅＣＯＤＥＰＵは、コード変換回路ＣＮＶＵによって７ビットのコード信号ＣＯＤＥＰＵに変換され、プルアップユニットＰＵ，ＰＵＲに供給される。
第１の実施形態によるキャリブレーション回路３４を用いたキャリブレーション動作は、次の手順により行われる。
まず、キャリブレーション信号ＣＡＬが活性化すると、比較回路ＣＯＭＰＤが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。その結果、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも低い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが高くなることから、キャリブレーション端子ＺＱの電位が上昇する。逆に、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも高い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントアップし、コード信号ＣＯＤＥＰＤの値を大きくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが低くなることから、キャリブレーション端子ＺＱの電位が低下する。
このような動作を更新信号ＵＰＤＡＴＥＤが活性化するたびに実行すれば、キャリブレーション端子ＺＱの電位はリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルはＶＤＤＱ／６であり、且つ、キャリブレーション端子ＺＱには５つのプルダウンユニットＰＤＲ１〜ＰＤＲ５が並列に接続されていることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルダウンユニットＰＤＲ１〜ＰＤＲ５はいずれもリファレンス抵抗ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。尚、プルダウンユニットＰＤＲ０のインピーダンスについてもＲＺＱに調整される。
プルダウンユニットＰＤＲ１〜ＰＤＲ５のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＤから終了信号ＥＮＤＰＤが出力され、続いてプルアップユニットＰＵＲのキャリブレーション動作が開始される。
終了信号ＥＮＤＰＤが活性化すると、比較回路ＣＯＭＰＵが活性化され、接続点Ａの電位とリファレンス電位ＶＯＨの比較が行われる。その結果、接続点Ａの電位がリファレンス電位ＶＯＨよりも高い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルアップユニットＰＵＲのインピーダンスが高くなることから、接続点Ａの電位が低下する。逆に、接続点Ａの電位がリファレンス電位ＶＯＨよりも低い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントアップし、コード信号ＣＯＤＥＰＵの値を大きくする。これにより、プルアップユニットＰＵＲのインピーダンスが低くなることから、接続点Ａの電位が上昇する。
このような動作を更新信号ＵＰＤＡＴＥＵが活性化するたびに実行すれば、接続点Ａの電位はリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であり、且つ、プルダウンユニットＰＤＲ０のインピーダンスは既にＲＺＱに調整されていることから、接続点Ａの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲはリファレンス抵抗ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。
以上の手順により一連のキャリブレーション動作が完了する。そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、出力バッファＯＢを構成するプルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にそれぞれ供給される。これにより、プルアップユニットＰＵ０〜ＰＵ６のインピーダンスは２ＲＺＱに調整され、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンスはＲＺＱに調整されることになる。
次に、コード変換回路ＣＮＶＤ，ＣＮＶＵについて説明する。
図９は、図１６を用いて説明したような傾向を持つ場合に有効となるよう調整された、５ビットのコード信号ＰｒｅＣＯＤＥと７ビットのコード信号ＣＯＤＥとの関係を示す表である。また、図１０は、両者の関係を示すグラフである。ここで、コード信号ＰｒｅＣＯＤＥとはコード信号ＰｒｅＣＯＤＥＰＵ，ＰｒｅＣＯＤＥＰＤの総称であり、コード信号ＣＯＤＥとはコード信号ＣＯＤＥＰＵ，ＰｒｅＣＯＤＥＰＤの総称である。
図９及び図１０に示すように、５ビットのコード信号ＰｒｅＣＯＤＥは３２通りの値をとることができ、それぞれの値に７ビットのコード信号ＣＯＤＥの値が割り当てられている。ここで、コード信号ＰｒｅＣＯＤＥの値が小さい領域においては、コード信号ＰｒｅＣＯＤＥが１ピッチ（最小値）だけ変化した場合におけるコード信号ＣＯＤＥの値の変化は小さい一方、コード信号ＰｒｅＣＯＤＥの値が大きくなるほど、コード信号ＰｒｅＣＯＤＥが１ピッチ（最小値）だけ変化した場合におけるコード信号ＣＯＤＥの値の変化が大きくなる。
具体的には、コード信号ＰｒｅＣＯＤＥの値が０〜１５の範囲においては、１ピッチ変化した場合におけるコード信号ＣＯＤＥの値の変化は「１」であるが、コード信号ＰｒｅＣＯＤＥの値が１６〜１９、２０〜２５、２６〜２７、２８〜３１の範囲においては、１ピッチ変化した場合におけるコード信号ＣＯＤＥの値の変化はそれぞれ「２」、「４」、「８」、「１６」となる。尚、変換後におけるコード信号ＣＯＤＥの最小値及び最大値はそれぞれ０及び１２７であり、実際の最小値及び最大値と一致している。
このような変換を行うための具体的な回路としては、図１１に示す論理回路を用いることができる。図１１に示すビットＩＮＴ＜０＞〜ＩＮＴ＜４＞は、５ビットのコード信号ＰｒｅＣＯＤＥを構成する各ビットであり、図１１に示すビットＯＵＴＴ＜０＞〜ＯＵＴＴ＜６＞は、７ビットのコード信号ＣＯＤＥを構成する各ビットである。
このようなコード変換を行うことにより、選択可能なインピーダンスの数を３２通りに抑えつつ、コード信号ＣＯＤＥの値が小さい領域（インピーダンスが高く、電流値が小さい領域）における分解能が高められている。つまり、図１６を用いて説明したように、インピーダンスが高く電流値が小さい領域においては、インピーダンスの分解能が不足する傾向があるが、本実施形態においては、当該領域における分解能が高められることになる。しかも、選択可能なインピーダンスの数については抑制されていることから、キャリブレーション動作に要する時間が増大することもない。
図１２は、変換後のコード信号ＣＯＤＥの値とデータ入出力端子ＤＱに流れる電流Ｉとの関係を示すグラフである。
図１２において横軸は電位、縦軸は電流であり、図面の見やすさを考慮して電流値が４倍に拡大されている。また、符号４１は抵抗ＲＺＱの電流電圧特性を示し、符号４２はプルアップユニットＰＵの電流電圧特性を示している。図１２に示すように、本実施形態においては、コード変換回路ＣＮＶＤ，ＣＮＶＵによってコード信号ＰｒｅＣＯＤＥがコード信号ＣＯＤＥに変換された結果、インピーダンスの間隔が均等化されている。具体的には、コード信号ＣＯＤＥの値が小さい領域（インピーダンスが高く、電流値が小さい領域）においては、図１６（ｂ）に示した７ビットのコード信号ＣＯＤＥを用いた場合と同等の分解能を得ることができる一方、コード信号ＣＯＤＥの値が大きい領域（インピーダンスが低く、電流値が大きい領域）においては、分解能が過剰とならないよう間引きされ、ピッチが拡大されている。
以上により、キャリブレーション動作に要する時間の増大を防止しつつ、高いインピーダンス分解能を得ることが可能となる。しかも、本実施形態によるキャリブレーション回路３４は、プルダウンユニットＰＤＲ０〜ＰＤＲ５を用いたキャリブレーション動作において、しきい値であるリファレンス電位ＶＲＥＦＤＱを基準として用いていることから、リードデータのクロスポイントをしきい値であるＶＤＤＱ／６に正確に調整することが可能となる。
次に、第２の実施形態について説明する。
図１３は、第２の実施形態によるキャリブレーション回路３４のブロック図である。図１３において、図８に示した要素と同じ要素には同じ符号を付し、重複する説明は省略する。
図１３に示す第２の実施形態によるキャリブレーション回路３４は、プルアップユニットＰＵのレプリカであるプルアップユニットＰＵＲ０，ＰＵＲ１と、プルダウンユニットＰＤのレプリカであるプルダウンユニットＰＤＲを備えている。プルアップユニットＰＵＤＲ０の出力ノードは、抵抗Ｒを介してキャリブレーション端子ＺＱに接続されるとともに、比較回路ＣＯＭＰＵに接続される。一方、プルアップユニットＰＵＲ１及びプルダウンユニットＰＤＲの出力ノードは、抵抗Ｒを介して接続点Ｂに接続される。接続点Ｂは、比較回路ＣＯＭＰＤに接続されている。
本実施形態においては、キャリブレーション端子ＺＱに接続されたリファレンス抵抗ＲＺＱが接地電位ＶＳＳＱに接続されている。また、比較回路ＣＯＭＰＵ，ＣＯＭＰＤにはいずれもリファレンス電位ＶＯＨが供給されている。さらに、終了信号ＥＮＤＰＵはカウンタ回路ＣＮＴＵによって生成され、タイミング発生回路ＴＭＤ及び比較回路ＣＯＭＰＤに供給される。その他の点については、基本的に図８に示した第１の実施形態によるキャリブレーション回路３４と同じである。
第２の実施形態によるキャリブレーション回路３４を用いたキャリブレーション動作は、次の手順により行われる。
まず、キャリブレーション信号ＣＡＬが活性化すると、比較回路ＣＯＭＰＵが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＯＨの比較が行われる。そして、タイミング発生回路ＴＭＵ及びカウンタ回路ＣＮＴＵの動作によってコード信号ＣＯＤＥＰＵが変化し、最終的にキャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲ０はリファレンス抵抗ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。尚、プルアップユニットＰＵＲ１のインピーダンスについても２ＲＺＱに調整される。
プルアップユニットＰＵＲ０のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵから終了信号ＥＮＤＰＵが出力され、続いてプルダウンユニットＰＤＲのキャリブレーション動作が開始される。
終了信号ＥＮＤＰＵが活性化すると、比較回路ＣＯＭＰＤが活性化され、接続点Ｂの電位とリファレンス電位ＶＯＨの比較が行われる。そして、タイミング発生回路ＴＭＤ及びカウンタ回路ＣＮＴＤの動作によってコード信号ＣＯＤＥＰＤが変化し、最終的に接続点Ｂの電位がリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であり、且つ、プルアップユニットＰＵＲ１のインピーダンスは既に２ＲＺＱに調整されていることから、接続点Ｂの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルダウンユニットＰＤＲはリファレンス抵抗ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。
以上の手順により一連のキャリブレーション動作が完了する。そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、出力バッファＯＢを構成するプルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にそれぞれ供給される。これにより、プルアップユニットＰＵ０〜ＰＵ６のインピーダンスは２ＲＺＱに調整され、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンスはＲＺＱに調整されることになる。
そして、本実施形態においても、コード変換回路ＣＮＶＤ，ＣＮＶＵによるコード信号の変換を行っていることから、第１の実施形態と同様、キャリブレーション動作に要する時間の増大を防止しつつ、高いインピーダンス分解能を得ることが可能となる。
しかも、本実施形態によるキャリブレーション回路３４は、図８に示した第１の実施形態によるキャリブレーション回路３４に比べ、レプリカユニットの数を大幅に削減することができるため、チップ上における占有面積を削減することが可能となる。また、リファレンス電位ＶＯＨを用いてプルダウンユニットＰＤＲのインピーダンスを調整していることから、リファレンス電位ＶＯＨの値が実際にどのような値であってもキャリブレーション動作を行うことが可能となるとともに、リファレンス電位ＶＲＥＦＤＱが電源電位ＶＤＤＱの整数分の１で表すことのできない値であっても、１台のプルダウンユニットＰＤＲによってキャリブレーション動作を行うことが可能となる。
次に、第３の実施形態について説明する。
図１４は、第３の実施形態によるキャリブレーション回路３４のブロック図である。
図１４に示す第３の実施形態によるキャリブレーション回路３４は、リファレンス電位ＶＲＥＦＤＱ，ＶＯＨを受けるスイッチ回路ＳＷを備えている。スイッチ回路ＳＷには終了信号ＥＮＤＰＤが供給されており、これに基づいてリファレンス電位ＶＲＥＦＤＱ，ＶＯＨのいずれか一方が比較回路ＣＯＭＰＵに供給される。また、比較回路ＣＯＭＰＤにはリファレンス電位ＶＲＥＦＤＱが供給されている。その他の点は、図１３に示した第２の実施形態によるキャリブレーション回路３４と同一であることから、同一の要素には同じ符号を付し、重複する説明は省略する。
第３の実施形態によるキャリブレーション回路３４を用いたキャリブレーション動作は、次の手順により行われる。
まず、キャリブレーション信号ＣＡＬが活性化すると、スイッチ回路ＳＷはリファレンス電位ＶＲＥＦＤＱを選択するとともに、比較回路ＣＯＭＰＵが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。そして、タイミング発生回路ＴＭＵ及びカウンタ回路ＣＮＴＵの動作によってコード信号ＣＯＤＥＰＵが変化し、最終的にキャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルはＶＤＤＱ／６であることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルアップユニットＰＵＲ０はリファレンス抵抗ＲＺＱの５倍の抵抗値（５ＲＺＱ）に調整されたことになる。尚、プルアップユニットＰＵＲ１のインピーダンスについても５ＲＺＱに調整される。
プルアップユニットＰＵＲ０のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵから終了信号ＥＮＤＰＵが出力され、続いてプルダウンユニットＰＤＲのキャリブレーション動作が開始される。
終了信号ＥＮＤＰＵが活性化すると、比較回路ＣＯＭＰＤが活性化され、接続点Ｂの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。そして、タイミング発生回路ＴＭＤ及びカウンタ回路ＣＮＴＤの動作によってコード信号ＣＯＤＥＰＤが変化し、最終的に接続点Ｂの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルはＶＤＤＱ／６であり、且つ、プルアップユニットＰＵＲ１のインピーダンスは既に５ＲＺＱに調整されていることから、接続点Ｂの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルダウンユニットＰＤＲはリファレンス抵抗ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。
プルダウンユニットＰＤＲのキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵから終了信号ＥＮＤＰＤが出力され、続いてプルアップユニットＰＵＲ０の再キャリブレーション動作が開始される。
終了信号ＥＮＤＰＤが活性化すると、スイッチ回路ＳＷがリファレンス電位ＶＯＨを選択するとともに、比較回路ＣＯＭＰＵが再度活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＯＨの比較が行われる。そして、タイミング発生回路ＴＭＵ及びカウンタ回路ＣＮＴＵの動作によってコード信号ＣＯＤＥＰＵが変化し、最終的にキャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲ０はリファレンス抵抗ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。
以上の手順により一連のキャリブレーション動作が完了する。そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、出力バッファＯＢを構成するプルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にそれぞれ供給される。これにより、プルアップユニットＰＵ０〜ＰＵ６のインピーダンスは２ＲＺＱに調整され、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンスはＲＺＱに調整されることになる。
そして、本実施形態においても、コード変換回路ＣＮＶＤ，ＣＮＶＵによるコード信号の変換を行っていることから、第１の実施形態と同様、キャリブレーション動作に要する時間の増大を防止しつつ、高いインピーダンス分解能を得ることが可能となる。
しかも、本実施形態によるキャリブレーション回路３４は、第２の実施形態によるキャリブレーション回路３４の効果に加え、リファレンス電位ＶＲＥＦＤＱを用いてプルダウンユニットＰＤＲのキャリブレーションを行っていることから、第１の実施形態と同様、リードデータのクロスポイントをしきい値であるＶＤＤＱ／６に正確に調整することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、５ビットのコード信号ＰｒｅＣＯＤＥを７ビットのコード信号ＣＯＤＥに変換しているが、コード変換の前後におけるコード信号のビット数がこれに限定されるものではない。
また、図６に示したプルアップユニットＰＵはＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ６によって構成されているが、プルアップユニットＰＵをＰチャンネル型ＭＯＳトランジスタによって構成しても構わない。
図１７は、変形例によるプルアップユニットＰＵの回路図である。
図１７に示すプルアップユニットＰＵは、並列接続された７つのＰチャンネル型ＭＯＳトランジスタＴＰ０〜ＴＰ６と抵抗ＲＷ，ＲＡＬによって構成されている。トランジスタＴＰ０〜ＴＰ６のソースは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＰ０〜ＴＰ６のドレインは、抵抗ＲＷ，ＲＡＬを介してデータ入出力端子ＤＱに接続されている。
トランジスタＴＰ０〜ＴＰ６のゲート電極には、コード信号ＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ６がそれぞれ供給される。これにより、７つのトランジスタＴＰ０〜ＴＰ６は、コード信号ＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図１７に示すように、コード信号ＤＣＯＤＥＰＵは、コード信号ＣＯＤＥＰＵの各ビットと内部データＤＡＴＡをＮＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＵの値にかかわらず、コード信号ＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ６が全てハイレベルとなるため、トランジスタＴＰ０〜ＴＰ６は全てオフとなる。一方、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＵの値がそのままコード制御信号ＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＰ０〜ＴＰ６がオンとなる。
ここで、トランジスタＴＰ０〜ＴＰ６のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＰ０のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタＴＰｋ（ｋ＝０〜６）のＷ／Ｌ比は、２ｋ×ＷＬｐに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で１２８段階に調整することが可能となる。但し、上述した実施形態においては、プルアップユニットＰＵのインピーダンスの調整可能数は３２段階に間引きされる。
１，２，２ａ〜２，４１，４２ 電流電圧特性
６ システム
８ コントローラ
９ 外部基板
１０，１０ａ，１０ｂ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
２１ コマンドアドレス端子
２２ クロック端子
２３，２４ 電源端子
３１ コマンドアドレス入力回路
３２ アドレスラッチ回路
３３ コマンドデコード回路
３４ キャリブレーション回路
３５ クロック入力回路
３６ 内部クロック発生回路
３７ 内部電源発生回路
Ａ，Ｂ 接続点
ＢＬ ビット線
ＣＮＴＤ，ＣＮＴＵ カウンタ回路
ＣＮＶＤ，ＣＮＶＵ コード変換回路
ＣＯＤＥ，ＣＯＤＥＰＵ，ＣＯＤＥＰＤ，ＰｒｅＣＯＤＥ，ＰｒｅＣＯＤＥＰＵ，ＰｒｅＣＯＤＥＰＤ コード信号
ＣＯＭＰＵ，ＣＯＭＰＤ 比較回路
ＤＢ データバス
ＤＱ データ入出力端子
ＭＣ メモリセル
ＯＢ 出力バッファ
ＰＤ，ＰＤ０〜ＰＤ６，ＰＤＲ，ＰＤＲ０〜ＰＤＲ５ プルダウンユニット
ＰＵ，ＰＵ０〜ＰＵ６，ＰＵＲ，ＰＵＲ０，ＰＵＲ１ プルアップユニット
ＲＡＬ，ＲＷ 抵抗
ＲＺＱ リファレンス抵抗
ＳＬ，ＶＬ 電源配線
ＳＷ スイッチ回路
ＴＭＤ，ＴＭＵ タイミング発生回路
ＴＮＤ０〜ＴＮＤ６，ＴＮＵ０〜ＴＮＵ６，ＴＰ０〜ＴＰ６ トランジスタ
ＷＬ ワード線
ＺＱ キャリブレーション端子

Claims (20)

  1. データ出力端子と、
    前記データ出力端子に並列に接続されるｎ個（ｎは２以上の自然数）の第１トランジスタを備える出力バッファと、
    前記ｎ個の第１トランジスタを其々制御するｎビットの第１コード信号を出力するキャリブレーション回路と、を備え、
    前記キャリブレーション回路は、ｋビット（ｋはｎ未満の自然数）の第２コード信号を出力する第１カウンタ回路と、前記ｋビットの第２コード信号を前記ｎビットの第１コード信号に変換する第１コード変換回路とを含むことを特徴とする半導体装置。
  2. 第１電源電位を供給する第１電源配線をさらに備え、
    前記ｎ個の第１トランジスタは、前記第１電源配線と前記データ出力端子との間に並列に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記出力バッファは、前記データ出力端子に並列に接続されるｍ個（ｎは２以上の自然数）の第２トランジスタをさらに含み、
    前記キャリブレーション回路は、ｐビット（ｐはｍ未満の自然数）の第４コード信号を出力する第２カウンタ回路と、前記ｐビットの第４コード信号をｍビットの第３コード信号に変換する第２コード変換回路とをさらに含み、
    前記ｍ個の第２トランジスタは、前記ｍビットの第３コード信号によってそれぞれ制御されることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１電源電位とは異なる第２電源電位を供給する第２電源配線をさらに備え、
    前記ｍ個の第２トランジスタは、前記第２電源配線と前記データ出力端子との間に並列に接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記ｎ個の第１トランジスタは第１導電型を有し、前記ｍ個の第２トランジスタは前記第１導電型とは異なる第２導電型を有していることを特徴とする請求項４に記載の半導体装置。
  6. 前記ｎ個の第１トランジスタの電流駆動能力は、２のべき乗の重み付けがされていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第１コード変換回路は、前記ｋビットの第２コード信号の値が第１の範囲にある場合には、前記ｋビットの第２コード信号の値が最小値だけ変化したことに応答して前記ｎビットの第１コード信号の値を第１の値だけ変化させ、前記ｋビットの第２コード信号の値が前記第１の範囲とは異なる第２の範囲にある場合には、前記ｋビットの第２コード信号の値が最小値だけ変化したことに応答して前記ｎビットの第１コード信号の値を前記第１の値よりも大きい第２の値だけ変化させることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１コード変換回路は、前記ｋビットの第２コード信号の値が前記第１及び第２の範囲とは異なる第３の範囲にある場合には、前記ｋビットの第２コード信号の値が最小値だけ変化したことに応答して前記ｎビットの第１コード信号の値を前記第２の値よりも大きい第３の値だけ変化させることを特徴とする請求項７に記載の半導体装置。
  9. 前記出力バッファのインピーダンスは、前記ｎビットの第１コード信号の値が大きいほど低下することを特徴とする請求項７又は８に記載の半導体装置。
  10. キャリブレーション端子をさらに備え、
    前記キャリブレーション回路は、前記ｎ個の第１トランジスタのレプリカであり前記ｎビットの第１コード信号によってそれぞれ制御されるｎ個の第３トランジスタからなる第１レプリカ回路と、前記第１カウンタ回路を制御する第１比較回路をさらに含み、
    前記複数の第１レプリカ回路は前記キャリブレーション端子に接続され、
    前記第１比較回路は、前記キャリブレーション端子の電位と第１リファレンス電位とを比較し、その結果に基づいて前記第１カウンタ回路を制御することを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. キャリブレーション端子をさらに備え、
    前記キャリブレーション回路は、前記ｎ個の第１トランジスタのレプリカであり前記ｎビットの第１コード信号によってそれぞれ制御されるｎ個の第３トランジスタからなる複数の第１レプリカ回路と、前記第１カウンタ回路を制御する第１比較回路をさらに含み、
    前記複数の第１レプリカ回路は前記キャリブレーション端子に並列に接続され、
    前記第１比較回路は、前記キャリブレーション端子の電位と第１リファレンス電位とを比較し、その結果に基づいて前記第１カウンタ回路を制御することを特徴とする請求項３に記載の半導体装置。
  12. 前記キャリブレーション回路は、前記ｎ個の第１トランジスタのレプリカであり前記ｎビットの第１コード信号によってそれぞれ制御されるｎ個の第４トランジスタからなる第２レプリカ回路と、前記ｍ個の第２トランジスタのレプリカであり前記ｍビットの第３コード信号によってそれぞれ制御されるｍ個の第５トランジスタからなる第３レプリカ回路と、前記第２カウンタ回路を制御する第２比較回路をさらに含み、
    前記第２レプリカ回路と前記第３レプリカ回路はいずれも接続ノードに接続され、
    前記第２比較回路は、前記接続ノードの電位と第２リファレンス電位とを比較し、その結果に基づいて前記第２カウンタ回路を制御することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１電源電位と前記第１リファレンス電位との電位差は、前記第１電源電位と前記第２リファレンス電位との電位差の半分であることを特徴とする請求項１２に記載の半導体装置。
  14. キャリブレーション端子をさらに備え、
    前記キャリブレーション回路は、前記ｎ個の第１トランジスタのレプリカであり前記ｎビットの第１コード信号によってそれぞれ制御されるｎ個の第３トランジスタからなる第１及び第２レプリカ回路と、前記ｍ個の第２トランジスタのレプリカであり前記ｍビットの第３コード信号によってそれぞれ制御されるｍ個の第４トランジスタからなる第３レプリカ回路と、前記第１カウンタ回路を制御する第１比較回路と、前記第２カウンタ回路を制御する第２比較回路とをさらに含み、
    前記複数の第１レプリカ回路は前記キャリブレーション端子に接続され、
    前記第２レプリカ回路と前記第３レプリカ回路はいずれも接続ノードに接続され、
    前記第１比較回路は、前記キャリブレーション端子の電位と第１リファレンス電位とを比較し、その結果に基づいて前記第１カウンタ回路を制御し、
    前記第２比較回路は、前記接続ノードの電位と第２リファレンス電位とを比較し、その結果に基づいて前記第２カウンタ回路を制御することを特徴とする請求項３に記載の半導体装置。
  15. 前記第１リファレンス電位と前記第２リファレンス電位は同電位であることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１リファレンス電位のレベルを切り替える切替回路をさらに備えることを特徴とする請求項１４に記載の半導体装置。
  17. 前記切替回路は、前記第１リファレンス電位のレベルを前記第２リファレンス電位と同電位及び前記第２リファレンス電位と異なる電位のいずれか一方に切り替えることを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１及び第２リファレンス電位は、前記第１電源電位と前記第２電源電位の中間電位とは異なる同電位であることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
  19. 電源配線と、
    データ出力端子と、
    キャリブレーション端子と、
    前記電源配線と前記データ出力端子との間に接続され、第１コード信号の値に応じてインピーダンスが変化する出力バッファと、
    前記キャリブレーション端子の電位に基づいて第２コード信号を生成するカウンタ回路と、
    前記第２コード信号を前記第１コード信号に変換するコード変換回路と、を備え、
    前記コード変換回路は、前記第２コード信号の値が第１の範囲にある場合には、前記第２コード信号の値が１ピッチ変化したことに応答して前記第１コード信号の値を第１のピッチだけ変化させ、前記第２コード信号の値が前記第１の範囲とは異なる第２の範囲にある場合には、前記第２コード信号の値が１ピッチ変化したことに応答して前記第１コード信号の値を前記第１のピッチよりも大きい第２のピッチだけ変化させることを特徴とする半導体装置。
  20. 前記出力バッファのインピーダンスは、前記第１コード信号の値が大きいほど低下することを特徴とする請求項１９に記載の半導体装置。
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