JP2015023308A - 半導体装置、及び出力回路のインピーダンス調整方法 - Google Patents

Abstract

【課題】低い電源電圧での使用時において、精度低下や調整期間の大幅な増加なしにインピーダンス調整の下限側のマージン低下を抑制する。【解決手段】インピーダンス調整回路は、カウント値を複数の第１のインピーダンス調整信号として出力するカウンタ回路と、カウント値に関係なく第２のインピーダンス調整信号を活性化／非活性化状態に設定するモード選択回路と、第３のインピーダンス調整信号を活性化状態に固定するレベル固定回路とを含む。前段回路は、データ信号と複数の第１、第２、及び第３のインピンーダンス調整信号に応答して、それぞれ複数の第１、第２、及び第３の出力制御信号を発生する。出力回路は、出力端子と第１の電源線との間に並列に接続された複数の第１、第２、及び第３のトランジスタを含み、各々の制御端子が、複数の第１、第２、及び第３の出力制御信号を受け取る。【選択図】図１

Description

本発明は半導体装置に関し、特に、インピーダンス調整が可能な出力回路を備えた半導体装置に関する。

近年、モバイル機器等の発展により、消費電力が低い半導体記憶装置が望まれている。このような背景に基づき、代表的な半導体記憶装置の１つであるＤＲＡＭ（Dynamic Random Access Memory）の１つの規格であるＤＤＲ３には、電源電圧が１．５Ｖの通常規格（ＤＤＲ３）、電源電圧が１．３５Ｖの低電圧規格（ＤＤＲ３Ｌ）、及び電源電圧が１．２５Ｖの超低電圧規格（ＤＤＲ３Ｕ）が存在する。このような電源電圧が異なる３種類の半導体記憶装置の製造は、それぞれを異なるチップとして設計・製造するよりも、同一チップとして設計・製造した後、選別工程でそれぞれの規格に選り分ける方が、コスト的に有利である。具体的には、通常電圧規格品として設計・製造した複数のチップから、低電圧規格や超低電圧規格を満たすチップを選り分ければよい。

また、近年、半導体記憶装置におけるデータ転送（ＣＰＵとメモリ間）において、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。このような要求に対しては、通常、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンス調整は、通常、キャリブレーション回路を用いて行われる。

特許文献１は、出力インピーダンス調整が可能な出力回路を開示している。該出力回路は複数の並列接続されたトランジスタを含んで構成され、各々のトランジスタはインピーダンス調整クロック信号ＺＳＣＫにより制御される（特許文献１の図２参照）。

特許文献２は、複数の並列接続されたトランジスタを含んで構成される出力バッファに対して、各々のトランジスタをオン／オフ制御することによりインピーダンス調整を行うインピーダンス調整回路を開示している。該インピーダンス調整回路は、出力バッファと実質的に同一の構成を有するレプリカバッファを用いている（特許文献２の図１参照）。

特開２０００−４９５８３号公報 特開２０１０−１６６２９９号公報 特開２００６−２０３４０５号公報

以下の分析は、本発明の観点から与えられる。

しかしながら、上記した通常規格（ＤＤＲ３）、低電圧規格（ＤＤＲ３Ｌ）、及び超低電圧規格（ＤＤＲ３Ｕ）のような複数の異なる電源電圧規格の半導体記憶装置を同一ダイとして設計・製造する際に、出力バッファのインピーダンス調整に関して以下のような問題があることを本発明者等は見出した。

特許文献１及び２に記載されている並列接続された複数のトランジスタのオン／オフを切り替えてインピーダンスを調整する出力回路では、複数のトランジスタが全てオンとなったときに、出力回路のインピーダンスは最小となる。ここで、電源電圧が低下すると、出力回路を構成する各トランジスタは駆動能力が小さくなるため、各トランジスタのオン抵抗は大きくなる。つまり、電源電圧が低下すると、並列接続された複数のトランジスタのオン抵抗を合成した値は大きくなり、調整可能な最小インピーダンスが上昇する。即ち、特許文献１及び２に記載されたような出力回路では、電源電圧を下げることによって、調整可能な出力インピーダンスの範囲、具体的には、下限側のマージンが低下してしまう。さらに、製造時のバラツキ等により出力回路を構成するトランジスタのしきい値電圧が高くなった場合にも、トランジスタのオン抵抗は大きくなる。従って、上述した問題は、製造バラツキ等によりしきい値電圧が高くなったトランジスタを含む出力回路を低い電圧で使用する場合に特に顕著となる。

上記の問題の対策として、複数のトランジスタのオン抵抗の差を大きくすることで調整範囲を拡げる方法や、並列接続するトランジスタの数を増やす方法が考えられる。しかしながら、前者の場合では、インピーダンスの調整精度が低下してしまう問題があり、一方、後者の場合では、インピーダンス調整に必要な期間が大幅に増加してしまうという問題がある。

本発明の第１の視点による半導体装置は、インピーダンス調整回路、前段回路、第１の電源線、出力端子、及び出力回路を有する。ここで、インピーダンス調整回路は、複数の第１のインピーダンス調整信号、第２のインピーダンス調整信号、及び第３のインピーダンス調整信号を発生するインピーダンス調整回路であって、自身のカウント値を前記複数の第１のインピーダンス調整信号として出力するカウンタ回路と、前記カウンタ回路の前記カウント値に関係なく前記第２のインピーダンス調整信号を活性化状態又は非活性化状態に設定するモード選択回路と、前記第３のインピーダンス調整信号を活性化状態に固定するレベル固定回路とを含む。また、前段回路は、データ信号と前記複数の第１のインピンーダンス調整信号とに応答して複数の第１の出力制御信号を発生し、前記データ信号と前記第２のインピーダンス調整信号とに応答して第２の出力制御信号を発生し、かつ、前記データ信号と前記第３のインピーダンス調整信号に応答して第３の出力制御信号を発生する。また、出力回路は、前記出力端子と前記第１の電源線との間に並列に接続された、複数の第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを含み、当該複数の第１のトランジスタは、自身の制御端子で前記複数の第１の出力制御信号をそれぞれ受け取るように構成され、当該第２のトランジスタは、自身の制御端子で前記第２の出力制御信号を受け取るように構成され、当該第３のトランジスタは、自身の制御端子で前記第３の出力制御信号を受け取るように構成される。

本発明の第２の視点による出力回路のインピーダンス調整方法は、並列に接続された複数のトランジスタを含む出力回路のインピーダンスを調整する出力回路のインピーダンス調整方法であって、以下のステップを含む。即ち、該出力回路のインピーダンス調整方法は、前記出力回路の前記複数のトランジスタの並列接続と同一の構成を有するレプリカ回路において、所定の判定期間に、当該レプリカ回路の複数のトランジスタのいずれか１つのトランジスタを初期調整トランジスタとしてオフに制御し、前記初期調整トランジスタ以外のトランジスタをオンに制御した状態で、前記レプリカ回路のレプリカインピーダンスを所望の値と比較するステップを含む。また、該出力回路のインピーダンス調整方法は、前記レプリカインピーダンスが前記所望の値よりも大きいことを前記比較結果が示す場合に、前記所定の判定期間後に前記初期調整トランジスタをオンに設定して、前記初期調整トランジスタ以外のトランジスタに対して前記レプリカインピーダンスを調整するステップを含む。また、該出力回路のインピーダンス調整方法は、前記レプリカインピーダンスが前記所望の値よりも小さいことを前記比較結果が示す場合に、前記所定の判定期間後に前記初期調整トランジスタをオフに設定して、前記初期調整トランジスタ以外のトランジスタに対して前記レプリカインピーダンスを調整するステップを含む。さらに、該出力回路のインピーダンス調整方法は、前記レプリカインピーダンスの調整結果に対応して前記出力回路の前記複数のトランジスタのオン／オフを設定するステップを含む。

本発明の半導体装置によれば、低い電源電圧での使用時において、インピーダンス調整の精度低下や調整期間の大幅な増加なしに、インピーダンス調整の下限側のマージン低下を抑制することに貢献しうる半導体装置を提供することができる。

一実施形態に係る半導体装置の構成を示すブロック図である。 第１の実施形態に係る半導体装置の構成を示すブロック図である。 図２のデータ入出力部の構成を示すブロック図である。 図３のキャリブレーション回路の構成を示すブロック図である。 図４のＰｃｈ／ＮｃｈＬＶモード選択回路の回路図である。 図５のＰｃｈＬＶモード選択回路の動作を示す波形図である。 図４のＰｃｈ側の第１及び第３のインピーダンス調整回路の構成を示すブロック図である。 図４のＮｃｈ側の第１及び第３のインピーダンス調整回路の構成を示すブロック図である。 図４のレプリカ前段回路の回路図である。 図４のレプリカバッファの回路図である。 図３の前段回路の回路図である。 図３の出力バッファの回路図である。 第１の実施形態に係る半導体装置におけるキャリブレーション回路の動作の例を示す波形図である。 第１の実施形態に係る出力回路のインピーダンス調整方法の原理説明を行うためのフローチャートである。 第１の実施形態に係る出力回路のインピーダンス調整方法の原理説明を行うための図である。 第２の実施形態に係る半導体装置の構成を示すブロック図である。

まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における半導体装置１は、図１に示すように、インピーダンス調整回路１６１、前段回路２３０、第１の電源線ＶＤＤ、出力端子ＤＱ、及び出力回路３１０を有する。ここで、該インピーダンス調整回路１６１は、複数の第１のインピーダンス調整信号（ＤＲＺＱＰＢ１〜５）、第２のインピーダンス調整信号ＶＬｄｅｔＰＢ、及び第３のインピーダンス調整信号ＰＵＭＡＩＮＢを発生するインピーダンス調整回路であって、自身のカウント値を複数の第１のインピーダンス調整信号（ＤＲＺＱＰＢ１〜５）として出力するカウンタ回路１８６と、カウンタ回路１８６のカウント値に関係なく第２のインピーダンス調整信号ＶＬｄｅｔＰＢを活性化状態又は非活性化状態（例えば、活性化状態はＬｏｗレベル、非活性化状態はＨｉｇｈレベル）に設定するモード選択回路１８１と、第３のインピーダンス調整信号ＰＵＭＡＩＮＢを活性化状態（例えば、Ｌｏｗレベル）に固定するレベル固定回路１８９と、を含む。また、該前段回路２３０は、データ信号Ｄａｔａと複数の第１のインピンーダンス調整信号（ＤＲＺＱＰＢ１〜５）とに応答して複数の第１の出力制御信号（２３１ＰＢ〜２３５ＰＢ）を発生し、データ信号Ｄａｔａと第２のインピーダンス調整信号ＶＬｄｅｔＰＢとに応答して第２の出力制御信号ＰＵＬＯＥＢを発生し、かつ、データ信号Ｄａｔａと第３のインピーダンス調整信号ＰＵＭＡＩＮＢに応答して第３の出力制御信号ＰＵＯＥＢを発生する。また、該出力回路３１０は、出力端子ＤＱと第１の電源線ＶＤＤとの間に並列に接続された、複数の第１のトランジスタ（２１１Ｐ〜２１５Ｐ）、第２のトランジスタ２１６Ｐ、及び、第３のトランジスタ２１７Ｐを含み、当該複数の第１のトランジスタ（２１１Ｐ〜２１５Ｐ）は、自身の制御端子で複数の第１の出力制御信号（２３１ＰＢ〜２３５ＰＢ）をそれぞれ受け取るように構成され、当該第２のトランジスタ２１６Ｐは、自身の制御端子で第２の出力制御信号ＰＵＬＯＥＢを受け取るように構成され、当該第３のトランジスタ２１７Ｐは、自身の制御端子で第３の出力制御信号ＰＵＯＥＢを受け取るように構成される。

また、上記の半導体装置において、上記の第１の電源線はＶＳＳ（接地線）で、上記出力回路は、図１２に示すＰＤ（プルダウン）部の構成であってもよい。即ち、該出力回路は、出力端子ＤＱと第１の電源線ＶＳＳとの間に並列に接続された、複数の第１のトランジスタ（図１２の２１１Ｎ〜２１５Ｎ）、第２のトランジスタ（図１２の２１６Ｎ）、及び、第３のトランジスタ（図１２の２１７Ｎ）を含み、当該複数の第１のトランジスタ（図１２の２１１Ｎ〜２１５Ｎ）は、自身の制御端子で複数の第１の出力制御信号（図１２の２３１Ｎ〜２３５Ｎ）をそれぞれ受け取るように構成され、当該第２のトランジスタ（図１２の２１６Ｎ）は、自身の制御端子で第２の出力制御信号（図１２のＰＤＬＯＥ）を受け取るように構成され、当該第３のトランジスタ（図１２の２１７Ｎ）は、自身の制御端子で第３の出力制御信号（図１２のＰＤＯＥ）を受け取るように構成される。

上記の半導体装置の構成によれば、低い電源電圧での使用時に、インピーダンス調整の精度低下なしに下限側のマージン低下を回避するために、複数の第１のトランジスタの並列接続部分に新たに第２のトランジスタ（２１６Ｐ、２１６Ｎ）を追加している。また、第２のトランジスタ（２１６Ｐ、２１６Ｎ）の制御端子が第２の出力制御信号（ＰＵＬＯＥＢ、ＰＤＬＯＥ）を受け取るようにしている。これにより、第２のトランジスタ（２１６Ｐ、２１６Ｎ）のオン／オフ制御を第２の出力制御信号（ＰＵＬＯＥＢ、ＰＤＬＯＥ）に基づいて行うことができるため、第２のトランジスタを追加したことによるインピーダンス調整の調整期間の大幅な増加を回避することができる。即ち、上記の半導体装置によれば、低い電源電圧での使用時において、インピーダンス調整の精度低下や調整期間の大幅な増加なしに、インピーダンス調整の下限側のマージン低下を抑制することに貢献しうる半導体装置を提供することができる。

上記半導体装置において、図１０に示すように、出力回路の複数の第１のトランジスタ（図１の２１１Ｐ〜２１５Ｐ）、第２のトランジスタ（図１の２１６Ｐ）、及び第３のトランジスタ（図１の２１７Ｐ）にそれぞれ対応する複数の第４のトランジスタ（１１１〜１１５）、第５のトランジスタ１１６、及び第６のトランジスタ１１７の並列接続を含むレプリカ回路１１０をさらに備えることが好ましい。また、カウンタ回路（図１の１８６）、モード選択回路（図１の１８１）、及びレベル固定回路（図１の１８９）は、それぞれ複数の第１のインピーダンス調整信号（図１のＤＲＺＱＰＢ１〜５）、第２のインピーダンス調整信号（図１のＶＬｄｅｔＰＢ）、及び第３のインピーダンス調整信号（図１のＰＵＭＡＩＮＢ）に基づいて複数の第４のトランジスタ（１１１〜１１５）、第５のトランジスタ１１６、及び第６のトランジスタ１１７を制御することにより、レプリカ回路１１０のレプリカインピーダンスを調整することが好ましい。

上記出力回路のＰＤ部（図１２）の構成に対しては、出力回路の複数の第１のトランジスタ（図１２の２１１Ｎ〜２１５Ｎ）、第２のトランジスタ（図１２の２１６Ｎ）、及び第３のトランジスタ（図１２の２１７Ｎ）にそれぞれ対応する、図１０（Ｂ）に示す複数の第４のトランジスタ（１３１〜１３５）、第５のトランジスタ（１３６）、及び第６のトランジスタ（１３７）の並列接続を含むレプリカ回路（１３０）をさらに備えることが好ましい。また、カウンタ回路（図８の２８６）、モード選択回路（図４の１８２）、及びレベル固定回路（図８の２８９）は、それぞれ複数の第１のインピーダンス調整信号（図４のＤＲＺＱＮ）、第２のインピーダンス調整信号（図４のＶＬｄｅｔＮ）、及び第３のインピーダンス調整信号（図４のＰＤＭＡＩＮ）に基づいて複数の第４のトランジスタ（１３１〜１３５）、第５のトランジスタ１３６、及び第６のトランジスタ１３７を制御することにより、レプリカ回路１３０のレプリカインピーダンスを調整することが好ましい。

上記半導体装置において、インピーダンス調整回路（図１の１６１）は、所定の判定期間（図６のＬＶ判定期間）に、複数の第１のインピーダンス調整信号（図１のＤＲＺＱＰＢ１〜５）、及び第３のインピーダンス調整信号（図１のＰＵＭＡＩＮＢ）をそれぞれ活性化状態に、第２のインピーダンス調整信号（図１のＶＬｄｅｔＰＢ）を非活性化状態に制御した状態で、リプリカインピーダンスを所望の値（例えば、図３の外部抵抗Ｒ）と比較し、インピーダンス調整回路のモード選択回路（図１の１８１）は、所定の判定期間（図６のＬＶ判定期間）後に、上記比較結果に基づいて第２のインピーダンス調整信号（図１のＶＬｄｅｔＰＢ）を設定することが好ましい。

上記半導体装置において、インピーダンス調整回路のモード選択回路（図１の１８１）は、所望の値（例えば、図３の外部抵抗Ｒ）よりもレプリカインピーダンスが大きいことを上記比較結果が示す場合に、所定の判定期間（図６のＬＶ判定期間）後に、第２のインピーダンス調整信号（図１のＶＬｄｅｔＰＢ）を活性化状態に設定し、所望の値（例えば、図３の外部抵抗Ｒ）よりもレプリカインピーダンスが小さいことを上記比較結果が示す場合に、所定の判定期間（図６のＬＶ判定期間）後に、第２のインピーダンス調整信号（図１のＶＬｄｅｔＰＢ）を非活性化状態に設定することが好ましい。

上記半導体装置において、モード選択回路（図１の１８１）は、所定の判定期間（図６のＬＶ判定期間）が終了したことを示す判定モード終了信号（図５の１９９）を発生し、インピーダンス調整回路（図１の１６１）は、判定モード終了信号（図５の１９９）を受けてカウンタ回路（図１の１８６）が出力する第１のインピーダンス調整信号（図１のＤＲＺＱＰＢ１〜５）によるレプリカインピーダンスの調整を開始するようにしてもよい。

上記半導体装置において、上記所望の値に対応するインピーダンスを有する外部抵抗（図３の外部抵抗Ｒ）と、レプリカ回路（図４の１１０）の一端と外部抵抗の一端とが接続された第１の端子（図４のＺＱ）と、２つの入力ノードを含む比較回路であって、当該比較回路の入力ノードの一方（図４の１５１の非反転入力端子）は第１の端子（図４のＺＱ）に接続され、当該比較回路の他方の入力ノード（図４の１５１の反転入力端子）には基準電圧が供給された比較回路（図４の１５１）と、を備え、比較回路（図４の１５１）が上記比較結果を出力することが好ましい。

上記半導体装置において、上記所望の値に対応するインピーダンスに調整された第２のレプリカ回路（図４の１２０）と、レプリカ回路（図４の１３０）の一端と第２のレプリカ回路（図４の１２０）の一端とが接続された第１のノード（図４のＡ）と、２つの入力ノードを含む比較回路であって、当該比較回路の入力ノードの一方（図４の１５２の非反転入力端子）は第１のノード（図４のＡ）に接続され、当該比較回路の他方の入力ノード（図４の１５２の反転入力端子）には基準電圧が供給された比較回路（図４の１５２）と、を備え、比較回路（図４の１５２）が上記比較結果を出力するようにしてもよい。

上記半導体装置において、第２のトランジスタ（図１の２１６Ｐ）のオン抵抗は、各々の第１のトランジスタ（図１の２１１Ｐ〜２１５Ｐ）のオン抵抗よりも小さいことが好ましい。

上記半導体装置において、第５のトランジスタ（図１０（Ａ）の１１６）のオン抵抗は、各々の第４のトランジスタ（図１０（Ａ）の１１１〜１１５）のオン抵抗よりも小さいことが好ましい。

一実施形態における出力回路のインピーダンス調整方法は、図１４に示すように、並列に接続された複数のトランジスタ（図１の２１１Ｐ〜２１７Ｐ等）を含む出力回路（図１の３１０）のインピーダンスを調整する出力回路のインピーダンス調整方法であって、以下のステップを含む。即ち、該出力回路のインピーダンス調整方法は、出力回路の複数のトランジスタ（図１の２１１Ｐ〜２１７Ｐ等）の並列接続と同一の構成を有するレプリカ回路（図１０（Ａ）の１１０等）において、所定の判定期間に、当該レプリカ回路の複数のトランジスタのいずれか１つのトランジスタ（例えば、図１０（Ａ）の１１６）を初期調整トランジスタとしてオフに制御し、初期調整トランジスタ以外のトランジスタ（例えば、図１０（Ａ）の１１１〜１１５、１１７）をオンに制御した状態で、レプリカ回路（図１０（Ａ）の１１０等）のレプリカインピーダンスを所望の値（図３の外部抵抗Ｒ）と比較するステップ（Ｓ１０）を含む。また、該出力回路のインピーダンス調整方法は、レプリカインピーダンスが所望の値（図３の外部抵抗Ｒ）よりも大きいことを上記比較結果が示す場合に、所定の判定期間後に初期調整トランジスタ（例えば、図１０（Ａ）の１１６）をオンに設定して、初期調整トランジスタ以外のトランジスタ（図１０（Ａ）の１１１〜１１５）に対してレプリカインピーダンスを調整するステップ（Ｓ１２）を含む。また、該出力回路のインピーダンス調整方法は、レプリカインピーダンスが所望の値（図３の外部抵抗Ｒ）よりも小さいことを上記比較結果が示す場合に、所定の判定期間後に初期調整トランジスタ（例えば、図１０（Ａ）の１１６）をオフに設定して、初期調整トランジスタ以外のトランジスタ（図１０（Ａ）の１１１〜１１５）に対してレプリカインピーダンスを調整するステップ（Ｓ１３）を含む。さらに、該出力回路のインピーダンス調整方法は、レプリカインピーダンスの調整結果に対応して出力回路の複数のトランジスタ（図１の２１１Ｐ〜２１７Ｐ等）のオン／オフを設定するステップ（Ｓ１４）を含む。尚、上記の初期調整トランジスタは、前述した第４のトランジスタに相当する。

以下、本発明の各実施形態について、図面を参照して詳しく説明する。

［第１の実施形態］
（原理説明）
まず、図１、図１０（Ａ）、図１４、図１５を参照しながら、第１の実施形態の原理説明を行う。第１の実施形態の出力バッファ２１０は、実際には、後述する図１２に示すようにＰＵ（プルアップ）部及びＰＤ（プルダウン）部を備えており、ＺＱキャリブレーションは、ＰＵ部及びＰＵ部のインピーダンスを夫々所望の値（図３の外部抵抗Ｒ）に合わせ込むことを目的とする。但し、ここでの原理説明では説明を簡単にするために、ＰＵ部のみを備えた図１の出力バッファ３１０に対するＺＱキャリブレーションについて、説明を行うこととする。また、ＺＱキャリブレーションでは、出力バッファ３１０を模倣したレプリカ回路１１０を用いてインピーダンス調整を行った後、レプリカバッファ１１０による調整結果を出力バッファ３１０に設定するようにしている。従って、以下の原理説明は、主として図１０（Ａ）のレプリカ回路１１０の動作に着目して説明を行う。

図１０（Ａ）において、並列接続されたトランジスタは、個別にオン／オフ切り替えが可能な５つのＰＭＯＳトランジスタ（１１１〜１１５）と、ＬＶ（低電圧電源）対応用に設けられたＬＶ対応用ＭＯＳトランジスタ１１６と、ＰＵ部が活性化状態のときにオン状態とされるメイントランジスタ１１７とを含んでいる。ここで、レプリカ回路１１０のレプリカインピーダンスは式（１）、式（２）のように表される。

レプリカインピーダンス＝ Ｒ₁₁₉ ＋ １／（１／Ｒ_main＋１／ｒ） 式（１）

ｒ＝１／（１／R₁₁₁＋１／R₁₁₂＋１／R₁₁₃＋１／R₁₁₄＋１／R₁₁₅＋１／R₁₁₆） 式（２）

ここで、Ｒ₁₁₉は抵抗１１９の抵抗値、Ｒ_mainはメイントランジスタ１１７のオン抵抗である。また、Ｒ₁₁₁〜Ｒ₁₁₆は、夫々ＰＭＯＳトランジスタ１１１〜１１６の抵抗値であり、オフ時は非導通となり、オン時はオン抵抗を有する。

レプリカインピーダンスは、ＰＭＯＳトランジスタ１１１〜１１６が全てオフの場合に最大値Ｚｍａｘをとり、ＰＭＯＳトランジスタ１１１〜１１６が全てオンの場合に最小値Ｚｍｉｎをとる。リプリカインピーダンスを外部抵抗Ｒ（以降、外部抵抗Ｒの抵抗値を単に「外部抵抗Ｒ」ともいう）に合わせ込むためには、以下の式（３）を満たさなければならない。

Ｚｍｉｎ ≦ 外部抵抗Ｒ ≦ Ｚｍａｘ 式（３）

レプリカ回路１１０は、インピーダンス調整範囲を低インピーダンス側に拡げるために、ＬＶ対応用ＭＯＳトランジスタ１１６を設けた構成となっているが、ＬＶ対応用ＭＯＳトランジスタを含まない構成の場合は、式（２）は、以下の式（４）のようになる。

ｒ0 ＝１／（１／R₁₁₁＋１／R₁₁₂＋１／R₁₁₃＋１／R₁₁₄＋１／R₁₁₅） 式（４）

ＰＭＯＳトランジスタ１１１〜１１５が全てオンのときに得られるレプリカインピーダンスをＺｍｉｎ０とする。このとき、式（５）の関係になっている。即ち、ＬＶ対応用ＭＯＳトランジスタ１１６を設けると、設ける前に比べて、レプリカインピーダンスの下限値が｜Ｚｍｉｎ−Ｚｍｉｎ０｜だけ拡がることを意味する。

Ｚｍｉｎ ＜ Ｚｍｉｎ０ 式（５）

また、ＬＶ対応用ＭＯＳトランジスタ１１６を含まない構成の場合に、レプリカインピーダンスを外部抵抗Ｒに合わせ込むためには、式（６）を満たさなければならない。

Ｚｍｉｎ０ ≦ 外部抵抗Ｒ ≦ Ｚｍａｘ 式（６）

第１の実施形態では、ＬＶ対応用ＭＯＳトランジスタ１１６を新たに設けることにより、オン／オフ調整するＰＭＯＳトランジスタの数が５つから６つに増加している。このようにトランジスタの数を１つ増加させると、レプリカインピーダンスと外部抵抗Ｒとの比較回数が最大２倍必要となり、要求期間内にＺＱキャリブレーションが終了しない可能性があるという問題が発生する。この問題を解消するため、ＺＱコード（各トランジスタのオン／オフをコード化したもの；ＤＲＺＰＱＢに相当）をバイナリサーチ的にキャリブレーションする方法が考えられるがコンパレータの能力限界に起因する誤判定が起きた場合、値が収束しない可能性が生じてしまう。また、ＰＭＯＳトランジスタの数を同じままで、ＺＱコードの１ｓｔｅｐ幅を拡げるようにオン抵抗値を選択する方法が考えられるが、その場合、インピーダンス調整の範囲を拡大することはできるが、ＺＱキャリブレーションの精度が落ちてしまう。

そこで、第１の実施形態によるＺＱキャリブレーションでは、図１４のフローチャートに示す方法により、上記の問題を解決している。図１４において、まず、ＬＶ対応ＭＯＳ１１６をオフ、その他のトランジスタ（１１１〜１１５、１１７）をオンとし、レプリカインピーダンスＺｍｉｎ０を評価する（Ｓ１０）。Ｚｍｉｎ０は、前述したように、ＬＶ対応用ＭＯＳトランジスタ１１６をオフとした場合（即ち、ＬＶ対応用ＭＯＳトランジスタ１１６を設けない場合）に得られる最小値である。

次に、Ｚｍｉｎ０と外部抵抗Ｒの抵抗値とを比較する（Ｓ１１）。ステップＳ１１において、Ｚｍｉｎ０＞外部抵抗Ｒの場合には、式（６）の条件が満たされない。従って、この場合には、ＬＶ対応用ＭＯＳトランジスタ１１６をオンにすべきであると判定し、ＬＶ対応用ＭＯＳトランジスタ１１６をオンに状態で、ＰＭＯＳトランジスタ１１１〜１１５のオン／オフ調整により、レプリカインピーダンスを調整する（Ｓ１２）。

一方、ステップＳ１１において、Ｚｍｉｎ０≦外部抵抗Ｒの場合には、式（６）の条件が満たされる。従って、この場合には、ＬＶ対応用ＭＯＳトランジスタ１１６をオフにしたままの状態で、ＰＭＯＳトランジスタ１１１〜１１５のオン／オフ調整により、レプリカインピーダンスを調整する（Ｓ１３）。

そして、レプリカインピーダンスの調整結果（ＰＭＯＳトランジスタ１１１〜１１５、及びＬＶ対応用ＭＯＳトランジスタ１１６のオン／オフ）を出力バッファ３１０の対応するトランジスタに夫々設定する。

図１５に、図１４のフローチャートに基づいてＺＱキャリブレーションを行った一例を示す。インピーダンス調整の所望の値（ＴＡＲＧＥＴ）である外部抵抗Ｒは２４０Ωである。図１４のステップＳ１０において得られたインピーダンスＺｍｉｎ０は、Ｚｍｉｎ０＞２４０（図１５の「ＬＶ用ＭＯＳ ＯＮ／ＯＦＦ判定」の箇所）であるため、ステップＳ１２に進む。ステップＳ１２において、ＬＶ対応用ＭＯＳトランジスタ１１６をオン状態として、ＺＱコードに対応してＰＭＯＳ１１１〜１１５のオン／オフを変えることにより、インピーダンスを調整している（同図の「ＬＶ用ＭＯＳ：ＯＮ」のカーブを参照）。その結果、ＺＱコードが１６のときに、所望の値２４０Ωに最も近い条件が得られる。

以上のように、図１４に示した方法によれば、ＬＶ対応用ＭＯＳトランジスタ１１６の追加に伴う比較回数の増加を、１回（ステップＳ１１）だけとすることができる。これにより、ＬＶ対応用ＭＯＳトランジスタを設けることで、出力バッファのインピーダンス、及びレプリカバッファのレプリカインピーダンスの下限側のマージンを拡げた場合において、インピーダンス調整の精度低下や調整期間の大幅な増加がないようにすることが可能になる。

尚、ＬＶ対応用ＭＯＳトランジスタ１１６のオン／オフは、インピーダンス調整の範囲を大まかに選別するためのものであるから、ＬＶ対応用ＭＯＳトランジスタ１１６のオン抵抗を、ＰＭＯＳトランジスタ１１１〜１１５に比べて小さい値に設定することが望ましい。また、出力バッファ３１０においても、同様に、ＬＶ対応用ＭＯＳトランジスタ２１６Ｐのオン抵抗を、ＰＭＯＳトランジスタ２１１Ｐ〜２１５Ｐに比べて小さい値に設定することが望ましい。

（第１の実施形態の構成）
次に、第１の実施形態に係る半導体装置１０の構成について説明する。半導体装置１０は、出力バッファ（図３の２１０）と、前述した原理説明に基づくＺＱキャブレーションを実行するキャリブレーション回路（図３の１００）と、を備えた半導体装置である。

図２は、半導体装置１０の構成を示すブロック図である。図２において、半導体装置１０は、ＤＲＡＭなどであって、制御回路部２０、メモリセルアレイ３０、データ入出力部２００、外部クロック、アドレス信号、コマンドの各入力端子ＣＫ、ＡＤＤ、ＣＭＤ、データ入出力端子ＤＱ０〜ｎ、キャリブレーション端子ＺＱを備える。

制御回路部２０は、外部クロック、アドレス信号、コマンドの各入力端子ＣＫ、ＡＤＤ、ＣＭＤから入力した信号に基づいてワード線ＷＬ及びビット線ＢＬを活性化させ、活性化されたワード線及びビット線の交点に対応したメモリセルアレイ３０中のメモリセルにアクセスする。入力したコマンドが読み出しに係るコマンドである場合、アクセスされたメモリセルのデータは、データ入出力部２００を介してデータ入出力端子ＤＱ０〜ｎに出力される。入力したコマンドが書き込みに係るコマンドである場合、データ入出力端子ＤＱ０〜ｎから入力されたデータは、データ入出力部２００を介して制御回路部２０に取り込まれ、アクセスされたメモリセルに書き込まれる。

データ入出力部２００は、制御回路部２０からの内部クロックｉＣＬＫ、内部コマンドｉＣＭＤによって入出力動作が設定されると共に、キャリブレーション端子ＺＱの外部インピーダンスに対応して出力バッファ（図３の２１０）の出力インピーダンスを調整する機能を備える。

次に、図３を参照しながら、データ入出力部２００の詳細について説明する。図３は、データ入出力部２００の構成を示す図である。データ入出力部２００は、キャリブレーション回路１００、出力バッファ２１０、入力バッファ２２０、前段回路２３０、及び出力制御回路２４０を備える。

キャリブレーション回路１００は、キャリブレーション動作の実行を指示する内部コマンドｉＣＭＤを受けて、出力バッファ２１０のインピーダンスを調整する機能を有する。キャリブレーション回路１００は、キャリブレーション端子ＺＱの外部に接続される外部抵抗Ｒを基に、インピーダンス制御信号ＤＲＺＱＰＢ（ＤＲＺＱＰＢ１〜５）、ＤＲＺＱＮ（ＤＲＺＱＮ１〜５）、低電圧モード信号（ＶＬｄｅｔＰＢ、ＶＬｄｅｔＮ）、メイントランジスタ制御信号（ＰＵＭＡＩＮＢ、ＰＤＭＡＩＮ）を設定して前段回路２３０に出力する。尚、キャリブレーション回路１００の詳細は後述される。

出力制御回路２４０は、制御回路部２０から出力されるデータ信号Ｄａｔａを入力し、データ信号Ｄａｔａの論理レベルに対応して選択信号（２４０Ｐ、２４０Ｎ）の論理レベルを設定して前段回路２３０に出力する。具体的には、データ信号ＤａｔａがＨｉｇｈレベルのときには、選択信号２４０ＰをＨｉｇｈレベル、選択信号２４０ＮをＬｏｗレベルとする。一方、データ信号ＤａｔａがＬｏｗレベルのときには、選択信号２４０ＰをＬｏｗレベル、選択信号２４０ＮをＨｉｇｈレベルとする。

前段回路２３０は、選択信号２４０Ｐ、２４０Ｎの論理レベルに応じて、動作信号２３０ＰＢ、２３０Ｎの一方を活性化させて、出力バッファ２１０に出力する。また、前段回路２３０は、選択信号２４０Ｐ、２４０Ｎの論理レベルに応じて、低電圧プルアップ出力イネーブル信号ＰＵＬＯＥＢ、低電圧プルダウン出力イネーブル信号ＰＤＬＯＥの一方を活性化させて、出力バッファ２１０に出力する。また、前段回路２３０は、選択信号２４０Ｐ、２４０Ｎの論理レベルに応じて、プルアップ出力イネーブル信号ＰＵＯＥＢ、プルダウン出力イネーブル信号ＰＤＯＥの一方を活性化させて、出力バッファ２１０に出力する。尚、前段回路２３０の詳細は後述される。

出力バッファ２１０は、前段回路２３０より供給される信号（２３０ＰＢ、ＰＵＬＯＥＢ、ＰＵＯＥＢ、２３０Ｎ、ＰＤＬＯＥ、ＰＤＯＥ）に応じてデータ入出力端子ＤＱを駆動する能力を制御する。即ち、データ入出力端子ＤＱに対する出力インピーダンスを調整してデータ信号Ｄａｔａに対応する出力信号を出力する。尚、出力バッファ２１０の詳細は後述される。

入力バッファ２２０は、データ入出力端子ＤＱから入力される信号をバッファリングしてデータ信号Ｄａｔａとして制御回路部２０に出力する。尚、入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での詳述を省略する。

次に、図４を参照しながら、キャリブレーション回路１００について説明する。図４は、キャリブレーション回路１００の構成を示す図である。図４において、キャリブレーション回路１００は、レプリカ前段回路１７１、１７２、１７３、レプリカバッファ１１０、１２０、１３０、インピーダンス調整回路１６１、１６２、比較回路１５１、１５２、基準電圧生成回路１６０、ＺＱ制御回路１８３、キャリブレーション端子ＺＱを備える。ここで、レプリカ前段回路１７１、レプリカバッファ１１０、インピーダンス調整回路１６１、比較回路１５１は、ＰＵ（プルアップ）部のレプリカインピーダンスを調整するためのものである。一方、レプリカ前段回路１７２、１７３、レプリカバッファ１２０、１３０、インピーダンス調整回路１６２、比較回路１５２は、ＰＤ（プルダウン）部のレプリカインピーダンスを調整するためのものである。

レプリカ前段回路１７１は、インピーダンス調整回路１６１が出力するインピーダンス制御信号ＤＲＺＱＰＢ、低電圧モード信号ＶＬｄｅｔＰＢ、メイントランジスタ制御信号ＰＵＭＡＩＮＢにそれぞれ対応したレプリカ制御信号２３０ＰＲＢ、ＰＵＬＲＥＢ、ＰＵＲＥＢをレプリカバッファ１１０に出力する。また、レプリカ前段回路１７２も同様に、インピーダンス調整回路１６１が出力するインピーダンス制御信号ＤＲＺＱＰＢ、低電圧モード信号ＶＬｄｅｔＰＢ、メイントランジスタ制御信号ＰＵＭＡＩＮＢにそれぞれ対応したレプリカ制御信号２３０ＰＲＢ、ＰＵＬＲＥＢ、ＰＵＲＥＢをレプリカバッファ１２０に出力する。さらに、レプリカ前段回路１７３は、インピーダンス調整回路１６２が出力するインピーダンス制御信号ＤＲＺＱＮ、低電圧モード信号ＶＬｄｅｔＮ、メイントランジスタ制御信号ＰＤＭＡＩＮにそれぞれ対応したレプリカ制御信号２３０ＮＲ、ＰＤＬＲＥ、ＰＤＲＥをレプリカバッファ１３０に出力する。尚、レプリカ前段回路１７１、１７２、１７３の詳細は後述される。

レプリカバッファ１１０は、レプリカ前段回路１７１が出力するレプリカ制御信号２３０ＰＲＢ、ＰＵＬＲＥＢ、ＰＵＲＥＢに応じたレプリカインピーダンスでキャリブレーション端子ＺＱを駆動する。また、レプリカバッファ１２０は、レプリカ前段回路１７２が出力するレプリカ制御信号２３０ＰＲＢ、ＰＵＬＲＥＢ、ＰＵＲＥＢに応じたレプリカインピーダンスでノードＡを駆動する。さらに、レプリカバッファ１３０は、レプリカ前段回路１７３が出力するレプリカ制御信号２３０ＮＲ、ＰＤＬＲＥ、ＰＤＲＥに応じたレプリカインピーダンスでノードＡを駆動する。尚、レプリカバッファ１１０、１２０、１３０の詳細は後述される。

基準電圧生成回路１６０は基準電圧ＶＤＤ／２を発生し、比較回路１５１、１５２の一方の比較入力端子（−）に供給する。

比較回路１５１は、他方の比較入力端子（＋）にキャリブレーション端子ＺＱの電圧を入力し、その比較結果信号ＣＯＭＰ１をインピーダンス調整回路１６１に出力する。

比較回路１５２は、他方の比較入力端子（＋）にノードＡの電圧を入力し、その比較結果信号ＣＯＭＰ２をインピーダンス調整回路１６２に出力する。

インピーダンス調整回路１６１は、図４に示すように、第１及び第３のインピーダンス調整回路１４１とＰｃｈ＿ＬＶモード選択回路（第２のインピーダンス調整回路）１８１とにより構成される。同様に、インピーダンス調整回路１６２は、第１及び第３のインピーダンス調整回路１４２とＮｃｈ＿ＬＶモード選択回路（第２のインピーダンス調整回路）１８２とにより構成される。尚、第１及び第３のインピーダンス調整回路１４１、１４２とＰｃｈ＿ＬＶモード選択回路１８１、Ｎｃｈ＿ＬＶモード選択回路１８２の詳細は後述される。

ところで、内部コマンドｉＣＭＤのうち、キャリブレーションに係る内部ＺＱコマンドには、ＭＺＱＣＬ（メモリコントローラから発行されるＺＱロングコマンドＺＱＣＬに応じた内部コマンド）の他に、ＭＺＱＣＳ（メモリコントローラから発行されるＺＱショートコマンドＺＱＣＳに応じた内部コマンド）が存在する。ＺＱロングコマンドＺＱＣＬに応じたキャリブレーション動作は、ＺＱショートコマンドＺＱＣＳに応じたキャリブレーション動作に比べ、長い期間実施される。ＺＱロングコマンドＺＱＣＬは、例えば、ＤＲＡＭのイニシャライズ動作時に発行され、ＺＱショートコマンドＺＱＣＳは、通常動作時に周期的に発行される。

ＺＱ制御回路１８３は、内部ＺＱコマンドＭＺＱＣＬ、ＭＺＱＣＳに応じて、各種ＺＱコントロール信号ＺＱＣＴＬＰ、ＺＱＣＴＬＮを発行する。ここで、ＺＱコントロール信号ＺＱＣＴＬＰを例に説明すると、ＺＱクロックＺＱＣＬＫＰ１は判定回路（図７の１８５）の動作クロック、ＺＱクロックＺＱＣＬＫＰ２はカウンタ回路（図７の１８６）の動作クロックである。また、プルアップ調整アクティブ信号ＡＣＴＰはレプリカ前段回路１７１を活性化させる信号、リセット信号ＲＥＳＥＴは、判定回路（図７の１８５）及びカウンタ回路（図７の１８６）をリセットする信号である。尚、プルダウン側のＺＱコントロール信号ＺＱＣＴＬＮに関しても同様の信号が存在する。

ＺＱ制御回路１８３は、ＭＺＱＣＬコマンドに応じてプルアップ調整アクティブ信号ＡＣＴＰを活性化する。さらに、ＰｃｈＬＶ判定モードＥＮＤ信号１９９に応じて、ＺＱクロックＣＬＫＰ１、２を活性化する。尚、ＺＱＣＬＫＰ１、２は、いずれも内部クロックｉＣＬＫに応じた信号であり、ＺＱＣＬＫＰ１はＺＱＣＬＫＰ２に比べて位相が進んでいる。これは、判定回路（図７の１８５）がキャリブレーションの終了を示したときにカウンタ回路（図７の１８６）の動作を止められるようにするためである。

また、ＺＱ制御回路１８３は、キャリブレーション動作実行時に内部クロックｉＣＬＫに応答してセンスイネーブル信号ＳＥＮＥＮを発生する。センスイネーブル信号ＳＥＮＥＮは比較回路１５１、１５２を活性化する制御信号である。

また、ＺＱ制御回路１８３は、プルアップ判定信号ＣＡＬＥＮＤＰに応じてＰＵ側のＺＱコントロール信号を非活性にすると共に、プルダウン調整開始信号ＮＣＡＬＳＴＡＲＴを活性化すると共に、プルダウン調整アクティブ信号ＡＣＴＮを活性化する。これは、ＰＵ側のＺＱキャリブレーションを行った後、ＰＤ側のＺＱキャリブレーションを行うためである。ＰＤ側における以降の動作は、ＰＵ側と実質的に同一である。

次に、図５を参照しながら、Ｐｃｈ＿ＬＶモード選択回路１８１、Ｎｃｈ＿ＬＶモード選択回路１８２について説明する。図５（Ａ）、（Ｂ）は、それぞれＰｃｈ＿ＬＶモード選択回路１８１、Ｎｃｈ＿ＬＶモード選択回路１８２の詳細を示す回路図である。Ｐｃｈ＿ＬＶモード選択回路１８１は、比較結果信号ＣＯＭＰ１に基づいて、レプリカバッファ１１０、１２０のＬＶ対応用ＭＯＳトランジスタ１１６に対応する低電圧モード信号ＬＶｄｅｔＰＢを出力する。また、Ｐｃｈ＿ＬＶモード選択回路１８１は、比較結果信号ＣＯＭＰ２に基づいて、レプリカバッファ１３０のＬＶ対応用ＭＯＳトランジスタ１３６に対応する低電圧モード信号ＬＶｄｅｔＮを出力する。

図５（Ａ）に示すように、Ｐｃｈ＿ＬＶモード選択回路１８１は、センスイネーブル信号ＳＥＮＥＮと内部ＺＱコマンドＭＺＱＣＬとを入力するＲＳ−ＦＦ（ＲＳ型フリップフロップ回路）を備えている。ＲＳ−ＦＦの出力信号Ｑは、Ｄ−ＦＦ（Ｄ型フリップフロップ回路）１９５のＤ端子に入力される。Ｄ−ＦＦ１９５において、クロック入力端子にセンスイネーブル信号ＳＥＮＥＮが反転入力されているので、Ｄ−ＦＦ１９５はセンスイネーブル信号ＳＥＮＥＮの立ち下がりエッジをラッチし、信号Ａとして出力する。次に、ＮＡＮＤ回路１９３の一方の入力端子には信号Ａを論理反転した信号、他方の入力端子にはセンスイネーブル信号ＳＥＮＥＮが入力される。次に、Ｄ−ＦＦ１９６のＤ端子には、比較結果信号ＣＯＭＰ１が入力され、クロック入力端子にはＮＡＮＤ回路１９３の出力信号Ｂが入力される。これにより、Ｄ−ＦＦ１９６のＱ端子は、信号Ｂの立ち下がりエッジのタイミングで比較結果信号ＣＯＭＰ１をラッチし、信号Ｃを出力する。最後に、ＮＡＮＤ回路１９４は、一方の入力端子に信号Ａを、他方の入力端子に信号Ｃの論理反転を入力し、低電圧モード信号ＶｄｅｔＰＢを出力している。

また、図５（Ｂ）は、Ｎｃｈ＿ＬＶモード選択回路１８２の回路図である。Ｎｃｈ＿ＬＶモード選択回路１８２のＰｃｈ＿ＬＶモード選択回路１８１に対する差異は、ＭＺＱＣＬに代えてプルダウン調整開始信号ＮＣＡＬＳＴＡＲＴを入力している点と、ＮＡＮＤ回路１９４に代えて、ＡＮＤ回路２９４を用いている点である。ＡＮＤ回路２９４にしているのは、ＬＶ判定期間において、低電圧モード信号ＬＶｄｅｔＮをＬｏｗレベルにするためと、ＬＶ判定期間後は、Ｐｃｈ＿ＬＶモード選択回路１８１と同じ論理の信号を生成するためである。

次に、図６を参照しながら、図５（Ａ）の動作について説明する。図６は、図５のＰｃｈ＿ＬＶモード選択回路の動作を示す波形図である。図６のタイミングｔ１において、ＺＱコマンドＭＺＱＣＬの発行により、１ショットパルスが発生している。それを受けて、ＲＳ−ＦＦは、Ｌｏｗレベルにリセットされる。タイミングｔ２以降、センスイネーブル信号ＳＥＮＥＮは所定周期のパルスを発生する。タイミングｔ２において、ＲＳ−ＦＦは、センスイネーブル信号ＳＥＮＥＮの最初のパルスを受けてセットされ、出力信号ＱをＨｉｇｈレベルに遷移する。図６におけるτはＲＳ−ＦＦで生じる遅延である。また、センスイネーブル信号ＳＥＮＥＮは、比較回路（図４の１５１、１５２）に供給され、Ｈｉｇｈレベルの時に比較回路を活性化する。センスイネーブル信号ＳＥＮＥＮが最初に活性化されるタイミングｔ２〜ｔ３は、ＬＶ判定期間（図１４のＳ１０、Ｓ１１に相当）であり、具体的には、最初にＬＶ対応用ＭＯＳトランジスタのオン／オフ判定を行う期間である。

次に、センスイネーブル信号ＳＥＮＥＮの立ち下がりエッジとなるタイミングｔ３において、ＲＳ−ＦＦの出力Ｑがラッチされ、信号ＡはＨｉｇｈレベルに遷移する。図６のタイミングｔ３において、ＬＶ判定期間が終了すると、信号Ａを、ＬＶ判定期間が終了したことを示すＰｃｈＬＶ判定モードＥＮＤ（１９９）として、ＺＱ制御回路１８３に出力している。

信号Ｂは（ｔ２＋τ）〜ｔ３の期間でＬｏｗレベル、それ以外はＨｉｇｈレベルとなる。信号Ｃは信号Ｂの立ち下がりエッジのタイミング（即ち、タイミングｔ２＋τ）で、比較結果信号ＣＯＭＰ１をラッチした信号となる。つまり、信号Ｃは、ＬＶ判定期間において比較結果信号ＣＯＭＰ１をラッチしたものであり、以降、その値は保持される。

最後に、ＶＬｄｅｔＰＢは、信号ＡがＬｏｗレベルであるタイミングｔ３までは、比較結果信号ＣＯＭＰ１に拘わらずＨｉｇｈレベルとなる。また、タイミングｔ３以降においては、ＶＬｄｅｔＰＢは、比較結果信号ＣＯＭＰ１に等しい論理レベルを出力する。

図６には、ＬＶ判定期間において、比較判定結果ＣＯＭＰ１がＬｏｗレベルの場合と、Ｈｉｇｈレベルの場合とについて、夫々の比較結果信号ＣＯＭＰ１、信号Ｃ、低電圧モード信号ＶＬｄｅｔＰＢの波形を示している。低電圧モード信号ＶＬｄｅｔＰＢは、タイミングｔ３までは、どちらの場合もＨｉｇｈレベルであり、タイミングｔ３以降は、ＬＶ判定期間の比較判定結果ＣＯＭＰ１に応じて異なる値になっている。

次に、図７を参照しながら、プルアップ側の第１及び第３のインピーダンス調整回路１４１の構成について、説明する。図７において、第１及び第３のインピーダンス調整回路１４１は、第１のインピーダンス調整回路１８４とレベル固定回路（第３のインピーダンス調整回路）１８９とにより構成される。第１のインピーダンス調整回路１８４は、判定回路１８５、カウンタ回路１８６、ＬＶ判定時コード発生回路１８７、及びセレクタ１８８を含んで構成される。

判定回路１８５は、レプリカ回路１１０のレプリカインピーダンスが調整により外部抵抗Ｒのインピーダンスと交差したか否かを判定する回路である。具体的には、比較結果信号ＣＯＭＰ１の論理レベルが変化した場合に判定信号ＣＡＬＥＮＤＰを発生し、レプリカインピーダンスの調整が完了したことをＺＱ制御回路１８３に通知している。

次に、比較結果信号ＣＯＭＰ１とカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰの関係について述べる。まず、比較結果信号ＣＯＭＰ１がＬｏｗレベルになるのは、ＺＱ端子の電位がＶＤＤ／２よりも低い場合である。これは、レプリカ回路１１０のレプリカインピーダンスが外部抵抗Ｒより大きいことを意味している。従って、レプリカインピーダンスを下げるために、レプリカ回路１１０のＰＭＯＳトランジスタ１１１〜１１５のうちオンする数を増やすように調整しなければならない。即ち、インピーダンス制御信号ＤＲＺＱＰＢをカウントダウンさせる必要がある。従って、ＣＯＭＰ１がＬｏｗレベルの場合は、カウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰをＬｏｗレベルにし、カウンタ回路１８６は、Ｌｏｗレベルのカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰを受けてカウントダウンを行うようにすればよい。逆に、ＣＯＭＰ１がＨｉｇｈレベルの場合は、カウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰをＨｉｇｈレベルにし、カウンタ回路１８６は、Ｈｉｇｈレベルのカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰを受けてカウントアップを行うようにすればよい。

カウンタ回路１８６は、ＺＱクロックＺＱＣＬＫＰ２に同期して、カウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰの論理レベルに応じた方向に自身のカウント値を変化させる。カウンタ回路１８６のカウント値はセレクタ１８８の一方の入力端子に供給される。

次に、ＬＶ判定時コード発生回路１８７について説明する。ＬＶ判定時コード発生回路１８７は、ＬＶ判定期間において、レプリカ回路１１０のＰＭＯＳトランジスタ１１１〜１１５（第４のトランジスタ）を全てオンに設定する機能を有する。これは、原理説明で述べたように、図１４のステップＳ１０において、ＬＶ対応用ＭＯＳトランジスタ以外のトランジスタを全てオンするためである。具体的には、＃００（５ビット全てがＬｏｗレベルの信号）を発生し、セレクタ１８８の他方の入力端子に供給する。

そして、セレクタ１８８の選択信号として、ＰｃｈＬＶ判定モードＥＮＤ（１９９）が供給され、セレクタ１８８はＬＶ判定期間にはＬＶ判定時コード発生回路１８７からの信号を選択出力し、ＬＶ判定期間後にはカウンタ回路１８６からの信号を選択出力する。

また、図７のレベル固定回路１８９は、常に電位ＶＳＳのメイントランジスタ制御信号ＰＵＭＡＩＮＢを出力する。

次に、図８を参照しながら、ＰＤ側の第１及び第３のインピーダンス調整回路１４２について、説明する。ＰＤ側の第１及び第３のインピーダンス調整回路１４２は、図７に示したＰＵ側の第１及び第３のインピーダンス調整回路１４１と同じ構成を有しており、重複する説明は省略する。第１及び第３のインピーダンス調整回路１４２では、図７のＣＯＭＰ１、ＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２、ＰｃｈＬＶ判定モードＥＮＤ（１９９）に代えて、ＣＯＭＰ２、ＺＱＣＬＫＮ１、ＺＱＣＬＫＮ２、ＮｃｈＬＶ判定モードＥＮＤ（２９９）が供給される。また、第１及び第３のインピーダンス調整回路１４２では、図７のＤＲＺＱＰＢ、ＰＵＭＡＩＮＢに代えて、ＤＲＺＱＮ、ＰＤＭＡＩＮを出力している。

また、図８のＬＶ判定時コード発生回路２８７は、図１０（Ｂ）のレプリカ回路１３０のＮＭＯＳトランジスタ１３１〜１３５（第４のトランジスタ）をオンに設定する機能を有する。これは、ＬＶ対応用ＭＯＳトランジスタ以外のトランジスタを全てオンするためであり、ここでは、ＮＭＯＳトランジスタであるため、＃１Ｆ（５ビット全てがＨｉｇｈレベルの信号）を発生する。

また、図８のレベル固定回路２８９は、常に電位ＶＤＤのメイントランジスタ制御信号ＰＤＭＡＩＮを出力する。

次に、比較結果信号ＣＯＭＰ２とカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮの関係について述べる。ＣＯＭＰ２は、図４に示すように、ノードＡの電位を基準電圧生成回路１６０が発生した電位ＶＤＤ／２と比較したときの比較結果信号である。ＺＱキャリブレーションでは、キャリブレーション回路１００によりＰＵ部のインピーダンス調整を行い、その後にＰＤ部のインピーダンス調整を行う。具体的には、前半のインピーダンス調整は、ＰＵ部のレプリカバッファ１１０に対して行われ、外部抵抗Ｒとインピーダンスが等しくなるように合わせ込まれる。そして、後半のＰＤ部のインピーダンス調整時には、レプリカバッファ１２０に調整済みのレプリカバッファ１１０と同じ設定がなされた状態とし、ＰＤ部のレプリカバッファ１３０がレプリカバッファ１２０のインピーダンスと等しくなるように合わせ込まれる。

上記の後半のＰＤ部のインピーダンス調整において、比較結果信号ＣＯＭＰ２がＬｏｗレベルになるのは、ノードＡの電位がＶＤＤ／２よりも小さい場合である。これは、レプリカバッファ１３０のレプリカインピーダンスがレプリカバッファ１２０のレプリカインピーダンスより小さいことを意味している。従って、レプリカバッファ１３０のレプリカインピーダンスを高くするために、レプリカ回路１３０のＮＭＯＳトランジスタ１３１〜１３５のうちオンする数を減らすように調整しなければならない。即ち、インピーダンス制御信号ＤＲＺＱＮをカウントダウンさせる必要がある。従って、ＣＯＭＰ２がＬｏｗレベルの場合は、カウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮをＬｏｗレベルにし、カウンタ回路２８６は、Ｌｏｗレベルのカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮを受けてカウントダウンを行うようにすればよい。逆に、比較結果信号ＣＯＭＰ２がＨｉｇｈレベルの場合は、カウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮをＨｉｇｈレベルにし、カウンタ回路２８６は、Ｈｉｇｈレベルのカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮを受けてカウントアップを行うようにすればよい。即ち、比較結果信号ＣＯＭＰ２とカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＮの関係は、図７の比較結果信号ＣＯＭＰ１とカウントアップダウン信号ＣＮＴＵＰＤＯＷＮＰの関係と同じにすればよいことが分かる。

次に、図９を参照しながら、レプリカ前段回路１７１、１７２、１７３について説明する。図９（Ａ）、（Ｂ）、（Ｃ）は、それぞれレプリカ前段回路１７１、１７２、１７３の回路図である。まず、図９（Ａ）のレプリカ前段回路１７１について説明する。レプリカ前段回路１７１は、データ入出力部２００の前段回路（図１１の２３０；詳細は後述）のＰＵ部と実質的に同一の構成を有する。つまり、レプリカ前段回路１７１とレプリカバッファ１１０とを縦続接続した回路は、前段回路２３０のＰＵ部と出力バッファ２１０のＰＵ部を縦続接続した回路と同様の構成を有する。

図９（Ａ）に示すように、レプリカ前段回路１７１は、７つのＯＲ回路３０１〜３０７、及びインバータ回路３２１より構成される。ＯＲ回路３０１〜３０７の一方の入力端子には、ＺＱ制御回路１８３からのプルアップ調整アクティブ信号ＡＣＴＰがインバータ回路３２１により論理反転され共通に供給される。また、ＯＲ回路３０１〜３０７の他方の入力端子には、インピーダンス調整回路１６１からのインピーダンス制御信号ＤＲＺＱＰＢ（ＤＲＺＱＰＢ１〜５）、低電圧モード信号ＶＬｄｅｔＰＢ、及びメイントランジスタ制御信号ＰＵＭＡＩＮＢがそれぞれ供給される。ＯＲ回路３０１〜３０７の各出力は、レプリカ制御信号２３０ＰＲＢ（２３１ＰＲＢ〜２３５ＰＲＢ）、ＰＵＬＲＥＢ、ＰＵＲＥＢとして、レプリカバッファ１１０に出力される。

プルアップ調整アクティブ信号ＡＣＴＰは、ＰＵ部のレプリカインピーダンスを調整する時に、Ｈｉｇｈレベルに活性化される信号である。ＡＣＴＰがＨｉｇｈレベルのときは、ＯＲ回路３０１〜３０７の出力は、夫々ＤＲＺＱＰＢ（ＤＲＺＱＰＢ１〜５）、ＶＬｄｅｔＰＢ、ＰＵＭＡＩＮＢと等しくなる。一方、ＡＣＴＰがＬｏｗレベルのときは、各ＯＲ回路３０１〜３０７の出力はＨｉｇｈレベルに非活性化される。

図９（Ｂ）のレプリカ前段回路１７２の構成は、図９（Ａ）のレプリカ前段回路１７１と同じであり、プルアップ調整アクティブ信号ＡＣＴＰに代えて、プルダウン調整アクティブ信号ＡＣＴＮを供給する点が相違しているだけである。レプリカ前段回路１７１と接続されるレプリカ回路１２０はＰＤ側の調整時に使用されるものであるため、レプリカ前段回路１７２には、プルダウン調整アクティブ信号ＡＣＴＮを供給している。

次に、図９（Ｃ）のレプリカ前段回路１７３について説明する。レプリカ前段回路１７３は、データ入出力部２００の前段回路（図１１の２３０；詳細は後述）のＰＤ部と実質的に同一の構成を有する。つまり、レプリカ前段回路１７３とレプリカ回路１３０とを縦続接続した回路は、前段回路２３０のＰＤ部と出力バッファ２１０のＰＤ部とを縦続接続した回路と同様の構成を有する。

図９（Ｃ）に示すように、レプリカ前段回路１７３は、７つのＡＮＤ回路３１１〜３１７により構成される。ＡＮＤ回路３１１〜３１７の一方の入力端子には、ＺＱ制御回路１８３からのプルダウン調整アクティブ信号ＡＣＴＮが共通に供給される。また、ＡＮＤ回路３１１〜３１７の他方の入力端子には、インピーダンス調整回路１６２からのインピーダンス制御信号ＤＲＺＱＮ（ＤＲＺＱＮ１〜５）、低電圧モード信号ＶＬｄｅｔＮ、及びメイントランジスタ制御信号ＰＤＭＡＩＮがそれぞれ供給される。ＡＮＤ回路３１１〜３１７の出力は、レプリカ制御信号２３０ＮＲ（２３１ＮＲ〜２３５ＮＲ）、ＰＤＬＲＥ、ＰＤＲＥとして、レプリカバッファ１３０に出力される。

次に、図１０を参照しながら、レプリカバッファ１１０、１２０、１３０の構成について説明する。図１０（Ａ）は、ＰＵ側のレプリカバッファ１１０の構成を示す回路図である。レプリカバッファ１１０は、出力バッファ２１０のＰＵ部を模倣したレプリカ回路である。図１０（Ａ）に示すように、レプリカバッファ１１０は、並列接続された７つのＰＭＯＳトランジスタ１１１〜１１７と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成される。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続される。

原理説明のところで前述したように、７つのＰＭＯＳトランジスタのうち、１１１〜１１５は個別にオン／オフ調整することによりインピーダンス調整するトランジスタであり、１１６はＬＶ対応用ＭＯＳトランジスタであり、１１７はプルアップ時にオン状態とするメイントランジスタである。ＰＭＯＳトランジスタ１１１〜１１７のゲートには、レプリカ前段回路１７１からレプリカ制御信号２３０ＰＲＢ（２３１ＰＲＢ〜２３５ＰＲＢ）、ＰＵＬＲＥＢ、ＰＵＲＥＢが夫々供給される。

ＰＭＯＳトランジスタ１１１〜１１７からなる並列回路は、ＰＵ側の選択時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくと共に、動作時における環境温度や電源電圧によって変動することから、必ずしも所定のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を原理説明で述べた方法（図１４を参照）を用いて調整する。また、抵抗１１９の抵抗値は、例えば１２０Ωに設計されている。これにより、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは、２４０Ωとなる。

レプリカバッファ１２０についても、抵抗１１９の他端がノードＡに接続されている他は、図１０（Ａ）に示すレプリカバッファ１１０と同一の回路構成を有している。また、レプリカバッファ１２０の７つのＰＭＯＳトランジスタ１１１〜１１７に対して、レプリカバッファ１１０と同じレプリカ制御信号が供給される。従って、レプリカバッファ１１０のインピーダンスが２４０Ωとなった場合、ノードＡからみたレプリカバッファ１２０のインピーダンスも同様に２４０Ωとなる。

図１０（Ｂ）は、ＰＤ側のレプリカバッファ１３０の回路図である。図１０（Ｂ）に示すように、レプリカバッファ１３０は並列接続された７つのＮＭＯＳトランジスタ１３１〜１３７と、一端がこれらトランジスタのドレインに接続された抵抗１３９とにより構成される。抵抗１３９の他端は、ノードＡに接続される。

尚、レプリカバッファ１１０において、７つのＰＭＯＳトランジスタ１１１〜１１７のＷ／Ｌ比を以下のように設定することが好ましい。即ち、ＰＭＯＳトランジスタ１１１のＷ／Ｌ比に対して、ＰＭＯＳトランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ２倍、４倍、８倍、１６倍にする。このようにすることで、カウンタ回路のカウントアップダウンのステップ幅を均等になるようにすることができる。また、原理説明のところで述べたように、ＬＶ対応用ＭＯＳトランジスタはインピーダンス調整の範囲を大まかに選別するためのものであるから、ＬＶ対応用ＭＯＳトランジスタのＷ／Ｌ比は、ＰＭＯＳトランジスタ１１１〜１１５のいずれよりも大きくする（即ち、オン抵抗を小さくする）ことが望ましく、例えば、ＰＭＯＳトランジスタ１１１のＷ／Ｌ比の３２倍に設定する。また、メイントランジスタ１１７のＷ／Ｌ比は、ＬＶ対応用ＭＯＳトランジスタ１１６よりもさらに大きく設定し、１２０Ωにある程度近づけておくことが好ましい。これにより、ＰＭＯＳトランジスタ１１１〜１１６によるインピーダンス調整の１ステップを小さくすることができ、キャリブレーション精度を向上させることができる。

尚、ＰＤ用のレプリカバッファ１３０における７つのＮＭＯＳトランジスタ１３１〜１３７のＷ／Ｌ比についても、同じ理由によりＰＭＯＳトランジスタ１１１〜１１７と同様に設定することが望ましい。

ＮＭＯＳトランジスタ１３１〜１３７のゲートには、レプリカ前段回路１７３からレプリカ制御信号２３０ＮＲ（２３１ＮＲ〜２３５ＮＲ）、ＰＤＬＲＥ、ＰＤＲＥが夫々供給される。

ＮＭＯＳトランジスタ１３１〜１３７からなる並列回路についても、ＰＤ側の選択時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。実際にインピーダンスを１２０Ωとするためには、ＰＵ側のインピーダンス調整と同様に、オンさせるべきトランジスタの数を調整する。また、抵抗１３９の抵抗値は、例えば１２０Ωに設計されている。これにより、キャリブレーション端子ＺＱからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１２０と同様、２４０Ωとなる。

次に、図１１を参照しながら、前段回路２３０の構成について説明する。前段回路２３０は出力バッファ２１０に各種の出力制御信号を供給する機能を有する。また、既に説明済みのレプリカ前段回路１７１〜１７３（図９）は、この前段回路２３０を模倣したレプリカ回路である。図１１において、前段回路２３０のＰＵ部はレプリカ前段回路１７１と同様の構成を有する。また、前段回路２３０のＰＤ部はレプリカ前段回路１７３と同様の構成を有する。そのため、図１１の詳細な説明は省略する。前段回路２３０のＰＵ部が出力する出力制御信号は、動作信号２３０ＰＢ（２３１ＰＢ〜２３５ＰＢ）、低電圧プルアップ出力イネーブル信号ＰＵＬＯＥＢ、プルアップ出力イネーブル信号ＰＵＯＥＢからなり、これらは、出力バッファ２１０のＰＵ部に供給される。また、前段回路２３０のＰＤ部が出力する出力制御信号は、動作信号２３０Ｎ（２３１Ｎ〜２３５Ｎ）、低電圧プルダウン出力イネーブル信号ＰＤＬＯＥ、プルダウン出力イネーブルＰＤＯＥは、出力バッファ２１０のＰＤ部に供給される。

次に、図１２を参照しながら、出力バッファ２１０の構成について説明する。図１２に示すように、出力バッファ２１０は、ＰＵ部とＰＤ部とから構成される。ＰＵ部は図１の出力回路３１０と同じ構成である。図１２のＰＵ部は、並列接続された７つのＰＭＯＳトランジスタ２１１Ｐ〜２１７Ｐを備える。また、ＰＤ部は、並列接続された７つのＮＭＯＳトランジスタ２１１Ｎ〜２１７Ｎを備える。これらＰＭＯＳトランジスタ２１１Ｐ〜２１７ＰとＮＭＯＳトランジスタ２１１Ｎ〜２１７Ｎとの間には、抵抗２１８、２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続される。

ＰＵ部において、７つのＰＭＯＳトランジスタのうち２１１Ｐ〜２１５Ｐは個別にオン／オフ調整されるトランジスタであり、２１６ＰはＬＶ対応用ＭＯＳトランジスタであり、２１７Ｐはプルアップ時にオン状態とするメイントランジスタである。２１１Ｐ〜２１７Ｐは、夫々、レプリカバッファ１１０の１１１〜１１７に対応している。また、ＰＤ部において、７つのＮＭＯＳトランジスタのうち２１１Ｎ〜２１５Ｎは個別にオン／オフ調整されるトランジスタであり、２１６ＮはＬＶ対応用ＭＯＳトランジスタであり、２１７Ｎはプルダウン時にオン状態とするメイントランジスタである。２１１Ｎ〜２１７Ｎは、夫々、レプリカバッファ１３０の１３１〜１３７に対応している。

出力バッファ２１０のＰＵ部は、レプリカバッファ１１０を用いたＺＱキャリブレーションの結果を受けて、レプリカバッファ１１０のＰＭＯＳトランジスタ１１１〜１１７のオン／オフ設定と同じ設定が、ＰＭＯＳトランジスタ２１１Ｐ〜２１７Ｐになされる。これにより、レプリカバッファ１１０のレプリカインピーダンスが外部抵抗Ｒ（例えば、２４０Ω）に合わせ込まれると、入出力端子ＤＱから出力バッファ２１０のＰＵ部をみたときのインピーダンスが２４０Ωに調整されることになる。

出力バッファ２１０のＰＤ部は、レプリカバッファ１３０を用いたＺＱキャリブレーションの結果を受けて、レプリカバッファ１３０のＮＭＯＳトランジスタ１３１〜１３７のオン／オフ設定と同じ設定が、ＮＭＯＳトランジスタ２１１Ｎ〜２１７Ｎになされる。これにより、レプリカバッファ１３０のレプリカインピーダンスが、調整済みのレプリカバッファ１２０のレプリカインピーダンスに合わせ込まれると、入出力端子ＤＱから出力バッファ２１０のＰＤ部をみたときのインピーダンスも２４０Ωに調整されることになる。

（第１の実施形態の動作）
次に、図１３を参照しながら、第１の実施形態に係る半導体装置１０のキャリブレーション動作の例について説明する。図１３は、各部の波形を示す波形図である。図１３では、ＰＵ部のＺＱキャリブレーション（同図のＰＵ−ＣＡＬ）を行った後、ＰＤ部のＺＱキャリブレーション（同図のＰＤ−ＣＡＬ）を行っている。尚、図１３のｉＣＭＤ、ＳＥＮＥＮ、ＰｃｈＬＶ判定モードＥＮＤについては、図６の波形図と同様であるため、重複する説明は省略する。

タイミングｔ２において、プルアップ調整アクティブ信号ＡＣＴＰは内部コマンドｉＣＭＤの発行を受けてＨｉｇｈレベルに活性化される。続いて、タイミングｔ３以降、センスイネーブル信号ＳＥＮＥＮは周期的なパルスを出力する。図６で示したように、ＳＥＮＥＮ信号がＨｉｇｈレベルになる最初のパルス（タイミングｔ３〜ｔ４）は、ＰＵ部キャリブレーション（ＰＵ−ＣＡＬ）のＬＶ判定期間である。ＬＶ判定期間では、レプリカバッファ１１０のＰＭＯＳトランジスタ１１１〜１１５をオンにするため、ＤＲＺＱＰＢの５ビットは＃００となっている。図１３では、このＬＶ判定期間において、比較結果信号ＣＯＭＰ１が、Ｌｏｗレベルとなる場合を示している。これは、図１４のＳ１１において、Ｚｍｉｎ０＞外部抵抗Ｒとなる場合である。ＬＶ判定期間のＣＯＭＰ１のＬｏｗレベルを受けて、タイミングｔ４以降ではＶＬｄｅｔＰＢはＬｏｗレベルに設定される。

また、タイミングｔ４から、レプリカバッファ１１０のＰＭＯＳトランジスタ１１１〜１１５のオン／オフ調整が開始される。インピーダンス制御信号ＤＲＺＱＰＢの初期値は＃１Ｆに設定している。即ち、ＬＶ対応用ＭＯＳトランジスタをオンにしたときに得られる最大のインピーダンスに設定している。

タイミングｔ４〜ｔ５は、比較結果信号ＣＯＭＰ１がＬｏｗレベルであり、これを受けてカウンタ回路１８６はカウントダウン動作を行ってレプリカバッファ１１０のレプリカインピーダンスが低くなる方向に調整している。ＺＱ端子の電位は、レプリカインピーダンスの減少に伴い徐々に上昇している。そして、タイミングｔ５において比較結果信号ＣＯＭＰ１がＬｏｗレベルからＨｉｇｈレベルに遷移したところで、カウンタ回路１８６はその動作をカウントアップ動作に切り替える。すると、タイミングｔ６で比較結果信号ＣＯＭＰ１がＬｏｗに戻る。これを受けて、タイミングｔ７で、判定回路１８５はインピーダンス調整が完了したと判定し、プルアップ判定信号ＣＡＬＥＮＤＰをＨｉｇｈレベルに活性化してＺＱ制御回路１８３に出力する。ＺＱ制御回路１８３は、プルアップ判定信号ＣＡＬＥＮＤＰを受けてプルアップ調整アクティブ信号ＡＣＴＰを非活性化する。レプリカ前段回路１７１は、プルアップ調整アクティブ信号ＡＣＴＰの非活性化によりレプリカ制御信号を非活性化する。これによりレプリカバッファ１１０の並列接続部が非導通状態となり、ＺＱ端子の電位がＶＳＳに向けて低下する。

タイミングｔ８以降は、ＰＤ部のＺＱキャリブレーションの期間である。タイミングｔ８において、ＺＱ制御部１８３は、ＰＤ部のＺＱキャリブレーションの開始を指示するＮＣＡＬＳＴＡＲＴをＨｉｇｈレベルに活性化してＮｃｈモード選択回路１８２に出力する。これによりＮｃｈモード選択回路１８２が活性化され、それ以降で最初のセンスイネーブル信号ＳＥＳＥＮのパルスがＨｉｇｈレベルとなる期間（タイミングｔ８〜ｔ９）がＬＶ判定期間となる。このＬＶ判定期間において、レプリカバッファ１３０のＮＭＯＳトランジスタ１３１〜１３５をオンするため、ＤＲＺＱＮの５ビットは＃１Ｆに設定される。図１３では、このＬＶ判定期間において、比較判定結果ＣＯＭＰ２がＨｉｇｈレベルとなる場合を示している。これは、Ｚｍｉｎ０＞レプリカバッファ１２０のレプリカインピーダンス（外部抵抗Ｒに調整済み）の場合である。ＬＶ判定期間のＣＯＭＰ２のＨｉｇｈレベルを受けて、タイミングｔ９以降において低電圧モード信号ＶＬｄｅｔＮはＨｉｇｈレベルに設定される。

タイミングｔ９から、レプリカバッファ１３０のＮＭＯＳトランジスタ１３１〜１３５のオン／オフ調整が開始される。インピーダンス制御信号ＤＲＺＱＮの初期値は＃００に設定している。即ち、ＬＶ対応用ＭＯＳトランジスタをオンにしたときに得られる最大のインピーダンスに設定している。

タイミングｔ９〜ｔ１０は、比較結果信号ＣＯＭＰ２がＨｉｇｈレベルであり、これを受けてカウンタ回路２８６はカウントアップ動作を行ってレプリカバッファ１３０のレプリカインピーダンスが低くなる方向に調整している。ノードＡの電位はレプリカインピーダンスの減少に伴い徐々に減少している。そして、タイミングｔ１０において比較結果信号ＣＯＭＰ２がＨｉｇｈレベルからＬｏｗレベルに遷移したところで、カウンタ回路２８６はその動作をカウントダウン動作に切り替える。すると、タイミングｔ１１で比較結果信号ＣＯＭＰ２がＨｉｇｈに戻る。これを受けて、タイミングｔ１１で、判定回路２８５はインピーダンス調整が完了したと判定し、プルダウン判定信号ＣＡＬＥＮＤＮをＨｉｇｈレベルに活性化してＺＱ制御回路１８３に出力する。ＺＱ制御回路１８３は、プルダウン判定信号ＣＡＬＥＮＤＮを受けて、タイミングｔ１２でプルダウン調整アクティブ信号ＡＣＴＮを非活性化する。レプリカ前段回路１７３は、プルダウン調整アクティブ信号ＡＣＴＮの非活性化によりレプリカ制御信号を非活性化する。これによりレプリカバッファ１３０、１２０が共に非導通状態となりノードＡがフローティング状態となる。

以上によりＺＱキャリブレーションが完了する。ＺＱキャリブレーションの調整結果である、インピーダンス制御信号ＤＲＺＱＰＢ（＃０３）、ＶＬｄｅｔＰＢ（Ｌｏｗレベル）、インピーダンス制御信号ＤＲＺＱＮ（＃１Ｃ）、ＶＬｄｅｔＮ（Ｈｉｇｈレベル）は、夫々前段回路２３０に供給され、出力バッファ２１０に、ＺＱキャリブレーションの調整結果が反映される。

以上説明したように、第１の実施形態に係る半導体装置１０によれば、低い電源電圧での使用時に、インピーダンス調整の下限側のマージン低下を回避するために出力バッファ２１０における複数のトランジスタの並列接続部分にＬＶ対応用ＭＯＳトランジスタ（２１６Ｐ、２１６Ｎ）を追加している。ここで、ＬＶ対応用ＭＯＳトランジスタ（２１６Ｐ、２１６Ｎ）が、データ信号Ｄａｔａと第２のインピーダンス調整信号（低電圧モード信号ＶＬｄｅｔＰＢ、ＶＬｄｅｔＮ）に応じて発生される第２の出力制御信号（低電圧プルアップイネーブル信号ＰＵＬＯＥＢ、低電圧プルダウンイネーブル信号ＰＤＬＯＥ）を制御端子（ゲート）で受け取るようにしている。これにより、ＬＶ対応用ＭＯＳトランジスタ（２１６Ｐ、２１６Ｎ）のオン／オフ制御を上記の出力制御信号（ＰＵＬＯＥＢ、ＰＤＬＯＥ）に基づいて行うことができるため、ＬＶ対応用ＭＯＳトランジスタ（２１６Ｐ、２１６Ｎ）を追加したことによるインピーダンス調整の調整期間の大幅な増加を回避することができる。即ち、第１の実施形態に係る半導体装置１０によれば、低い電源電圧での使用時において、インピーダンス調整の精度低下や調整期間の大幅な増加なしに、インピーダンス調整の下限側のマージン低下を抑制することに貢献しうる半導体装置を提供することができる。

また、第１の実施形態に係る半導体装置１０によれば、ＬＶ対応用ＭＯＳトランジスタをオフにし、その他の並列接続のトランジスタをオンとした場合の最小インピーダンスＺｍｉｎ０を所望の値を比較し、Ｚｍｉｎ０が所望の値よりも大きい場合にＬＶ対応用ＭＯＳトランジスタをオンにした状態でその他の並列接続のトランジスタのオン／オフ調整を行い、Ｚｍｉｎ０が所望の値よりも小さい場合にＬＶ対応用ＭＯＳトランジスタをオフにした状態でその他の並列接続のトランジスタのオン／オフ調整を行うようにしている。そのため、ＬＶ対応用ＭＯＳトランジスタの追加に伴う比較回路による比較回数の増加を１回だけにすることができ、調整期間の大幅な増加を回避することが可能になる。

また、第１の実施形態に係る出力回路のインピーダンス調整方法によれば、ＬＶ対応用ＭＯＳトランジスタの追加に伴う比較回数の増加を、１回（図１４のステップＳ１１）だけにすることができる。これにより、低い電源電圧での使用時に、インピーダンス調整の下限側のマージン低下を回避するためにＬＶ対応用ＭＯＳトランジスタを追加した場合に、調整期間の大幅な増加がないようにすることができる。即ち、第１の実施形態に係る出力回路のインピーダンス調整方法によれば、低い電源電圧での使用時において、インピーダンス調整の精度低下や調整期間の大幅な増加なしに、インピーダンス調整の下限側のマージン低下を抑制することに貢献しうる出力回路のインピーダンス調整方法を提供することが可能になる。

［第２の実施形態］
次に、図１６を参照しながら、第２の実施形態に係る半導体装置１０１について説明する。図１６は、第２の実施形態に係る半導体装置１０１の構成を示すブロック図である。

図１６の第２の実施形態では、第１の実施形態（図３）の出力バッファ２１０、前段回路２３０、出力制御回路２４０に代えて、出力バッファ２１９、前段回路２３１〜２３３、出力制御回路２４９を用いている。出力バッファ２１９は、複数の単位バッファ２１１〜２１７を含み、各々の単位バッファは、第１の実施形態の出力バッファ２１０（図１２）と実質的に同一の構成を有する。

前段回路２３１、２３２、２３３は、夫々、単位バッファ２１１〜２１４、単位バッファ２１５、２１６、及び単位バッファ２１７を制御する。前段回路２３１、２３２、２３３は、第１の実施形態の選択信号２４０Ｐ、２４０Ｎに代えて、夫々、選択信号２４１Ｐ、２４１Ｎ、選択信号２４２Ｐ、２４２Ｎ、選択信号２４３Ｐ、２４３Ｎを受け取る。前段回路２３１〜２３３は、夫々第１の実施形態の前段回路２３０と実質的に同一の構成を有する。

尚、図１６では、低電圧プルアップイネーブル信号ＰＵＬＯＥと低電圧プルダウンイネーブル信号ＰＤＬＯＥを併せてＰＬＯＥと表記している。また、プルアップイネーブル信号ＰＵＯＥとプルダウンイネーブル信号ＰＤＯＥを併せてＰＯＥとしている（ＰＬＯＥ２、ＰＯＥ２、ＰＬＯＥ３、ＰＯＥ３も同様）。

出力制御回路２４９は、制御回路部（図２の２０）に含まれるモードレジスタから出力されるドライバストレングス信号ＤＳに応じて、使用する単位バッファの個数を選択する。具体的には、ドライバストレングス信号ＤＳに応じて、（２４１Ｐ、２４１Ｎ）、（２４２Ｐ、２４２Ｎ）、（２４３Ｐ、２４３Ｎ）の夫々の組を活性化させるか否かを選択し、データ信号Ｄａｔａに応じて選択された組の論理レベルを設定する。

特許文献３は、使用する単位バッファを組み合わせることで、データピンＤＱを様々なモードで駆動させる動作を開示している（特許文献３の図１を参照）。例えば、各々が２４０Ωに調整された６つの単位バッファを活性化することにより、データピンＤＱを４０Ωで駆動する動作モードを開示している。また、１２０ΩのＯＤＴ（On Die Termination）動作モードや、２４０ΩのＯＤＴ動作モードについても開示している。

同様に、図１６に示す半導体装置１０１においても、様々な動作モードを行うように構成することができる。各単位バッファは、キャリブレーション回路１００による一度のＺＱキャリブレーションにより、そのインピーダンス調整結果を設定することで２４０Ωにすることができる。ここで、（２４３Ｐ、２４３Ｎ）の組だけを活性化した場合には、１つの単位バッファ２１７が活性化し入出力端子ＤＱを２４０Ωで駆動させることができる。また、（２４２Ｐ、２４２Ｎ）の組だけを活性化した場合には、２つの単位バッファ２１５、２１６が活性化し入出力端子ＤＱを１２０Ωで駆動させることができる。また、（２４１Ｐ、２４１Ｎ）の組だけを活性化した場合には、４つの単位バッファ２１１〜２１４が活性化し入出力端子ＤＱを６０Ωで駆動させることができる。また、（２４１Ｐ、２４１Ｎ）及び（２４２Ｐ、２４２Ｎ）の組を活性化した場合には、６つの単位バッファ２１１〜２１６が活性化し入出力端子ＤＱを４０Ωで駆動させることができる。

以上説明したように、第２の実施形態によれば、第１の実施形態で得られた効果に加えて、キャリブレーション回路１００による一度のキャリブレーション結果を複数の単位バッファに同時に設定することができる。これにより、複数の単位バッファを備え、それらの組み合わせにより複数のインピーダンスで駆動される出力バッファに対しても、キャリブレーション動作に必要な時間を抑制することが可能になる。

尚、各実施形態において、出力バッファ及びレプリカバッファの複数トランジスタの並列接続を構成する第１のトランジスタ、第２のトランジスタ（ＬＶ対応用ＭＯＳトランジスタ）、第３のトランジスタ（メイントランジスタ）の数が、それぞれ、５個、１個、１個の場合について例示したが、本発明はそれに限定されず、第１乃至第３のトランジスタの数を夫々、任意数とした場合に適用することができる。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１、１０、１０１：半導体装置
２０：制御回路部
３０：メモリセルアレイ
１００：キャリブレーション回路
１１０、１２０、１３０：レプリカバッファ（レプリカ回路）
１１１〜１１７、２１１Ｐ〜２１７Ｐ：ＰＭＯＳトランジスタ
１１９、１３９、２１８、２１９：抵抗
１３１〜１３７、２１１Ｎ〜２１７Ｎ：ＮＭＯＳトランジスタ
１４１、１４２：第１及び第３のインピーダンス調整回路
１５１、１５２：比較回路
１６０：基準電圧生成回路
１６１、１６２：インピーダンス調整回路
１７１、１７２、１７３：レプリカ前段回路
１８１：Ｐｃｈ＿ＬＶモード選択回路（第２のインピーダンス調整回路）
１８２：Ｎｃｈ＿ＬＶモード選択回路（第２のインピーダンス調整回路）
１８３：ＺＱ制御回路
１８４、２８４：第１のインピーダンス調整回路
１８５、２８５：判定回路
１８６、２８６：カウンタ回路
１８７、２８７：ＬＶ判定時コード発生回路
１８８、２８８：セレクタ
１８９、２８９：レベル固定回路（第３のインピーダンス調整回路）
１９１〜１９４、２９１〜２９３：ＮＡＮＤ回路
１９５、１９６、２９５、２９６：Ｄ−ＦＦ（Ｄ型フリップフロップ回路）
１９９：ＰｃｈＬＶ判定モードＥＮＤ（判定モード終了信号）
２００：データ入出力部
２１０、２１９、３１０：出力バッファ（出力回路）
２２０：入力バッファ
２３０、２３１、２３２、２３３：前段回路
２１１〜２１７：単位バッファ
２４０、２４９：出力制御回路
２９４：ＡＮＤ回路
２９９：ＮｃｈＬＶ判定モードＥＮＤ（判定モード終了信号）
３０１〜３０７、４０１〜４０７：ＯＲ回路
３１１〜３１７、４１１〜４１７：ＡＮＤ回路
３２１、４２１：インバータ回路
ＤＱ、ＤＱ０〜ｎ：入出力端子（出力端子）
ＺＱ：キャリブレーション端子
ＷＬ：ワード線
ＢＬ：ビット線
Ｒ：外部抵抗
ＣＫ：外部クロック
ＡＤＤ：アドレス信号
ＣＭＤ：コマンド
Ｄａｔａ：データ信号
ＤＳ：ドライバストレングス信号
ｉＣＬＫ：内部クロック
ｉＣＭＤ：内部コマンド
ＤＲＺＱＰＢ、ＤＲＺＱＮ：インピーダンス制御信号（第１のインピーダンス調整信号）
ＶＬｄｅｔＰＢ、ＶＬｄｅｔＮ：低電圧モード信号（第２のインピーダンス調整信号）
ＰＵＭＡＩＮＢ、ＰＤＭＡＩＮ：メイントランジスタ制御信号（第３のインピーダンス調整信号）
２４０Ｐ、２４０Ｎ、２４１Ｐ〜２４３Ｐ、２４１Ｎ〜２４３Ｎ：選択信号
２３０ＰＢ（２３１ＰＢ〜２３５ＰＢ）、２３０Ｎ（２３１Ｎ〜２３５Ｎ）、２３１Ｐ、２３２Ｐ、２３３Ｐ：動作信号（第１の出力制御信号）
ＰＵＬＯＥ、ＰＤＬＯＥ：低電圧プルアップ出力イネーブル信号（第２の出力制御信号）
ＰＵＯＥ、ＰＤＯＥ：プルアップ出力イネーブル信号（第３の出力制御信号）
２３０ＰＲＢ（２３１ＰＲＢ〜２３５ＰＲＢ）、ＰＵＬＲＥＢ、ＰＵＲＥＢ、２３０ＮＲ（２３１ＮＲ〜２３５ＮＲ）、ＰＤＬＲＥ、ＰＤＲＥ：レプリカ制御信号
ＺＱＣＴＬＰ、ＺＱＣＴＬＮ：ＺＱコントロール信号
ＣＡＬＥＮＤＰ：プルアップ判定信号
ＣＡＬＥＮＤＮ：プルダウン判定信号
ＳＥＮＥＮ：センスイネーブル信号
ＮＣＡＬＳＴＡＲＴ：プルダウン調整開始信号
ＡＣＴＰ：プルアップ調整アクティブ信号
ＡＣＴＮ：プルダウン調整アクティブ信号
ＣＯＭＰ１、ＣＯＭＰ２：比較結果信号
ＲＥＳＥＴ：リセット信号
ＣＡＬＥＮＤＰ：プルアップ判定信号
ＣＡＬＥＮＤＮ：プルダウン判定信号
ＣＮＴＵＰＤＯＷＮＰ、ＣＮＴＵＰＤＯＷＮＮ：カウントアップダウン信号
ＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２、ＺＱＣＬＫＮ１、ＺＱＣＬＫＮ２：ＺＱクロック

Claims (10)

1. 複数の第１のインピーダンス調整信号、第２のインピーダンス調整信号、及び第３のインピーダンス調整信号を発生するインピーダンス調整回路であって、自身のカウント値を前記複数の第１のインピーダンス調整信号として出力するカウンタ回路と、前記カウンタ回路の前記カウント値に関係なく前記第２のインピーダンス調整信号を活性化状態又は非活性化状態に設定するモード選択回路と、前記第３のインピーダンス調整信号を活性化状態に固定するレベル固定回路とを含むインピーダンス調整回路と、
   データ信号と前記複数の第１のインピンーダンス調整信号とに応答して複数の第１の出力制御信号を発生し、前記データ信号と前記第２のインピーダンス調整信号とに応答して第２の出力制御信号を発生し、かつ、前記データ信号と前記第３のインピーダンス調整信号に応答して第３の出力制御信号を発生する前段回路と、
   第１の電源線と、
   出力端子と、
   前記出力端子と前記第１の電源線との間に並列に接続された、複数の第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを含み、当該複数の第１のトランジスタは、自身の制御端子で前記複数の第１の出力制御信号をそれぞれ受け取るように構成され、当該第２のトランジスタは、自身の制御端子で前記第２の出力制御信号を受け取るように構成され、当該第３のトランジスタは、自身の制御端子で前記第３の出力制御信号を受け取るように構成される、出力回路と、
   を有することを特徴とする半導体装置。
2. 前記出力回路の前記複数の第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタにそれぞれ対応する複数の第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタの並列接続を含むレプリカ回路をさらに備え、
   前記カウンタ回路、前記モード選択回路、及び前記レベル固定回路は、それぞれ前記複数の第１のインピーダンス調整信号、前記第２のインピーダンス調整信号、及び前記第３のインピーダンス調整信号に基づいて前記複数の第４のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタを制御することにより、前記レプリカ回路のレプリカインピーダンスを調整することを特徴とする請求項１に記載の半導体装置。
3. 前記インピーダンス調整回路は、所定の判定期間に、前記複数の第１のインピーダンス調整信号、及び前記第３のインピーダンス調整信号をそれぞれ活性化状態に、前記第２のインピーダンス調整信号を非活性化状態に制御した状態で、前記リプリカインピーダンスを所望の値と比較し、
   前記インピーダンス調整回路の前記モード選択回路は、前記所定の判定期間後に、前記比較結果に基づいて前記第２のインピーダンス調整信号を設定することを特徴とする請求項２に記載の半導体装置。
4. 前記インピーダンス調整回路の前記モード選択回路は、
   前記所望の値よりも前記レプリカインピーダンスが大きいことを前記比較結果が示す場合に、前記所定の判定期間後に、前記第２のインピーダンス調整信号を活性化状態に設定し、
   前記所望の値よりも前記レプリカインピーダンスが小さいことを前記比較結果が示す場合に、前記所定の判定期間後に、前記第２のインピーダンス調整信号を非活性化状態に設定することを特徴とする請求項３に記載の半導体装置。
5. 前記モード選択回路は、前記所定の判定期間が終了したことを示す判定モード終了信号を発生し、
   前記インピーダンス調整回路は、前記判定モード終了信号を受けて前記カウンタ回路が出力する前記第１のインピーダンス調整信号による前記レプリカインピーダンスの調整を開始することを特徴とする請求項３または４に記載の半導体装置。
6. 前記所望の値に対応するインピーダンスを有する外部抵抗と、
   前記レプリカ回路の一端と前記外部抵抗の一端とが接続された第１の端子と、
   ２つの入力ノードを含む比較回路であって、当該比較回路の前記入力ノードの一方は前記第１の端子に接続され、当該比較回路の他方の前記入力ノードには基準電圧が供給された比較回路と、
   を備え、
   前記比較回路が前記比較結果を出力する、ことを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
7. 前記所望の値に対応するインピーダンスに調整された第２のレプリカ回路と、
   前記レプリカ回路の一端と前記第２のレプリカ回路の一端とが接続された第１のノードと、
   ２つの入力ノードを含む比較回路であって、当該比較回路の前記入力ノードの一方は前記第１のノードに接続され、当該比較回路の他方の前記入力ノードには基準電圧が供給された比較回路と、
   を備え、
   前記比較回路が前記比較結果を出力する、ことを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
8. 前記第２のトランジスタのオン抵抗は、各々の前記第１のトランジスタのオン抵抗よりも小さい、ことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
9. 前記第５のトランジスタのオン抵抗は、各々の前記第４のトランジスタのオン抵抗よりも小さい、ことを特徴とする請求項２乃至８のいずれか一に記載の半導体装置。
10. 並列に接続された複数のトランジスタを含む出力回路のインピーダンスを調整する出力回路のインピーダンス調整方法であって、
    前記出力回路の前記複数のトランジスタの並列接続と同一の構成を有するレプリカ回路において、所定の判定期間に、当該レプリカ回路の複数のトランジスタのいずれか１つのトランジスタを初期調整トランジスタとしてオフに制御し、前記初期調整トランジスタ以外のトランジスタをオンに制御した状態で、前記レプリカ回路のレプリカインピーダンスを所望の値と比較するステップと、
    前記レプリカインピーダンスが前記所望の値よりも大きいことを前記比較結果が示す場合に、前記所定の判定期間後に前記初期調整トランジスタをオンに設定して、前記初期調整トランジスタ以外のトランジスタに対して前記レプリカインピーダンスを調整するステップと、
    前記レプリカインピーダンスが前記所望の値よりも小さいことを前記比較結果が示す場合に、前記所定の判定期間後に前記初期調整トランジスタをオフに設定して、前記初期調整トランジスタ以外のトランジスタに対して前記レプリカインピーダンスを調整するステップと、
    前記レプリカインピーダンスの調整結果に対応して前記出力回路の前記複数のトランジスタのオン／オフを設定するステップと、
    を含む出力回路のインピーダンス調整方法。

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