KR20180038104A - 캘리브레이션 회로를 사용하는 출력 회로 및 이를 포함하는 반도체 장치 및 시스템 - Google Patents

캘리브레이션 회로를 사용하는 출력 회로 및 이를 포함하는 반도체 장치 및 시스템 Download PDF

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Abstract

반도체 장치는 캘리브레이션 회로 및 출력 회로를 포함할 수 있다. 상기 캘리브레이션 회로는 캘리브레이션 동작을 수행하여 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드를 반전 또는 비반전시켜 보정 캘리브레이션 코드를 생성할 수 있다. 상기 출력 회로는 입력 신호 및 상기 보정 캘리브레이션 코드에 기초하여 출력 신호를 생성할 수 있다.

Description

캘리브레이션 회로를 사용하는 출력 회로 및 이를 포함하는 반도체 장치 및 시스템 {OUTPUT CIRCUIT USING CALIBRATION CIRCUIT, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 캘리브레이션 회로를 사용하는 출력 회로, 이를 포함하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 반도체 장치의 동작 속도가 향상되고, 소모 전력이 감소되면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던스 미스매칭으로 인해 전송되는 신호가 왜곡될 수 있다.
따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준저항과 연결되고 상기 외부 기준저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.
본 발명의 실시예는 캘리브레이션 동작을 통해 생성된 캘리브레이션 코드의 값에 기초하여 상기 캘리브레이션 코드를 반전시킬 수 있는 캘리브레이션 회로를 사용하는 출력 회로, 이를 포함하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 캘리브레이션 동작을 수행하여 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 기초하여 상기 캘리브레이션 코드를 반전 또는 비반전시켜 보정 캘리브레이션 코드를 생성하는 캘리브레이션 회로; 및 입력 신호 및 상기 보정 캘리브레이션 코드에 기초하여 출력 신호를 생성하는 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 캘리브레이션 동작을 수행하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하는 캘리브레이터; 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드 중 적어도 하나를 반전 또는 비반전시켜 풀업 보정 캘리브레이션 코드 및 풀다운 보정 캘리블레이션 코드를 생성하는 코드 제어기; 및 입력 신호, 상기 보정 풀업 캘리브레이션 코드 및 상기 보정 풀다운 캘리브레이션 코드에 기초하여 출력 신호를 생성하는 출력 회로를 포함할 수 있다.
본 발명의 실시예는 출력 장치의 전력 소모를 감소시켜 반도체 장치 및 시스템의 저전력화를 가능하게 할 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 캘리브레이션 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 코드 판정부의 구성을 보여주는 도면,
도 5는 도 3에 도시된 코드 출력부의 구성을 보여주는 도면,
도 6a, 6b 및 6c는 본 발명의 실시예에 따른 캘리브레이션 회로의 구성을 보여주는 도면,
도 7은 도 2에 도시된 프리 드라이버의 구성을 보여주는 도면,
도 8은 도 2에 도시된 메인 드라이버의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 일 실시예에서, 상기 신호 전송 라인(130)은 데이터를 전송하는 데이터 전송 라인일 수 있으나, 이에 한정하는 것은 아니며, 상기 신호 전송 라인(130)은 클럭 신호, 커맨드 신호 또는 어드레스 신호 등을 전송할 수도 있다. 상기 제 1 반도체 장치(110)는 전송 장치(TX, 112) 및 수신 장치(RX, 113)를 포함할 수 있다. 상기 전송 장치(112)는 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 장치(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 전송 장치(TX, 122) 및 수신 장치(RX, 123)를 포함할 수 있다. 상기 전송 장치(122)는 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 수신 장치(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 캘리브레이션 회로(114, 124)를 더 포함할 수 있다. 상기 캘리브레이션 회로(114, 124)는 각각 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 도시되지는 않았지만, 상기 캘리브레이션 회로(114, 124)는 각각 패드를 통해 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 캘리브레이션 회로(114, 124)는 상기 캘리브레이션 동작을 통해 상기 전송 장치(112, 122)의 저항 값을 설정할 수 있다. 예를 들어, 상기 전송 장치(112, 122)의 저항 값은 상기 캘리브레이션 동작 결과에 따라 60옴, 120옴 또는 240옴 등으로 설정될 수 있다. 상기 캘리브레이션 회로(114, 124)는 상기 외부 기준저항(ZQ)을 이용하여 캘리브레이션 코드를 생성할 수 있다. 상기 전송 장치(114, 124)는 상기 캘리브레이션 코드에 기초하여 저항 값이 설정될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 도면이다. 상기 반도체 장치(200)는 캘리브레이션 회로(210) 및 출력 회로(220)를 포함할 수 있다. 상기 캘리브레이션 회로(210)는 도 1에 도시된 상기 캘리브레이션 회로(114, 124) 중 어느 하나로 적용될 수 있고, 상기 출력 회로(220)는 도 1에 도시된 전송 장치(112, 122) 중 어느 하나로 적용될 수 있다. 상기 캘리브레이션 회로(210)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 상기 외부 기준저항(ZQ)을 사용하여 캘리브레이션 코드를 생성할 수 있고, 상기 캘리브레이션 코드에 기초하여 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 캘리브레이션 회로(210)는 상기 출력 회로(220) 및 반도체 장치(200)에서 소모되는 전력을 최소화시키기 위해 상기 캘리브레이션 코드로부터 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 예를 들어, 상기 캘리브레이션 회로(210)는 상기 캘리브레이션 코드에 기초하여 상기 보정 캘리브레이션 코드(CP<0:n-1>) 중 로직 하이 레벨의 값을 갖는 비트의 개수를 최소화시키도록 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 캘리브레이션 회로(210)는 상기 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨일 때 상기 캘리브레이션 코드를 반전시켜 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 제 1 레벨은 로직 하이 레벨일 수 있다. 반대로, 상기 캘리브레이션 회로(210)는 상기 캘리브레이션 코드(CP<0:n-1>)의 비트 중 제 1 레벨을 갖는 비트의 개수가 상기 소정 개수에 도달하지 못할 때 상기 캘리브레이션 코드를 반전시키지 않고 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다.
상기 출력 회로(220)는 입력 신호(IN) 및 상기 보정 캘리브레이션 코드(CP<0:n-1>)에 기초하여 출력 신호(OUT)를 생성할 수 있다. 상기 입력 신호(IN)는 상기 반도체 장치(200)의 내부 회로로부터 생성되어 상기 출력 신호(OUT)로서 외부 장치로 전송되는 어떠한 신호를 포함할 수 있다. 예를 들어, 상기 입력 신호(IN) 및 출력 신호(OUT)는 데이터, 커맨드 신호, 어드레스 신호 또는 클럭 신호를 포함할 수 있다. 상기 출력 회로(220)는 프리 드라이버(221) 및 메인 드라이버(222)를 포함할 수 있다. 상기 프리 드라이버(221)는 상기 입력 신호(IN) 및 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 수신할 수 있다. 상기 프리 드라이버(221)는 상기 입력 신호(IN) 및 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 조합하여 풀업 코드(PU<0:n-1>) 및 풀다운 코드(PD<0:n-1>)를 생성할 수 있다. 상기 풀업 코드(PU<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)는 각각 복수의 비트를 포함할 수 있다.
상기 메인 드라이버(222)는 패드(201)를 통해 신호 전송 라인(230)과 연결될 수 있다. 상기 메인 드라이버(222)는 상기 풀업 코드(PU<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)를 수신할 수 있다. 상기 메인 드라이버(222)의 저항 값은 상기 풀업 코드(PU<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)에 기초하여 설정될 수 있다. 상기 메인 드라이버(222)는 상기 풀업 코드(PU<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 메인 드라이버(222)는 상기 풀업 코드(PU<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)에 기초하여 상기 패드(201) 및 상기 신호 전송 라인(230)을 구동할 수 있다. 상기 신호 전송 라인(230)은 상기 메인 드라이버(222)에 의해 상기 입력 신호(IN)에 대응하는 레벨로 구동될 수 있다.
도 3은 도 2에 도시된 캘리브레이션 회로(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 캘리브레이션 회로(210)는 캘리브레이터(310) 및 코드 제어기(320)를 포함할 수 있다. 상기 캘리브레이터(310)는 상기 외부 기준저항(ZQ)과 연결되어 캘리브레이션 코드(ZP<0:n-1>)를 생성할 수 있다. 후술되겠지만, 상기 캘리브레이션 코드(ZP<0:n-1>)는 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 포함할 수 있다. 상기 코드 제어기(320)는 상기 캘리브레이션 코드(ZP<0:n-1>)를 수신하고, 상기 캘리브레이션 코드(ZP<0:n-1>)에 기초하여 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 보정 캘리브레이션 코드(CP<0:n-1>)는 풀업 보정 캘리브레이션 코드 및 풀다운 보정 캘리브레이션 코드를 포함할 수 있다.
상기 코드 제어기(320)는 상기 캘리브레이션 코드(ZP<0:n-1>)에 기초하여 상기 캘리브레이션 코드(ZP<0:n-1>)를 반전시커거나 비반전시켜 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 코드 제어기(320)는 상기 캘리브레이션 코드(ZP<0:n-1>)의 비트 중 소정 개수가 제 1 레벨일 때 상기 캘리브레이션 코드(ZP<0:n-1>)를 반전시켜 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다. 상기 코드 제어기(320)는 상기 캘리브레이션 코드(CP<0:n-1>) 중 제 1 레벨을 갖는 비트의 개수가 소정 개수에 도달하지 못했을 때 상기 캘리브레이션 코드(CP<0:n-1>)를 반전시키지 않고 상기 보정 캘리브레이션 코드(CP<0:n-1>)를 생성할 수 있다.
도 3에서, 상기 코드 제어기(320)는 코드 판정부(321) 및 코드 출력부(322)를 포함할 수 있다. 상기 코드 판정부(321)는 캘리브레이션 코드(ZP<0:n-1>)를 수신하고, 상기 캘리브레이션 코드(ZP<0:n-1>)에 기초하여 인버전 신호(INV)를 생성할 수 있다. 상기 코드 판정부(321)는 상기 캘리브레이션 코드(ZP<0:n-1>) 중 제 1 레벨을 갖는 비트의 개수가 소정 개수에 대응할 때 상기 인버전 신호(INV)를 인에이블시킬 수 있다. 상기 코드 판정부(321)는 상기 캘리브레이션 코드(ZP<0:n-1>) 중 제 1 레벨을 갖는 비트의 개수가 소정 개수에 도달하지 못했을 때 상기 인버전 신호(INV)를 디스에이블시킬 수 있다. 상기 코드 판정부(321)는 상기 캘리브레이션 코드(ZP<0:n-1> 중 특정 순번의 비트와 상기 특정 순번의 비트의 하위 비트를 연산하여 상기 인버전 신호(INV)를 생성할 수 있다. 상기 코드 판정부(321)는 예를 들어, 상기 특정 순번의 비트가 제 2 레벨이고, 상기 하위 비트가 제 1 레벨일 때 상기 인버전 신호(INV)를 인에이블시킬 수 있다.
상기 코드 출력부(322)는 인에이블된 인버전 신호(INV)에 응답하여 상기 캘리브레이션 코드(ZP<0:n-1>)를 반전시켜 상기 보정 캘리브레이션 코드(CP<0:n-1>)로서 출력할 수 있다. 상기 코드 출력부(322)는 디스에이블된 인버전 신호(INV)에 응답하여 상기 캘리브레이션 코드(ZP<0:n-1>)를 반전시키지 않고 상기 보정 캘리브레이션 코드(CP<0:n-1>로서 출력할 수 있다.
도 4는 도 3에 도시된 코드 판정부(321)의 구성을 보여주는 도면이다. 도 4에서, 상기 코드 판정부(321)는 반전 로직(401) 및 앤드 로직(403)을 포함할 수 있다. 상기 반전 로직(401)은 상기 캘리브레이션 코드(ZP<0:n-1>) 중 특정 순번의 비트를 수신하고, 상기 비트의 논리 값을 반전시켜 출력할 수 있다. 상기 반전 로직(401)은 상기 특정 순번의 비트를 수신하는 인버터로 구현될 수 있다. 상기 앤드 로직(403)은 상기 반전 로직(401)의 출력과 상기 특정 순번의 비트의 하위 비트를 모두 수신할 수 있다. 일 실시예에서, 상기 앤드 로직(403)은 상기 특정 순번의 비트의 상위 비트를 모두 수신하도록 구성될 수도 있다. 상기 앤드 로직(403)은 상기 반전 로직(401)의 출력과 상기 특정 순번의 비트의 하위 비트를 앤드 연산하여 상기 인버전 신호(INV)를 생성할 수 있다. 상기 특정 순번의 비트는 상기 소정 개수를 설정하기 위해 임의로 선택될 수 있다. 예를 들어, 상기 캘리브레이션 코드(ZP<0:3>)가 4개의 비트로 구성되는 경우, 상기 특정 순번의 비트는 최상위 비트일 수 있다. 상기 특정 순번의 비트가 최상위 비트일 때, 상기 반전 로직(401)은 상기 캘리브레이션 코드의 최상위 비트(ZP<3P>)를 수신하고, 상기 앤드 로직(403)은 상기 반전 로직(401)의 출력과 상기 캘리브레이션 코드의 하위 비트들(ZP<0>, ZP<1>, ZP<2>)을 수신할 수 있다. 예를 들어, 상기 캘리브레이션 코드(ZP<0:3>)가 0, 1, 1, 1일 때 상기 코드 판정부(321)는 상기 인버전 신호(INV)를 인에이블시킬 수 있다. 상기 캘리브레이션 코드(ZP<0:3>)가 0, 0, 1, 1 또는 0, 0, 0, 1일 때는 상기 인버전 신호(INV)를 디스에이블시킬 수 있다. 상기 코드 판정부(321)는 상기 캘리브레이션 코드(ZP<0:3>) 중 제 1 레벨을 갖는 비트의 개수를 최소화시킬 수 있도록 상기 인버전 신호(INV)를 생성할 수 있다. 특히, 상기 캘리브레이션 코드(ZP<0:3>)가 1, 1, 1, 1일 때 상기 코드 판정부(321)가 상기 캘리브레이션 코드를 반전시키는 경우, 상기 보정 캘리브레이션 코드(CP<0:3>)는 0, 0, 0, 0의 값을 가지므로, 상기 메인 드라이버(220)의 저항 값을 설정할 수 없다. 따라서, 상기 특정 순번의 비트를 수신하는 반전 로직(401)은 상기 특정 순번의 비트의 값이 제 1 레벨일 때 상기 인버전 신호(INV)를 디스에이블시킬 수 있다.
도 5는 도 3에 도시된 코드 출력부(322)의 구성을 보여주는 도면이다. 도 5에서, 상기 코드 출력부(322)는 상기 캘리브레이션 코드(ZP<0:n-1>)의 각각의 비트를 수신하는 복수의 인버터 및 복수의 패스 게이트를 포함할 수 있다. 도 4와 마찬가지로, 상기 캘리브레이션 코드(ZP<0:n-1>)는 4개의 비트를 갖는 경우를 예시한다. 제 1 인버터(501), 제 2 인버터(503), 제 3 인버터(505) 및 제 4 인버터(507)는 각각 인에이블된 인버전 신호(INV)에 응답하여 상기 캘리브레이션 코드(ZP<0:3>)의 각각의 비트를 반전시켜 출력할 수 있다. 제 1 패스 게이트(502), 제 2 패스 게이트(504), 제 3 패스 게이트(506) 및 제 4 패스 게이트(508)는 각각 상기 디스에이블된 인버전 신호(INV)에 응답하여 상기 캘리브레이션 코드(ZP<0:3>)의 각각의 비트를 반전시키지 않고 출력할 수 있다. 상기 인버전 신호(INV)가 인에이블되었을 때, 상기 제 1 내지 제 4 인버터(501, 503, 505, 507)는 턴온되고, 상기 제 1 내지 제 4 패스 게이트(502, 504, 506, 508)는 턴온프될 수 있다. 따라서, 상기 캘리브레이션 코드(ZP<0:>3>)는 상기 제 1 내지 제 4 인버터(501, 503, 505, 507)를 통해 반전되고, 반전된 캘리브레이션 코드가 상기 보정 캘리브레이션 코드(CP<0:3>)로서 출력될 수 있다. 상기 인버전 신호(INV)가 디스에이블되었을 때, 상기 제 1 내지 제 4 인버터(501, 503, 505, 507)는 턴오프되고, 상기 제 1 내지 제 4 패스 게이트(502, 504, 506, 508)는 턴온될 수 있다. 따라서, 상기 캘리브레이션 코드(ZP<0:3>)는 상기 제 1 내지 제 4 패스 게이트(502, 504, 506, 508)를 통해 비반전되어 출력되고, 상기 캘리브레이션 코드(ZP<0:3>)가 상기 보정 캘리브레이션 코드(CP<0:3>)로서 그대로 출력될 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 실시예에 따른 캘리브레이션 회로(600A, 600B, 600C)의 구성을 보여주는 도면이다. 도 6a 내지 도 6c에 도시된 캘리브레이션 회로(600A, 600B, 600C)는 각각 도 2에 도시된 캘리브레이션 회로(210)로 적용될 수 있다. 상기 캘리브레이션 코드(ZP<0:n-1>)는 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 포함할 수 있다. 상기 보정 캘리브레이션 코드(CP<0:n-1>)는 풀업 보정 캘리브레이션 코드(CPU<0:n-1>) 및 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)를 포함할 수 있다. 도 6a에서, 상기 캘리브레이션 회로(600A)는 캘리브레이터(610A), 풀업 코드 제어기(621A) 및 풀다운 코드 제어기(622A)를 포함할 수 있다. 상기 캘리브레이터(610A)는 외부 기준저항(ZQ)과 연결되어 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 생성할 수 있다. 상기 캘리브레이션 회로(600A)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>) 모두를 선택적으로 반전시킬 수 있다. 상기 풀업 코드 제어기(621A)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>)에 기초하여 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>)를 반전 또는 비반전시켜 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>)를 생성할 수 있다. 상기 풀다운 코드 제어기(622A)는 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>)에 기초하여 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 반전 또는 비반전시켜 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)를 생성할 수 있다. 상기 풀업 코드 제어기(621A) 및 상기 풀다운 코드 제어기(622A)는 수신되는 신호 및 출력되는 신호를 제외하고는 도 3 내지 5에 도시된 코드 제어기(320)와 실질적으로 동일한 구성을 가질 수 있다. 상기 캘리브레이션 회로(600A)는 풀업 코드 제어기(621A)와 풀다운 코드 제어기(622A)를 구비하여, 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 모두 선택적으로 반전시킬 수 있고, 상기 출력 회로(220) 및 상기 반도체 장치(200)에서 소모되는 전력은 최소화될 수 있다.
도 6b에서, 상기 캘리브레이션 회로(600B)는 캘리브레이터(610B) 및 풀업 코드 제어기(621B)를 포함할 수 있다. 상기 캘리브레이션 회로(600B)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>) 중 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>)만을 선택적으로 반전시킬 수 있다. 상기 풀업 코드 제어기(621B)는 상기 캘리브레이터(610B)로부터 생성된 풀업 캘리브레이션 코드(ZPU<0:n-1>에 기초하여 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>)를 반전 또는 비반전시켜 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>)를 생성할 수 있다. 상기 캘리브레이션 회로(600B)는 상기 캘리브레이터(610B)로부터 생성된 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)로 제공할 수 있다. 도 6c에서, 상기 캘리브레이션 회로(600C)는 캘리브레이터(610C) 및 풀다운 코드 제어기(622C)를 포함할 수 있다. 상기 캘리브레이션 회로(600C)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 상기 풀다운 캘리브레이견 코드(ZPD<0:n-1>) 중 풀다운 캘리브레이션 코드(ZPD<0:n-1>)만을 선택적으로 반전시킬 수 있다. 상기 풀다운 코드 제어기(622C)는 상기 캘리브레이터(610C)로부터 생성된 풀다운 캘리브레이션 코드(ZPD<0:n-1>)에 기초하여 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 반전 또는 비반전시켜 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)를 생성할 수 있다. 상기 캘리브레이션 회로(600C)는 상기 캘리브레이터(610C)로부터 생성된 풀업 캘리브레이션 코드(ZPU<0:n-1>)를 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>)로 제공할 수 있다. 후술되겠지만, 상기 메인 드라이버(222)는 상기 출력 신호(OUT)를 생성하기 위해 풀업 드라이버 및 풀다운 드라이버를 포함할 수 있고, 풀업 드라이버 및 풀다운 드라이버의 저항은 상기 반도체 장치(200)가 외부 장치와 통신하기 위해 터미네이션 저항으로 사용될 수 있다. 상기 터미네이션 저항으로 사용되는 풀업 드라이버 및 풀다운 드라이버의 저항 값을 정확하게 설정하기 위해서, 상기 캘리브레이션 회로(600B, 600C)는 상기 터미네이션 저항으로 사용되는 풀업 드라이버 및 풀다운 드라이버 중 어느 하나의 저항 값을 설정하기 위한 캘리브레이션 코드는 반전시키지 않고 상기 보정 캘리브레이션 코드로 제공할 수 있다. 반면, 터미네이션 저항으로 사용되지 않는 풀업 드라이버 및 풀다운 드라이버 중 어느 하나의 저항 값을 설정하기 위한 캘리브레이션 코드는 선택적으로 반전될 수 있다. 상기 캘리브레이션 코드를 반전시켜 사용하는 경우, 상기 반도체 장치(200)에서 소모되는 전력은 감소될 수 있다.
도 7은 도 2에 도시된 프리 드라이버(221)의 구성을 보여주는 도면이다. 도 7에서, 상기 프리 드라이버(221)는 풀업 프리 드라이버(710) 및 풀다운 프리 드라이버(720)를 포함할 수 있다. 상기 풀업 프리 드라이버(710)는 상기 입력 신호(IN) 및 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>)에 기초하여 상기 풀업 코드(PU<0:n-1>)를 생성할 수 있다. 상기 풀다운 프리 드라이버(720)는 상기 입력 신호(IN) 및 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)에 기초하여 상기 풀다운 코드(PD<0:n-1>)를 생성할 수 있다. 상기 풀업 프리 드라이버(710)는 복수의 앤드 게이트(711, 712, ..., 71n)를 포함할 수 있다. 상기 복수의 앤드 게이트(711, 712, ..., 71n)는 각각 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>) 중 할당된 비트를 수신하고, 상기 입력 신호(IN)를 공통 수신할 수 있다. 상기 복수의 앤드 게이트(711, 712, ..., 71n)는 각각 상기 입력 신호(IN)가 제 1 레벨이고, 할당된 비트가 제 1 레벨일 때 제 1 레벨을 갖는 풀업 코드(PU<0:n-1>)를 생성할 수 있다. 상기 복수의 앤드 게이트(711, 712, ..., 71n)는 각각 상기 입력 신호(IN)가 제 2 레벨이거나, 할당된 비트가 제 2 레벨일 때 제 2 레벨을 갖는 풀업 코드(PU<0:n-1>)를 생성할 수 있다. 상기 제 2 레벨은 로직 로우 레벨일 수 있다.
상기 풀다운 프리 드라이버(720)는 복수의 앤드 게이트(721, 722, ..., 72n) 및 인버터(731)를 포함할 수 있다. 상기 인버터(731)는 상기 입력 신호(IN)를 반전시켜 출력할 수 있다. 상기 복수의 앤드 게이트(721, 722, ..., 72n)는 각각 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>) 중 할당된 비트를 수신하고, 상기 입력 신호(IN)의 반전신호를 공통 수신할 수 있다. 상기 복수의 앤드 게이트(721, 722, ..., 72n)는 각각 상기 입력 신호(IN)가 제 2 레벨이고, 할당된 비트가 제 1 레벨일 때 제 1 레벨을 갖는 풀다운 코드(PD<0:n-1>)를 생성할 수 있다. 상기 복수의 앤드 게이트(721, 722, ..., 72n)는 각각 상기 입력 신호(IN)가 제 1 레벨이거나, 할당된 비트가 제 2 레벨일 때 제 2 레벨을 갖는 풀다운 코드(PD<0:n-1>)를 생성할 수 있다.
도 8은 도 2에 도시된 메인 드라이버(222)의 구성을 보여주는 도면이다. 도 8에서, 상기 메인 드라이버(222)는 풀업 드라이버(810) 및 풀다운 드라이버(820)를 포함할 수 있다. 상기 풀업 드라이버(810)는 제 1 전압(VH) 단과 출력 노드(ON) 사이에 연결될 수 있다. 상기 제 1 전압(VH)은 고전압일 수 있고, 예를 들어, 상기 메인 드라이버(222)의 전원전압일 수 있다. 상기 출력 노드(ON)는 상기 패드(201) 및 신호 전송 라인(230)과 연결될 수 있다. 상기 풀업 드라이버(810)는 상기 풀업 코드(PU<0:n-1>)에 응답하여 저항 값이 설정될 수 있다. 상기 풀업 드라이버(810)는 상기 풀업 코드(PU<0:n-1>)에 응답하여 상기 출력 노드(ON)를 상기 제 1 전압(VH)으로 풀업 구동할 수 있다. 상기 풀다운 드라이버(820)는 상기 출력 느드(ON)와 제 2 전압(VL) 단 사이에 연결될 수 있다. 상기 제 2 전압(VL)은 저전압일 수 있고, 예를 들어, 접지전압일 수 있다. 상기 풀다운 드라이버(820)는 상기 풀다운 코드(PD<0:n-1>)에 응답하여 저항 값이 설정될 수 있다. 상기 풀다운 드라이버(820)는 상기 풀다운 코드(PD<0:n-1>)에 응답하여 상기 출력 노드(ON)를 상기 제 2 전압(VL)으로 풀다운 구동할 수 있다. 상기 풀업 드라이버(810) 및 풀다운 드라이버(820)는 각각 상기 출력 노드(ON)를 풀업 및 풀다운 구동하여 상기 출력 신호(OUT)를 생성할 수 있다.
상기 풀업 드라이버(810)는 복수의 트랜지스터(811, 812, 813, ..., 81n)를 포함할 수 있다. 상기 복수의 트렌지스터(811, 812, 813, ..., 81n)는 N 채널 모스 트랜지스터일 수 있다. 그러나, 상기 복수의 트랜지스터(811, 812, 813, ..., 81n)는 P 채널 모스 트랜지스터로 구현될 수도 있다. 상기 풀업 드라이버(810)는 상기 보정 풀업 캘리브레이션 코드(CPU<0:n-1>) 및 상기 풀업 코드(PU<0:n-1>)의 비트 수에 대응하는 개수의 트랜지스터를 구비할 수 있다. 제 1 트랜지스터(811)는 게이트로 상기 풀업 코드(PU<0>)를 수신하고, 드레인이 상기 제 1 전압(VH) 단과 연결되며, 소스가 상기 출력 노드(ON)와 연결될 수 있다. 제 2 트랜지스터(812)는 게이트로 상기 풀업 코드(PU<1>)를 수신하고, 드레인이 상기 제 1 전압(VH) 단과 연결되며, 소스가 상기 출력 노드(ON)와 연결될 수 있다. 제 3 트랜지스터(813)는 게이트로 상기 풀업 코드(PU<2>)를 수신하고, 드레인이 상기 제 1 전압(VH) 단과 연결되며, 소스가 상기 출력 노드(ON)와 연결될 수 있다. 제 4 트랜지스터(81n)는 게이트로 상기 풀업 코드(PU<n-1>)를 수신하고, 드레인이 상기 제 1 전압(VH) 단과 연결되며, 소스가 상기 출력 노드(ON)와 연결될 수 있다. 상기 제 1 내지 제 4 트랜지스터(811, 812, 813, 81n)는 서로 다른 턴온 저항 값을 가질 수 있다. 예를 들어, 상기 제 1 트랜지스터(811)는 가장 큰 턴온 저항 값을 가질 수 있고, 제 2 내지 제 4 트랜지스터(812, 813, 81n)는 순차적으로 작아지는 턴온 저항 값을 가질 수 있다. 다시 말해, 상기 제 4 트랜지스터(81n)가장 큰 전류 구동력을 가질 수 있고, 제 3 내지 제 1 트랜지스터(813, 812, 811)는 순차적으로 작아지는 전류 구동력을 가질 수 있다.
상기 풀다운 드라이버(820)는 복수의 트랜지스터(821, 822, 823, ..., 82n)를 포함할 수 있다. 상기 복수의 트렌지스터(821, 822, 823, ..., 82n)는 N 채널 모스 트랜지스터일 수 있다. 그러나, 상기 복수의 트랜지스터(821, 822, 823, ..., 82n)는 P 채널 모스 트랜지스터로 구현될 수도 있다. 상기 풀다운 드라이버(820)는 상기 보정 풀다운 캘리브레이션 코드(CPD<0:n-1>) 및 상기 풀다운 코드(PD<0:n-1>)의 비트 수에 대응하는 개수의 트랜지스터를 구비할 수 있다. 제 1 트랜지스터(821)는 게이트로 상기 풀다운 코드(PD<0>)를 수신하고, 드레인이 상기 출력 노드(ON)와 연결되며, 소스가 상기 제 2 전압(VL) 단과 연결될 수 있다. 제 2 트랜지스터(822)는 게이트로 상기 풀다운 코드(PD<1>)를 수신하고, 드레인이 상기 출력 노드(ON)와 연결되며, 소스가 상기 제 2 전압(VL) 단과 연결될 수 있다. 제 3 트랜지스터(823)는 게이트로 상기 풀다운 코드(PD<2>)를 수신하고, 드레인이 상기 출력 노드(ON)와 연결되며, 소스가 상기 제 2 전압(VL) 단과 연결될 수 있다. 제 4 트랜지스터(82n)는 게이트로 상기 풀다운 코드(PD<n-1>)를 수신하고, 드레인이 상기 출력 노드(ON)와 연결되며, 소스가 상기 제 2 전압(VL) 단과 연결될 수 있다. 상기 제 1 내지 제 4 트랜지스터(821, 822, 823, 82n)는 서로 다른 턴온 저항 값을 가질 수 있다. 예를 들어, 상기 제 1 트랜지스터(821)는 가장 큰 턴온 저항 값을 가질 수 있고, 제 2 내지 제 4 트랜지스터(822, 823, 82n)는 순차적으로 작아지는 턴온 저항 값을 가질 수 있다.
도 2 내지 도 8을 참조하여 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명하면 다음과 같다. 상기 캘리브레이션 회로(210)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 캘리브레이션 동작을 통해 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)의 값이 0, 1, 1, 1인 경우를 예시한다. 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)가 각각 4개의 비트를 가질 때, 상기 풀업 드라이버(810) 및 풀다운 드라이버(820)는 각각 4개의 트랜지스터를 구비할 수 있다. 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)에 기초하여 상기 풀업 코드(PU<0:n-1>) 및 풀다운 코드(PD<0:n-1>)가 생성될 때, 상기 풀업 드라이버(810)를 구성하는 4개의 트랜지스터 중에서 3개가 턴온되거나, 상기 풀다운 드라이버(820)를 구성하는 4개의 트랜지스터 중에서 3개가 턴온될 수 있다. 따라서, 많은 개수의 트랜지스터가 턴온되면서 출력 회로(220) 및 반도체 장치(200)가 소모하는 전력이 커질 수 있다. 본 발명의 실시예에서, 상기 코드 제어기(320)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)의 값 중 소정 개수 이상이 제 1 레벨을 가질 때 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>) 및 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 반전시킬 수 있다.
도 6a에 도시된 캘리브레이션 회로(600A)가 상기 캘리브레이션 회로(210)로 적용되었을 때, 상기 풀업 코드 제어기(621A)는 상기 풀업 캘리브레이션 코드(ZPU<0:n-1>)를 반전시켜 1, 0, 0, 0의 값을 갖는 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>)를 생성할 수 있다. 상기 풀다운 코드 제어기(622A) 또한 상기 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 반전시켜 1, 0, 0, 0의 값을 갖는 상기 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)를 생성할 수 있다. 상기 풀업 보정 캘리브레이션 코드(CPU<0:n-1>) 및 풀다운 보정 캘리브레이션 코드(CPD<0:n-1>)에 기초하여 상기 풀업 코드(PU<0:n-1>) 및 풀다운 코드(PD<0:n-1>)가 생성되는 경우, 상기 풀업 드라이버(810)를 구성하는 4개의 트랜지스터 중 1개의 트랜지스터만이 턴온될 수 있거나, 상기 풀다운 드라이버(820)를 구성하는 4개의 트랜지스터 중 1개의 트랜지스터만이 턴온될 수 있다. 따라서, 상기 보정 캘리브레이션 코드(CP<0:n-1>)에 의해 턴온되는 트랜지스터의 개수가 줄어들 수 있고, 상기 출력 회로(220) 및 반도체 장치(200)가 소모하는 전력은 크게 감소될 수 있다.
앞서 설명한 바와 같이, 상기 풀업 드라이버(810) 및 풀다운 드라이버(820)를 구성하는 트랜지스터는 서로 다른 턴온 저항 값을 가질 수 있다. 따라서, 상기 풀업 코드(PU<0:n-1>) 또는 풀다운 코드(PD<0:n-1>)의 하위 3개의 비트에 응답하여 3개의 트랜지스터가 턴온되면서 설정되는 저항 값과 상기 풀업 코드(PU<0:n-1>) 또는 풀다운 코드(PD<0:n-1>)의 최상위 비트에 응답하여 1개의 트랜지스터가 턴온되면 설정되는 저항 값에 차이가 발생할 수 있다. 하지만, 풀업 코드(PU<0:n-1>) 또는 풀다운 코드(PD<0:n-1>)의 상위 비트를 수신하는 트랜지스터의 턴온 저항 값은 하위 비트를 수신하는 트랜지스터의 턴온 저항 값보다 더 작으므로, 상기 저항 값의 차이는 최소화될 수 있다. 상기 풀업 드라이버(810) 또는 풀다운 드라이버(820)를 터미네이션 저항으로 사용하기 위해 정확한 저항 값 설정이 필요할 때는 도 6b 및 6c에 도시된 캘리브레이션 회로(600B, 600C)와 같이 풀업 코드 제어기(621B) 및 풀다운 코드 제어기(622C) 중 어느 하나만을 구비하여, 풀업 캘리브레이션 코드(ZPU<0:n-1> 또는 풀다운 캘리브레이션 코드(ZPD<0:n-1>)를 반전시키지 않고, 그대로 사용할 수 있다. 상세한 설명에서, 상기 특정 순번의 비트가 최상위 비트에 해당하는 것을 예시하였으나, 이에 한정하려는 것은 아니다. 상기 캘리브레이션 코드(ZP<0:n-1>)는 5비트 이상을 가질 수 있고, 상기 특정 순번의 비트는 어떠한 순번의 비트로도 설정될 수 있다. 풀업 드라이버(810) 및 풀다운 드라이버(820)를 구성하는 트랜지스터의 저항 값에 따라서, 상위 비트를 특정 순번의 비트로 정하는 것 대신에 하위 비트를 특정 순번의 비트로 정할 수도 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 캘리브레이션 동작을 수행하여 캘리브레이션 코드를 생성하고, 상기 캘리브레이션 코드에 기초하여 상기 캘리브레이션 코드를 반전 또는 비반전시켜 보정 캘리브레이션 코드를 생성하는 캘리브레이션 회로; 및
    입력 신호 및 상기 보정 캘리브레이션 코드에 기초하여 출력 신호를 생성하는 출력 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 캘리브레이션 회로는 외부 기준저항과 연결되어 상기 캘리브레이션 코드를 생성하는 캘리브레이터; 및
    상기 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨인지 여부를 판정하여 상기 캘리브레이션 코드를 반전 또는 비반전시켜 상기 보정 캘리브레이션 코드를 생성하는 코드 제어기를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 코드 제어기는 상기 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨일 때 인버전 신호를 인에이블시키고, 상기 캘리브레이션 코드 비트 중 소정 개수가 제 1 레벨이 아닐 때 상기 인버전 신호를 디스에이블시키는 코드 판정부; 및
    인에이블된 인버전 신호에 기초하여 상기 캘리브레이션 코드를 반전시켜 상기 보정 캘리브레이션 코드를 생성하고, 디스에이블된 인버전 신호에 기초하여 상기 캘리브레이션 코드를 상기 보정 캘리브레이션 코드로 제공하는 코드 출력부를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 코드 판정부는 특정 순번의 비트와 상기 특정 순번의 비트의 하위 비트를 연산하여 상기 인버전 신호를 생성하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 코드 판정부는 상기 특정 순번의 비트가 제 2 레벨이고, 상기 하위 비트가 상기 제 1 레벨일 때 상기 인버전 신호를 인에이블시키는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 코드 판정부는 상기 특정 순번의 비트가 상기 제 1 레벨일 때 상기 인버전 신호를 디스에이블시키는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 코드 판정부는 상기 캘리브레이션 코드 중 특정 순번의 비트를 반전시켜 출력하는 반전 로직; 및
    상기 반전 로직의 출력 및 상기 특정 순번의 비트의 하위 비트를 앤드 연산하여 상기 인버전 신호를 생성하는 앤드 로직을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 출력 회로는 상기 입력 신호 및 상기 보정 캘리브레이션 코드에 기초하여 풀업 코드 및 풀다운 코드를 생성하는 프리 드라이버; 및
    상기 풀업 코드 및 상기 풀다운 코드에 기초하여 상기 출력 신호를 생성하는 메인 드라이버를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 메인 드라이버는 상기 풀업 코드에 기초하여 저항 값이 설정되고 출력 노드를 제 1 전압으로 구동하는 풀업 드라이버; 및
    상기 풀다운 코드에 기초하여 저항 값이 설정되고 상기 출력 노드를 제 2 전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  10. 캘리브레이션 동작을 수행하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하는 캘리브레이터;
    상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드 중 적어도 하나를 반전 또는 비반전시켜 풀업 보정 캘리브레이션 코드 및 풀다운 보정 캘리블레이션 코드를 생성하는 코드 제어기; 및
    입력 신호, 상기 보정 풀업 캘리브레이션 코드 및 상기 보정 풀다운 캘리브레이션 코드에 기초하여 출력 신호를 생성하는 출력 회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 코드 제어기는 상기 풀업 캘리브레이션 코드에 기초하여 상기 풀업 캘리브레이션 코드를 반전 또는 비반전시켜 상기 풀업 보정 캘리브레이션 코드를 생성하는 풀업 코드 제어기; 및
    상기 풀다운 캘리브레이션 코드에 기초하여 상기 풀다운 캘리브레이션 코드를 반전 또는 비반전시켜 상기 풀다운 보정 캘리브레이션 코드를 생성하는 풀다운 코드 제어기를 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 코드 제어기는 상기 풀업 캘리브레이션 코드에 기초하여 상기 풀업 캘리브레이션 코드를 반전 또는 비반전시켜 상기 풀업 보정 캘리브레이션 코드를 생성하는 풀업 코드 제어기를 포함하고,
    상기 풀다운 캘리브레이션 코드를 상기 풀다운 보정 캘리브레이션 코드로 제공하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 풀다운 캘리브레이션 코드에 기초하여 상기 풀다운 캘리브레이션 코드를 반전 또는 비반전시켜 상기 풀다운 보정 캘리브레이션 코드를 생성하는 풀다운 코드 제어기를 포함하고,
    상기 풀업 캘리브레이션 코드를 상기 풀업 보정 캘리브레이션 코드로 제공하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 풀업 코드 제어기는 상기 풀업 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨일 때 인버전 신호를 인에이블시키고, 상기 풀업 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨이 아닐 때 상기 인버전 신호를 디스에이블시키는 코드 판정부; 및
    인에이블된 인버전 신호에 기초하여 상기 풀업 캘리브레이션 코드를 반전시켜 상기 풀업 보정 캘리브레이션 코드를 생성하고, 디스에이블된 인버전 신호에 기초하여 상기 풀업 캘리브레이션 코드를 상기 풀업 보정 캘리브레이션 코드로 제공하는 코드 출력부를 포함하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 풀다운 코드 제어기는 상기 풀다운 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨일 때 인버전 신호를 인에이블시키고, 상기 풀다운 캘리브레이션 코드의 비트 중 소정 개수가 제 1 레벨이 아닐 때 상기 인버전 신호를 디스에이블시키는 코드 판정부; 및
    인에이블된 인버전 신호에 기초하여 상기 풀다운 캘리브레이션 코드를 반전시켜 상기 풀다운 보정 캘리브레이션 코드를 생성하고, 디스에이블된 인버전 신호에 기초하여 상기 풀다운 캘리브레이션 코드를 상기 풀다운 보정 캘리브레이션 코드로 제공하는 코드 출력부를 포함하는 반도체 장치.
  16. 제 10 항에 있어서,
    상기 출력 회로는 상기 입력 신호 및 상기 보정 풀업 캘리브레이션 코드 및 상기 보정 풀다운 캘리브레이션 코드에 기초하여 풀업 코드 및 풀다운 코드를 생성하는 프리 드라이버; 및
    상기 풀업 코드 및 상기 풀다운 코드에 기초하여 상기 출력 신호를 생성하는 메인 드라이버를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 메인 드라이버는 상기 풀업 코드에 기초하여 저항 값이 설정되고 출력 노드를 제 1 전압으로 구동하는 풀업 드라이버; 및
    상기 풀다운 코드에 기초하여 저항 값이 설정되어고 상기 출력 노드를 제 2 전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
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