KR100881131B1 - 온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치 - Google Patents

온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 모드 레지스터 셋에 따른 커맨드 신호를 디코딩하여 다수의 디코딩신호를 생성하고, 어드레스신호를 디코딩하여 제1 및 제2 테스트모드 신호를 생성하는 ODT 디코더; 상기 제1 및 제2 테스트모드신호에 응답하여 상기 디코딩 신호로부터 다수의 풀업신호와 다수의 풀다운신호를 생성하되, 상기 다수의 풀업신호는 상기 제1 테스트모드신호가 인에이블되는 경우 모두 디스에이블되고, 상기 다수의 풀다운신호는 상기 제2 테스트모드신호가 인에이블되는 경우 모두 디스에이블되는 ODT 제어부; 및 상기 풀업신호 및 풀다운신호를 입력받아 데이터단자를 구동하는 드라이버를 포함하는 온-다이 터미네이션 저항 측정장치를 제공한다.
온-다이 터미네이션(ODT), 테스트모드

Description

온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치{Circuit for Measuring ODT Resistor and Semiconductor Memory Device}
도 1은 종래 기술에 따른 온-다이 터미네이션 회로에 관한 구성도이다.
도 2는 본 발명에 의한 일 실시예에 따른 온-다이 터미네이션 저항 측정장치에 관한 구성도이다.
도 3은 도 2에 포함된 ODT 제어부의 회로도이다.
도 4는 도 2에 포함된 ODT 드라이버의 회로도이다.
도 5는 도 2에 도시된 온-다이 터미네이션 저항 측정장치를 구비한 반도체 메모리 장치에 관한 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 커맨드 디코더 20: ODT 디코더
30: ODT 제어부 40: ODT 드라이버
400: 풀업ODT부 420: 풀다운ODT부
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 온-다이 터미네이션 회로의 풀업ODT부와 풀다운ODT부의 저항값을 개별적으로 측정하여 풀업ODT부와 풀다운ODT부의 저항값을 동일하게 조절할 수 있도록 한 온-다이 터미네이션 저항 측정장치에 관한 것이다.
반도체 장치의 동작 속도가 고속화됨에 따라 인터페이스(interface)되는 신호의 스윙(swing) 폭을 점차 감소시켜 신호전달에 걸리는 지연시간을 최소화하고 있다. 그런데, 스윙 폭이 감소되면 외부 노이즈(noise)가 인터페이스되는 신호에 미치는 영향력이 증대되어 인터페이스 단에서 임피던스 미스매칭(impedance mismatching)이 야기된다. 임피던스의 미스매칭이 발생되면 데이타의 고속 전송이 어렵고, 반도체 메모리 장치의 데이타 출력단으로부터 출력되는 출력데이타가 왜곡될 수 있다.　즉, 임피던스가 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다.
따라서, 병렬 접속된 복수의 트랜지스터 중 턴온(turn-on)되는 트랜지스터의 개수를 조절하여 터미네이션단의 저항을 조정함으로써, 임피던스를 매칭시키는 기술이 제시되었다. 이와 같이 기술을 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션(On-Die Termination, ODT)이라고 하며, 동작 속도의 고속화가 요구되는 DDR II 이상의 반도체 메모리 장치에 적용되고 있다.
도 1은 종래 기술에 따른 온-다이 터미네이션 회로에 관한 구성도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 임피던스 매칭회로의 풀업/풀다운신호 생성부(1)는 MRS(Mode Resistor Set)에서 ODT 모드가 설정되면 하나 이상의 신호가 로우레벨로 인에이블되는 제1 내지 제n 풀업신호(PU<1:n>)와 하나 이상의 신호가 하이레벨로 인에이블되는 제1 내지 제n 풀다운신호(PD<1:n>)를 생성한다. 이때, 제1 풀업신호(PU<1>)는 제1 풀다운신호(PD<1>)와 동시에 인에이블되고, 제2 풀업신호(PU<2>)는 제2 풀다운신호(PD<2>)와 동시에 인에이블되며, 마찬가지로 제n 풀업신호(PU<n>)는 제n 풀다운신호(PD<n>)와 동시에 인에이블된다.
제1 내지 제n 풀업ODT부(2[1], 2[2],...,2[n])는 PMOS 트랜지스터와 저항으로 구성되어 제1 내지 제n 풀업신호(PU<1:n>)를 입력받아 DQ단자를 풀업 구동한다. 제1 내지 제n 풀다운ODT부(3[1], 3[2],...,3[n])는 NMOS 트랜지스터와 저항으로 구성되어, 제1 내지 제n 풀다운신호(PD<1:n>)를 입력받아 DQ단자를 풀다운 구동한다. 앞서 설명한 바와 같이, 제1 풀업신호(PU<1>)와 제1 풀다운신호(PD<1>)가 동시에 인에이블되므로 제1 풀업ODT부(2[1])와 제1 풀다운ODT부(3[1])가 동시에 턴온되고, 마찬가지로 제2 풀업신호(PU<2>)와 제2 풀다운신호(PD<2>)가 동시에 인에이블되므로 제2 풀업ODT부(2[2])와 제2 풀다운ODT부(3[2])가 동시에 턴온된다. 이때, 턴온된 제1 풀업ODT부(2[1])의 저항값과 턴온된 제1 풀다운ODT부(3[1])의 저항값은 동일해야 하고, 제2 풀업ODT부(2[2])의 저항값과 턴온된 제2 풀다운ODT부(3[2])의 저항값은 동일해야 한다. 이는 DQ단자를 통해 출력되는 신호를 전원전압(VDDQ)의 절반 레벨로 만들기 위함이다.
그런데, 실제회로에서는 턴온된 제1 내지 제n 풀업ODT부(2[1], 2[2],...,2[n])의 저항값과 이에 대응되는 턴온된 제1 내지 제n 풀다운ODT부(3[1], 3[2],...,3[n])의 저항값이 불일치하는 경우가 발생될 수 있다. 이와 같이 저항값의 불일치를 조정하기 위해서는 제1 내지 제n 풀업ODT부(2[1], 2[2],...,2[n])의 턴온 저항값과 이에 대응되는 제1 내지 제n 풀다운ODT부(3[1], 3[2],...,3[n])의 턴온저항값을 각각 별개로 측정할 필요가 있다. 그러나, 종래기술에서는 제1 내지 제n 풀업ODT부(2[1], 2[2],...,2[n])와 제1 내지 제n 풀다운ODT부(3[1], 3[2],...,3[n])가 동시에 턴온되어 저항값의 불일치의 원인을 확인할 수 없는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온-다이 터미네이션 회로의 풀업ODT부와 풀다운ODT부의 저항값을 개별적으로 측정할 수 있는 테스트모드를 구비함으로써, 풀업ODT부와 풀다운ODT부의 저항값을 동일하게 조절할 수 있도록 한 온-다이 터미네이션 저항 측정장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 모드 레지스터 셋에 따른 커맨드 신호를 디코딩하여 다수의 디코딩신호를 생성하고, 어드레스신호를 디코딩하여 제1 및 제2 테스트모드 신호를 생성하는 ODT 디코더; 상기 제1 및 제2 테스트모드신호에 응답하여 상기 디코딩 신호로부터 다수의 풀업신호와 다수의 풀다운신호를 생성하되, 상기 다수의 풀업신호는 상기 제1 테스트모드신호가 인에이블되는 경우 모두 디스에이블되고, 상기 다수의 풀다운신호는 상기 제2 테스트모드신호가 인에이블되는 경우 모두 디스에이블되는 ODT 제어부; 및 상기 풀업신호 및 풀다운신호를 입력받아 데이터단자를 구동하는 드라이버를 포함하는 온-다이 터미네이션 저항 측정장치를 제공한다.
본 발명에서, 상기 다수의 디코딩 신호 중 적어도 하나는 모드 레지스터 셋(MRS)에서 온-다이 터미네이션 모드 설정에 의해 인에이블되는 것이 바람직하다.
본 발명에서, 상기 ODT 제어부는 상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제1 디코딩 신호에 응답하여 인에이블되는 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 테스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀다운신호를 생성하는 제1 풀업/풀다운 신호 생성부; 및 상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제2 디코딩 신호에 응답하여 인에이블된 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제1 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀다운신호를 생성하는 제2 풀업/풀다운 신호 생성부를 포함한다.
본 발명에서, 상기 제1 풀업/풀다운 신호 생성부는 상기 제1 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀업신호를 생성하는 풀업신호 생성부; 및 상기 제1 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀다운신호를 생성하는 풀다운신호 생성부를 포함한다.
본 발명에서, 상기 풀업신호 생성부는 부정논리곱 연산을 수행하고, 상기 풀다운신호 생성부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 풀업/풀다운 신호 생성부는 상기 제2 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀업신호를 생성하는 풀업신호 생성부; 및 상기 제2 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀다운신호를 생성하는 풀다운신호 생성부를 포함한다.
본 발명에서, 상기 드라이버는 상기 제1 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제1 풀업부; 상기 제1 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제1 풀다운부; 상기 제2 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제2 풀업부; 및 상기 제2 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제2 풀다운부를 포함한다.
본 발명에서, 상기 제1 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제1 풀업신호에 응답하여 턴온되는 것이 바람직하다.
본 발명에서, 상기 제1 풀다운부는 상기 데이터단자와 접지단 사이에 직렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제1 풀다운신호에 응답하여 턴온되는 것이 바람직하다.
본 발명에서, 상기 제2 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제2 풀업신호에 응답하여 턴온되는 것이 바람직하다.
본 발명에서, 상기 제2 풀다운부는 상기 데이터단자와 접지단 사이에 직렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제2 풀다운신호에 응답하여 턴온되는 것이 바람직하다.
또한, 본 발명은 데이터버스와 데이터단자를 통해 연결되고, 상기 데이터단자의 임피던스 매칭을 위해 온-다이 터미네이션 저항을 포함하는 디램셀로 구성된 반도체 메모리 장치에 있어서, 모드 레지스터 셋에 따른 커맨드 신호를 디코딩하여 다수의 디코딩신호를 생성하고, 어드레스신호를 디코딩하여 제1 및 제2 테스트모드 신호를 생성하는 ODT 디코더; 상기 제1 및 제2 테스트모드신호에 응답하여 상기 디코딩 신호로부터 다수의 풀업신호와 다수의 풀다운신호를 생성하되, 상기 다수의 풀업신호는 상기 제1 테스트모드신호가 인에이블되는 경우 모두 디스에이블되고, 상기 다수의 풀다운신호는 상기 제2 테스트모드신호가 인에이블되는 경우 모두 디스에이블되는 ODT 제어부; 및 상기 풀업신호 및 풀다운신호를 입력받아 데이터출력단을 구동하는 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
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이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 온-다이 터미네이션 저항 측정장치에 관한 구성도이고, 도 3은 도 2에 포함된 ODT 제어부의 회로도이며, 도 4는 도 2에 포함된 ODT 드라이버의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예의 온-다이 터미네이션 저항 측정장치는 커맨드 디코더(10), ODT 디코더(20), ODT 제어부(30) 및 ODT 드라이버(40)를 포함한다.
커맨드 디코더(10)는 외부핀 입력신호(CK, CK#, CKE, CS#, RAS#, CAS#, WE#) 및 ODT핀 입력신호(ODT)를 입력받아 모드 레지스터 셋(Mode Resister Set, MRS)에 따른 커맨드신호(MR1-MR4) 및 온-다이 터미네이션 모드를 실행시키기 위한 ODT 커맨드 신호(ODTIN)를 생성한다. 여기서, 커맨드신호(MR1-4) 및 ODT 커맨드 신호(ODTIN)는 DDR 이후의 제품 스펙(spec)에서 규정된 레벨로 설정된다.
ODT 디코더(20)는 커맨드신호(MR1-4), ODT 커맨드 신호(ODTIN) 및 외부 어드레스신호(A<m:0>)를 입력받아 디코딩신호(END1-ENDn), 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 생성한다. 여기서, 디코딩신호(END1-ENDn), 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)는 DDR 이후의 제품 스펙(spec)에서 규정된 ODT 값(value)을 만족하도록 생성된다.
ODT 제어부(30)는, 도 3에 도시된 바와 같이, 제1 디코딩신호(END1)와 ODT 드라이버(40)의 풀업 구동을 정지시키기 위한 제1 테스트모드 신호(TMPD)의 반전신호를 입력받아 부정논리곱 연산을 수행하여 제1 풀업신호(PU<1>)를 생성하는 제1 풀업신호 생성부(300)와, 제1 디코딩신호(END1)와 ODT 드라이버(40)의 풀다운 구동을 정지시키기 위한 제2 테스트모드 신호(TMPU)의 반전신호를 입력받아 논리곱 연산을 수행하여 제1 풀다운신호(PD<1>)를 생성하는 제1 풀다운신호 생성부(302)와, 제2 디코딩신호(END2)와 제1 테스트모드 신호(TMPD)의 반전신호를 입력받아 부정논리곱 연산을 수행하여 제2 풀업신호(PU<2>)를 생성하는 제2 풀업신호 생성부(304)와, 제2 디코딩신호(END2)와 제2 테스트모드 신호(TMPU)의 반전신호를 입력받아 논리곱 연산을 수행하여 제2 풀다운신호(PD<2>)를 생성하는 제2 풀다운신호 생성부(306)와, 제n 디코딩신호(ENDn)와 제1 테스트모드 신호(TMPD)의 반전신호를 입력받아 부정논리곱 연산을 수행하여 제n 풀업신호(PU<n>)를 생성하는 제n 풀업신호 생성부(308)와, 제n 디코딩신호(ENDn)와 제2 테스트모드 신호(TMPU)의 반전신호를 입력받아 논리곱 연산을 수행하여 제n 풀다운신호(PD<n>)를 생성하는 제n 풀다운신호 생성부(310)를 구비한다.
ODT 드라이버(40)는, 도4에 도시된 바와 같이, 제1 내지 제n 풀업신호(PU<1:n>)에 응답하여 DQ단자를 풀업구동하기 위한 풀업구동부(400)와 제1 내지 제n 풀다운신호(PD<1:n>)에 응답하여 DQ단자를 풀다운구동하기 위한 풀다운구동부(420)로 구성된다.
풀업구동부(400)는 전원전압단(VDDQ)과 DQ단자 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 저항(R1)으로 구성된 제1 풀업ODT부(402)와, 전원전압단(VDDQ)과 DQ단자 사이에 직렬로 연결된 PMOS 트랜지스터(P3)와 저항(R3)으로 구성된 제2 풀업ODT부(404)와, 전원전압단(VDDQ)과 DQ단자 사이에 직렬로 연결된 PMOS 트랜지스터(P5)와 저항(R5)으로 구성된 제n 풀업ODT부(406)로 구성된다. 여기서, PMOS 트랜지스터(P1)는 제1 풀업신호(PU<1>)에 응답하여 턴온되고, PMOS 트랜지스터(P3)는 제2 풀업신호(PU<2>)에 응답하여 턴온되며, PMOS 트랜지스터(P5)는 제n 풀업신호(PU<n>)에 응답하여 턴온된다.
또한, 풀다운구동부(420)는 DQ단자와 접지단(VSS)과 사이에 직렬로 연결된 NMOS 트랜지스터(N2)와 저항(R2)으로 구성된 제1 풀다운ODT부(422)와, DQ단자와 접지단(VSS)과 사이에 직렬로 연결된 NMOS 트랜지스터(N4)와 저항(R4)으로 구성된 제2 풀다운ODT부(424)와, DQ단자와 접지단(VSS)과 사이에 직렬로 연결된 NMOS 트랜지스터(N6)와 저항(R6)으로 구성된 제n 풀다운ODT부(426)로 구성된다. 여기서, NMOS 트랜지스터(N2)는 제1 풀다운신호(PD<1>)에 응답하여 턴온되고, NMOS 트랜지스터(N4)는 제2 풀다운신호(PD<2>)에 응답하여 턴온되며, NMOS 트랜지스터(N6)는 제n 풀다운신호(PD<n>)에 응답하여 턴온된다.
이와 같은 구성의 온-다이 터미네이션 저항 측정장치의 동작을 도2 내지 도4를 참고하여 설명하면 다음과 같다.
도 2를 참고하면 커맨드 디코더(10)는 외부핀 입력신호(CK, CK#, CKE, CS#, RAS#, CAS#, WE#) 및 ODT핀 입력신호(ODT)를 입력받아 DDR 이후의 제품 스펙(spec)에서 규정된 레벨로 모드 레지스터 셋(Mode Resister Set, MRS)에 따른 커맨드신호(MR1-MR4) 및 ODT 커맨드 신호(ODTIN)를 생성한다.
도 2를 참고하면 ODT 디코더(20)는 커맨드신호(MR1-4), ODT 커맨드 신호(ODTIN) 및 외부 어드레스신호(A<m:0>)를 입력받아 DDR 이후의 제품 스펙(spec)에서 규정된 ODT 값(value)을 만족하도록 제1 내지 제n 디코딩신호(END1-ENDn), 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 생성한다. 여기서, 제1 내지 제n 디코딩신호(END1-ENDn)는 적어도 하나 이상이 하이레벨로 인에이블되는데, 실시예에 따라 원하는 레벨이 되도록 설정할 수 있다. 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)의 경우 모드 레지스터 셋(Mode Resister Set, MRS)에 의해 제1 내지 제n 디코딩신호(END1-ENDn)의 인에이블이 결정된 상태에서 외부 어드레스신호(A<m:0>)의 조합에 의해 결정된다. 예를 들어, 외부 어드레스신호(A<7>)의 인에이블에 응답하여 테스트 모드에 진입하도록 하고, 외부 어드레스신호(A<6:0>)의 조합에 따라 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 포함한 다양한 테스트모드 신호의 인에이블 여부가 결정되도록 설정할 수 있다. 이와 같은 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 생성하기 위한 외부 어드레스신호(A<m:0>)의 조합은 실시예에 따라 다양하게 변경 가능하다.
도 3을 참고하면 ODT 제어부(30)는 제1 내지 제n 디코딩신호(END1-ENDn), 제 1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 입력받아, 제1 내지 제n 풀업신호(PU<1:n>) 및 제1 내지 제n 풀다운신호(PD<1:n>)를 생성한다. 이하, ODT 제어부(30)의 구체적인 동작을 ODT 모드와 테스트 모드를 나누어 설명한다.
ODT 모드에서는 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)가 로우레벨이므로 ODT 제어부(30)의 낸드게이트(ND1-ND6)들은 모두 인버터로 동작한다. 따라서, 제1 풀업신호(PU<1>)는 제1 디코딩 신호(END1)의 반전신호와 동일한 레벨이고, 제1 풀다운신호(PD<1>)는 제1 디코딩 신호(END1)와 동일한 레벨이 된다. 또한, 제2 풀업신호(PU<2>)는 제2 디코딩 신호(END2)의 반전신호와 동일한 레벨이고, 제2 풀다운신호(PD<2>)는 제2 디코딩 신호(END2)와 동일한 레벨이 된다. 그리고, 제n 풀업신호(PU<n>)는 제n 디코딩 신호(ENDn)의 반전신호와 동일한 레벨이고, 제n 풀다운신호(PD<n>)는 제n 디코딩 신호(ENDn)와 동일한 레벨이 된다. 즉, 제1 내지 제n 풀업신호(PU<1:n>) 및 제1 내지 제n 풀다운신호(PD<1:n>)의 레벨은 제1 내지 제n 디코딩신호(END1-ENDn)에 따라 결정된다.
한편, 테스트모드에서는 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU) 중 적어도 하나의 신호가 하이레벨이 된다. 우선, 제1 테스트모드 신호(TMPD)가 하이레벨이고, 제2 테스트모드 신호(TMPU)가 로우레벨인 경우 제1 내지 제n 풀업신호(PU<1:n>)는 모두 하이레벨로 디스에이블되고, 제1 내지 제n 풀다운신호(PD<1:n>)는 각각 제1 내지 제n 디코딩신호(END1-ENDn)와 동일한 레벨이 된다.
다음으로, 제1 테스트모드 신호(TMPD)가 로우레벨이고, 제2 테스트모드 신호(TMPU)가 하이레벨인 경우 제1 내지 제n 풀업신호(PU<1:n>)는 각각 제1 내지 제n 디코딩신호(END1-ENDn)의 반전신호와 동일한 레벨이고, 제1 내지 제n 풀다운신호(PD<1:n>)는 모두 로우레벨로 디스에이블된다.
마지막으로, 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)가 모두 하이레벨인 경우 제1 내지 제n 풀업신호(PU<1:n>)는 모두 하이레벨로 디스에이블되고, 제1 내지 제n 풀다운신호(PD<1:n>)는 모두 로우레벨로 디스에이블된다.
이상을 정리하면 제1 테스트모드 신호(TMPD)는 제1 내지 제n 풀업신호(PU<1:n>)를 모두 디스에이블시키는 신호로, 풀다운구동부(420) 내부의 턴온된 풀다운ODT부만의 저항값을 측정할 수 있게 한다. 이때, 턴온되는 풀다운ODT부는 제1 내지 제n 디코딩신호(END1-ENDn)의 레벨에 따라 결정된다. 또한, 제2 테스트모드 신호(TMPU)는 제1 내지 제n 풀다운신호(PD<1:n>)를 모두 디스에이블시키는 신호로, 풀업구동부(400) 내부의 턴온된 풀업ODT부만의 저항값을 측정할 수 있게 한다. 이때, 턴온되는 풀업ODT부는 제1 내지 제n 디코딩신호(END1-ENDn)의 레벨에 따라 결정된다.
도4를 참고하면 ODT 드라이버(40)는 제1 내지 제n 풀업신호(PU<1:n>) 및 제1 내지 제n 풀다운신호(PD<1:n>)를 입력받아 DQ단자를 풀업 또는 풀다운 구동한다. 이하, ODT 드라이버(40)의 동작을 제1 디코딩신호(END1)가 하이레벨이고, 제2 내지 제n 디코딩신호(END2-ENDn)가 로우레벨인 경우를 예를 들어 설명한다.
우선, 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)가 로우레벨인 ODT 모드에서 제1 풀업신호(PU<1>)는 로우레벨로, 제1 풀다운신호(PD<1>)는 하이레벨로 인에이블되고, 제2 및 제n 풀업신호(PU<2:n>)는 하이레벨로, 제2 및 제n 풀다운신호(PD<2:n>)는 로우레벨로 디스에이블된다. 따라서, 풀업구동부(400)의 PMOS 트랜지스터(P1)와 풀다운구동부(420)의 NMOS 트랜지스터(N2)가 모두 턴온된다. 이때, DQ단자는 전원전압(VDDQ)의 절반의 레벨을 갖도록 설정(스펙(spec)에서 정의)되어야 하는데, 이를 위해서는 PMOS 트랜지스터(P1)의 턴온저항값과 저항(R1)의 저항값의 합(제1 풀업ODT부(402)의 턴온저항값)이 NMOS 트랜지스터(N2)의 턴온저항값과 저항(R2)의 저항값의 합(제1 풀다운ODT부(422)의 턴온저항값)이 동일해야 한다. 그런데, 제1 풀업ODT부(402)와 제1풀다운ODT부(422)는 동시에 턴온되므로 제1 풀업ODT부(402)와 제1 풀다운ODT부(422)의 턴온저항값은 별개로 측정할 수 없다.
다음으로, 제1 테스트모드 신호(TMPD)가 하이레벨로 인에이블되는 테스트모드에서, 제1 풀업신호(PU<1>)는 하이레벨의 제1 테스트모드 신호(TMPD)에 의해 하이레벨로 디스에이블된다. 이때, 제1 풀다운신호(PD<1>)는 하이레벨의 제1 디코딩신호(END1)에 의해 하이레벨로 인에이블된다. 따라서, 풀업구동부(400)의 PMOS 트랜지스터(P1)는 턴오프되고, 풀다운구동부(420)의 NMOS 트랜지스터(N2)는 턴온된다. 이와 같이, 제1 테스트모드 신호(TMPD)가 인에이블되는 경우 제1 내지 제n 디코딩신호(END1-ENDn)의 레벨과 관계없이 풀업구동부(400)는 모두 턴오프된다. 따라서, 풀다운구동부(420)만 분리하여 턴온저항값을 측정할 수 있다. 즉, 상기 예에서 제1 풀다운ODT부(422)의 턴온저항값만을 별도로 측정할 수 있다.
다음으로, 제2 테스트모드 신호(TMPU)가 하이레벨로 인에이블되는 테스트모드에서, 제1 풀다운신호(PU<1>)는 하이레벨의 제2 테스트모드 신호(TMPU)에 의해 로우레벨로 디스에이블된다. 이때, 제1 풀업신호(PU<1>)는 하이레벨의 제1 디코딩 신호(END1)에 의해 로우레벨로 인에이블된다. 따라서, 풀업구동부(400)의 PMOS 트랜지스터(P1)는 턴온되고, 풀다운구동부(420)의 NMOS 트랜지스터(N2)는 턴오프된다. 이와 같이, 제2 테스트모드 신호(TMPU)가 인에이블되는 경우 제1 내지 제n 디코딩신호(END1-ENDn)의 레벨과 관계없이 풀다운구동부(420)는 모두 턴오프된다. 따라서, 풀업구동부(400)만 분리하여 턴온저항값을 측정할 수 있다. 즉, 상기 예에서 제1 풀업ODT부(402)의 턴온저항값만을 별도로 측정할 수 있다.
이상을 정리하면, 제1 테스트모드 신호(TMPD)는 풀다운구동부(420)의 턴온저항값만을 별도로 측정하기 위해 인에이블되는 신호이고, 제2 테스트모드 신호(TMPU)는 풀업구동부(400)의 턴온저항값만을 별도로 측정하기 위해 인에이블되는 신호이다. 따라서, 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 이용하면 제1 풀다운ODT부(422)의 턴온저항값 및 제 1 풀업ODT부(402)의 턴온저항값을 별도로 측정하고, 동일한 레벨이 되도록 상기 턴온저항값을 조정하여 DQ단자의 전압을 전원전압(VDDQ)의 절반 레벨로 구동시킬 수 있다.
도 5를 참고하면 이상 설명한 본 실시예의 온-다이 터미네이션 저항 측정장치를 적용한 반도체 메모리 장치를 확인할 수 있다.
도시된 바와 같이, 디램셀(52, 54)들의 DQ단자는 DQ 버스(DQ Bus)를 통해 메모리 제어부(50)에 연결되고, 메모리 제어부(50)의 제어신호는 DQ 버스(DQ Bus)를 통해 DQ단자에 전달된다. 이때, DQ단자는 온-다이 터미네이션(ODT) 회로에 의해 전원전압(VDDQ)의 절반 레벨로 설정되어, 메모리 제어부(50)로부터 입력되는 제어신호가 반사되는 것을 방지한다. 본 실시예의 반도체 메모리 장치에 적용된 온-다이 터미네이션(ODT) 회로는 모드 레지스터 셋(Mode Resister Set, MRS)에 따라 생성된 커맨드신호(MR1-MR4)와 외부 어드레스신호(A<m:0>)의 조합에 따라 인에이블이 결정되는 제1 테스트모드 신호(TMPD) 및 제2 테스트모드 신호(TMPU)를 입력받아 온-다이 터미네이션 저항, 즉 풀업ODT부의 턴온저항값 또는 풀다운ODT부의 턴온 저항값을 별개로 측정할 수 있는 온-다이 터미네이션 저항 측정장치로 동작한다. 이는 앞서 도2 내지 도4를 통해 구체적으로 설명하였으므로, 구체적인 설명은 생략한다.
상기에서 본 발명에 따른 온-다이 터미네이션 저항 측정장치는 비록 온-다이 터미네이션 저항을 조절하는 데 사용되는 것을 예로 들어 설명했지만, 회로 부분 별로 저항값을 측정하여 저항값의 조절이 필요한 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 온-다이 터미네이션 저항 측정장치는 온-다이 터미네이션 회로의 풀업ODT부와 풀다운ODT부의 저항값을 개별적으로 측정할 수 있는 테스트모드를 구비함으로써, 풀업ODT부와 풀다운ODT부의 저항값을 동일하게 조절할 수 있는 효과가 있다.

Claims (27)

  1. 모드 레지스터 셋에 따른 커맨드 신호를 디코딩하여 다수의 디코딩신호를 생성하고, 어드레스신호를 디코딩하여 제1 및 제2 테스트모드 신호를 생성하는 ODT 디코더;
    상기 제1 및 제2 테스트모드신호에 응답하여 상기 디코딩 신호로부터 다수의 풀업신호와 다수의 풀다운신호를 생성하되, 상기 다수의 풀업신호는 상기 제1 테스트모드신호가 인에이블되는 경우 모두 디스에이블되고, 상기 다수의 풀다운신호는 상기 제2 테스트모드신호가 인에이블되는 경우 모두 디스에이블되는 ODT 제어부; 및
    상기 풀업신호 및 풀다운신호를 입력받아 데이터단자를 구동하는 드라이버를 포함하는 온-다이 터미네이션 저항 측정장치.
  2. 제 1항에 있어서, 상기 다수의 디코딩 신호 중 적어도 하나는 모드 레지스터 셋(MRS)에서 온-다이 터미네이션 모드 설정에 의해 인에이블되는 온-다이 터미네이션 저항 측정장치.
  3. 제 1항에 있어서, 상기 ODT 제어부는
    상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제1 디코딩 신호에 응답하여 인에이블되는 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 테스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀다운신호를 생성하 는 제1 풀업/풀다운 신호 생성부; 및
    상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제2 디코딩 신호에 응답하여 인에이블된 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제1 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀다운신호를 생성하는 제2 풀업/풀다운 신호 생성부를 포함하는 온-다이 터미네이션 저항 측정장치.
  4. 제 3항에 있어서, 상기 제1 풀업/풀다운 신호 생성부는
    상기 제1 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀업신호를 생성하는 풀업신호 생성부; 및
    상기 제1 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀다운신호를 생성하는 풀다운신호 생성부를 포함하는 온-다이 터미네이션 저항 측정장치.
  5. 제 4항에 있어서, 상기 풀업신호 생성부는 부정논리곱 연산을 수행하고, 상기 풀다운신호 생성부는 논리곱 연산을 수행하는 온-다이 터미네이션 저항 측정장치.
  6. 제 3항에 있어서, 상기 제2 풀업/풀다운 신호 생성부는
    상기 제2 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀업신호를 생성하는 풀업신호 생성부; 및
    상기 제2 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀다운신호를 생성하는 풀다운신호 생성부를 포함하는 온-다이 터미네이션 저항 측정장치.
  7. 제 6항에 있어서, 상기 풀업신호 생성부는 부정논리곱 연산을 수행하고, 상기 풀다운신호 생성부는 논리곱 연산을 수행하는 온-다이 터미네이션 저항 측정장치.
  8. 제 3항에 있어서, 상기 드라이버는
    상기 제1 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제1 풀업부;
    상기 제1 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제1 풀다운부;
    상기 제2 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제2 풀업부; 및
    상기 제2 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제2 풀다운부를 포함하는 온-다이 터미네이션 저항 측정장치.
  9. 제 8항에 있어서, 상기 제1 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제1 풀업신호에 응답하여 턴온되는 온-다이 터미네이션 저항 측정장치.
  10. 제 8항에 있어서, 상기 제1 풀다운부는 상기 데이터단자와 접지단 사이에 직렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제1 풀다운신호에 응답하여 턴온되는 온-다이 터미네이션 저항 측정장치.
  11. 제 8항에 있어서, 상기 제2 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제2 풀업신호에 응답하여 턴온되는 온-다이 터미네이션 저항 측정장치.
  12. 제 8항에 있어서, 상기 제2 풀다운부는 상기 데이터단자와 접지단 사이에 직 렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제2 풀다운신호에 응답하여 턴온되는 온-다이 터미네이션 저항 측정장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 데이터버스와 데이터단자를 통해 연결되고, 상기 데이터단자의 임피던스 매칭을 위해 온-다이 터미네이션 저항을 포함하는 디램셀로 구성된 반도체 메모리 장치에 있어서,
    모드 레지스터 셋에 따른 커맨드 신호를 디코딩하여 다수의 디코딩신호를 생성하고, 어드레스신호를 디코딩하여 제1 및 제2 테스트모드 신호를 생성하는 ODT 디코더;
    상기 제1 및 제2 테스트모드신호에 응답하여 상기 디코딩 신호로부터 다수의 풀업신호와 다수의 풀다운신호를 생성하되, 상기 다수의 풀업신호는 상기 제1 테스트모드신호가 인에이블되는 경우 모두 디스에이블되고, 상기 다수의 풀다운신호는 상기 제2 테스트모드신호가 인에이블되는 경우 모두 디스에이블되는 ODT 제어부; 및
    상기 풀업신호 및 풀다운신호를 입력받아 데이터출력단을 구동하는 드라이버를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 다수의 디코딩 신호 중 적어도 하나는 온-다이 터미네이션 모드 설정을 위한 모드 레지스터 셋(MRS)에 의해 인에이블되는 반도체 메모리 장치.
  18. 제 16항에 있어서, 상기 ODT 제어부는
    상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제1 디코딩 신호에 응답하여 인에이블되는 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 테 스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제1 풀다운신호를 생성하는 제1 풀업/풀다운 신호 생성부; 및
    상기 제1 및 제2 테스트모드 신호가 디스에이블 상태에서 제2 디코딩 신호에 응답하여 인에이블된 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제1 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀업신호를 생성하며, 상기 제2 테스트모드 신호가 인에이블 상태에서 디스에이블된 제2 풀다운신호를 생성하는 제2 풀업/풀다운 신호 생성부를 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 제1 풀업/풀다운 신호 생성부는
    상기 제1 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀업신호를 생성하는 풀업신호 생성부; 및
    상기 제1 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제1 풀다운신호를 생성하는 풀다운신호 생성부를 포함하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 풀업신호 생성부는 부정논리곱 연산을 수행하고, 상기 풀다운신호 생성부는 논리곱 연산을 수행하는 반도체 메모리 장치.
  21. 제 18항에 있어서, 상기 제2 풀업/풀다운 신호 생성부는
    상기 제2 디코딩 신호와 상기 제1 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀업신호를 생성하는 풀업신호 생성부; 및
    상기 제2 디코딩 신호와 상기 제2 테스트모드 신호의 반전신호를 입력받아 논리 연산을 수행하여 제2 풀다운신호를 생성하는 풀다운신호 생성부를 포함하는 반도체 메모리 장치.
  22. 제 21항에 있어서, 상기 풀업신호 생성부는 부정논리곱 연산을 수행하고, 상기 풀다운신호 생성부는 논리곱 연산을 수행하는 반도체 메모리 장치.
  23. 제 18항에 있어서, 상기 드라이버는
    상기 제1 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제1 풀업부;
    상기 제1 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제1 풀다운부;
    상기 제2 풀업신호에 응답하여 상기 데이터단자를 풀업구동하는 제2 풀업부; 및
    상기 제2 풀다운신호에 응답하여 상기 데이터단자를 풀다운구동하는 제2 풀다운부를 포함하는 반도체 메모리 장치.
  24. 제 23항에 있어서, 상기 제1 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제1 풀업신호에 응답하여 턴온되는 반도체 메모리 장치.
  25. 제 23항에 있어서, 상기 제1 풀다운부는 상기 데이터단자와 접지단 사이에 직렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제1 풀다운신호에 응답하여 턴온되는 반도체 메모리 장치.
  26. 제 23항에 있어서, 상기 제2 풀업부는 전원전압단과 상기 데이터단자 사이에 직렬연결된 PMOS 트랜지스터와 저항소자를 포함하되, 상기 PMOS 트랜지스터는 상기 제2 풀업신호에 응답하여 턴온되는 반도체 메모리 장치.
  27. 제 23항에 있어서, 상기 제2 풀다운부는 상기 데이터단자와 접지단 사이에 직렬연결된 NMOS 트랜지스터와 저항소자를 포함하되, 상기 NMOS 트랜지스터는 상기 제2 풀다운신호에 응답하여 턴온되는 반도체 메모리 장치.
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