KR20050019453A - 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 - Google Patents

단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 Download PDF

Info

Publication number
KR20050019453A
KR20050019453A KR1020030057245A KR20030057245A KR20050019453A KR 20050019453 A KR20050019453 A KR 20050019453A KR 1020030057245 A KR1020030057245 A KR 1020030057245A KR 20030057245 A KR20030057245 A KR 20030057245A KR 20050019453 A KR20050019453 A KR 20050019453A
Authority
KR
South Korea
Prior art keywords
circuit
impedance
termination
impedance control
control codes
Prior art date
Application number
KR1020030057245A
Other languages
English (en)
Other versions
KR100583636B1 (ko
Inventor
박윤식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030057245A priority Critical patent/KR100583636B1/ko
Priority to JP2004218834A priority patent/JP4532195B2/ja
Priority to US10/912,942 priority patent/US7148721B2/en
Priority to DE102004041023A priority patent/DE102004041023B4/de
Publication of KR20050019453A publication Critical patent/KR20050019453A/ko
Application granted granted Critical
Publication of KR100583636B1 publication Critical patent/KR100583636B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end

Abstract

본 발명에 따른 반도체 집적 회로 장치는 외부 기준 저항기에 연결되며, 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 임피던스 제어 회로를 포함한다. 입력 회로는 입력 신호 전송 라인을 통해 외부 신호를 입력받고, 입력된 신호를 내부 회로로 출력한다. 종결 회로는 임피던스 제어 코드들 중 적어도 하나에 응답하여 입력 신호 전송 라인을 종결시킨다. 출력 회로는 내부 회로로부터 출력되는 신호에 따라 출력 신호 전송 라인을 구동하며, 임피던스가 임피던스 제어 코드들에 따라 가변된다.

Description

단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩 구동 회로의 임피던스를 제어하는 장치{DEVICE OF CONTROLLING IMPEDANCE OF TERMINATION CIRCUIT AND OFF-CHIP DRIVER CIRCUIT USING ONE REFERENCE RESISTOR}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 프로그램 가능한 버스 종결 회로 (programmable bus termination circuit) 및 프로그램 가능한 임피던스 출력 구동 회로 (programmable impedance output driver circuit)를 포함하는 반도체 집적 회로 장치에 관한 것이다.
더블 데이터 레이트 (double data rate: DDR) 메모리를 포함한 고속 집적 회로 장치를 설계함에 있어서, 이전 버전의 집적 회로 장치와 대비하여 볼 때 데이터/어드레스/제어 신호의 입력 및 출력과 관련된 AC 특성이 매우 중요해지고 있다. AC 특성은 집적 회로 장치 또는 집적 회로 장치를 제어하기 위한 컨트롤러 자체의 문제에 기인하기보다는 두 개 또는 그 이상의 장치들을 연결하는 채널의 특성에 기인한다. 그러므로, 채널 특성 (channel characteristic)을 고려하여 고속 집적 회로 장치를 설계하는 것이 무엇보다 중요하다.
채널 특성을 향상시키기 위한 다양한 노력들이 진행되어 오고 있다. 그러한 노력들의 일환으로서, 프로그램 가능한 임피던스 온-다이 종결 회로 및 오프-칩 구동 회로가 제안되어 오고 있다. 예시적인 온-다이 종결 회로 및 오프-칩 구동 회로가 U.S. Patent No. 5,666,078에 "PROGRAMMABLE IMPEDANCE OUTPUT DRIVER"라는 제목으로, U.S. Patent No. 5,955,894에 "METHOD FOR CONTROLLING THE IMPEDANCE OF A DRIVER CIRCUIT"라는 제목으로, U.S. Patent No. 6,157,206에 "ON-CHIP TERMINATION"라는 제목으로, 그리고 대한민국특허번호 제10-0332455호에 "반도체 장치의 가변 임피던스 콘트롤 회로 및 오프 칩 구동 회로와 가변 임피던스 콘트롤 방법"이라는 제목으로 각각 기재되어 있다.
잘 알려진 바와 같이, 온-다이 종결 회로 및 오프-칩 구동 회로의 임피던스는 서로 상이한 값들을 갖도록 조정된다. 예를 들면, 온-다이 종결 회로의 임피던스는 60Ω의 임피던스를 갖도록 대응하는 제어 회로에 의해서 조정되고, 오프-칩 구동 회로의 임피던스는 40Ω의 임피던스를 갖도록 대응하는 제어 회로에 의해서 조정된다. 즉, 앞서 언급된 특허들에서 알 수 있듯이, 온-다이 종결 회로 및 오프-칩 구동 회로의 임피던스를 제어하기 위해서는 대응하는 임피던스 제어 회로들 및 외부 기준 저항기들이 개별적으로 사용되고 있다.
하지만, 이러한 임피던스 제어 방식을 통해 채널 특성을 향상시키고자 하는 경우, 칩 사이즈 뿐만 아니라 핀 수가 필연적으로 증가하며, 이는 반도체 집적 회로 장치를 설계하는 데 부담이 된다.
본 발명의 목적은 하나의 외부 기준 저항기를 이용하여 종결 회로 및 오프-칩 구동 회로를 제어할 수 있는 임피던스 제어 구조와 그것을 포함한 반도체 집적 회로 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적 회로 장치는 임피던스 제어 회로, 입력 회로, 출력 회로 그리고 종결 회로를 포함한다. 임피던스 제어 회로는 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생한다. 입력 회로는 입력 신호 전송 라인을 통해 외부 신호를 입력받고, 상기 입력된 신호를 내부 회로로 출력한다. 종결 회로는 상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 신호 전송 라인을 종결시킨다. 출력 회로는 상기 내부 회로로부터 출력되는 신호에 따라 출력 신호 전송 라인을 구동하며, 임피던스가 상기 임피던스 제어 코드들에 따라 가변된다.
이 실시예에 있어서, 상기 종결 회로는 상기 입력 신호 전송 라인에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들 중 어느 하나에 의해서 제어된다. 또는, 상기 종결 회로는 상기 입력 신호 전송 라인에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들에 의해서 제어된다. 상기 구동 회로는 상기 출력 신호 전송 라인에 병렬 연결된 복수 개의 구동기들을 포함하며, 상기 구동기들 각각의 임피던스는 상기 임피던스 제어 코드들에 따라 조정된다.
이 실시예에 있어서, 상기 임피던스 제어 회로는 상기 외부 가변 저항기와 연결되는 패드와; 상기 패드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 임피던스 제어 코드들 중 제 1 임피던스 제어 코드에 의해서 제어되는 제 1 가변 임피던스 회로와; 상기 패드의 전압을 기준 전압과 비교하는 제 1 비교기와; 상기 제 1 비교기의 출력에 응답하여 상기 제 1 임피던스 제어 코드를 발생하는 제 1 업/다운 카운터와; 내부 노드에 연결되며, 상기 외부가변 저항기와 동일한 임피던스를 갖도록 상기 제 1 임피던스 제어 코드에 의해서 제어되는 제 2 가변 임피던스 회로와; 상기 내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 임피던스 제어 코드들 중 제 2 임피던스 제어 코드에 의해서 제어되는 제 3 가변 임피던스 회로와; 상기 내부 노드의 전압과 상기 패드의 전압을 비교하는 제 2 비교기와; 그리고 상기 제 2 비교기의 출력에 응답하여 상기 제 2 임피던스 제어 코드를 발생하는 제 2 업/다운 카운터를 포함한다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와; 고정 임피던스 제어 코드들을 발생하는 제 1 코드 발생 회로와; 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들을 발생하는 제 2 코드 발생 회로와; 코드 선택 신호에 응답하여 상기 고정 임피던스 제어 코드들 또는 상기 가변 임피던스 제어 코드들을 선택하는 선택 회로와; 상기 감지 증폭 회로로부터 출력되는 데이터 및 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와; 읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하며, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와; 쓰기 동작 동안 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 제 1 종결 회로를 포함한다.
이 실시예에 있어서, 반도체 메모리 장치는 입력 전송 라인들을 통해 입력되는 어드레스 및 제어 신호들을 입력받는 입력 버퍼 회로와; 상기 입력 버퍼 회로로부터 출력되는 행 어드레스에 응답하여 상기 행들을 선택하는 행 디코더 회로와; 상기 입력 버퍼 회로로부터 출력되는 열 어드레스에 응답하여 상기 열들을 선택하는 열 디코더 회로와; 그리고 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 전송 라인들을 종결시키는 제 2 종결 회로를 더 포함한다.
이 실시예에 있어서, 상기 제 2 코드 발생 회로는 상기 외부 가변 저항기와 연결되는 패드와; 상기 패드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 가변 임피던스 제어 코드들 중 제 1 가변 임피던스 제어 코드에 의해서 제어되는 제 1 가변 임피던스 회로와; 상기 패드의 전압을 기준 전압과 비교하는 제 1 비교기와; 상기 제 1 비교기의 출력에 응답하여 상기 제 1 가변 임피던스 제어 코드를 발생하는 제 1 업/다운 카운터와; 내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 제 1 가변 임피던스 제어 코드에 의해서 제어되는 제 2 가변 임피던스 회로와; 상기 내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 가변 임피던스 제어 코드들 중 제 2 가변 임피던스 제어 코드에 의해서 제어되는 제 3 가변 임피던스 회로와; 상기 내부 노드의 전압과 상기 패드의 전압을 비교하는 제 2 비교기와; 그리고 상기 제 2 비교기의 출력에 응답하여 상기 제 2 가변 임피던스 제어 코드를 발생하는 제 2 업/다운 카운터를 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로 장치는 입력 신호 전송 라인을 통해 외부 신호를 입력받고, 상기 입력된 신호를 내부 회로로 출력하는 입력 회로와; 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 임피던스 제어 회로와; 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 신호 전송 라인을 종결시키는 종결 회로와; 그리고 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 내부 회로로부터 출력되는 신호에 따라 출력 신호 전송 라인을 구동하되, 임피던스가 상기 임피던스 제어 코드들에 따라 가변되는 출력 회로를 포함하며, 상기 종결 회로 및 상기 출력 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 임피던스 제어 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와; 고정 임피던스 제어 코드들을 발생하는 제 1 코드 발생 회로와; 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 외부 기준 저항기의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들을 발생하는 제 2 코드 발생 회로와; 코드 선택 신호에 응답하여 상기 고정 임피던스 제어 코드들 또는 상기 가변 임피던스 제어 코드들을 선택하는 선택 회로와; 상기 감지 증폭 회로로부터 출력되는 데이터 및 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와; 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하되, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와; 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 쓰기 동작 동안 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 제 1 종결 회로를 포함하며, 상기 제 1 종결 회로 및 상기 출력 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 2 코드 발생 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는다.
이 실시예에 있어서, 반도체 메모리 장치는 입력 전송 라인들을 통해 입력되는 어드레스 및 제어 신호들을 입력받는 입력 버퍼 회로와; 상기 입력 버퍼 회로로부터 출력되는 행 어드레스에 응답하여 상기 행들을 선택하는 행 디코더 회로와; 상기 입력 버퍼 회로로부터 출력되는 열 어드레스에 응답하여 상기 열들을 선택하는 열 디코더 회로와; 그리고 이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 전송 라인들을 종결시키는 제 2 종결 회로를 더 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와; 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 코드 발생 회로와; 상기 감지 증폭 회로로부터 출력되는 데이터 및 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와; 읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하며, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와; 그리고 쓰기 동작 동안 상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 종결 회로를 포함한다.
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 반도체 집적 회로 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 집적 회로 장치 (100)는 다른 집적 회로 장치와 통신하도록 수신기 (receiver) (110)와 구동기 (driver) (120)를 포함한다. 수신기 (110)는 신호 전송 라인 (TL0)을 통해 패드 (131)에 연결되며, 외부에서 패드 (131)로 전송되는 신호 (예를 들면, 제어 신호들 또는 어드레스 신호들)를 입력받는다. 구동기 (120)는 신호 전송 라인 (TL1)을 통해 패드 (132)에 연결되며, 내부 회로 (140)로부터 출력되는 신호 (예를 들면, 데이터)에 따라 신호 전송 라인 (TL1)을 구동한다.
신호 전송 라인 (TL0)에는 종결 회로 (termination circuit) (150)가 연결되며, 비록 도면에는 도시되지 않았지만, 패드 (131)는 외부의 전송 라인을 통해 다른 집적 회로 장치와 연결될 것이다. 종결 회로 (150)는 외부 전송 라인 (미도시됨)과 수신기 (110) 사이의 임피던스 불일치 (impedance mismatch)로 인한 신호 반사를 줄일 수 있도록 신호 전송 라인 (TL0)을 종결시킨다. 임피던스 제어 회로 (impedance control circuit) (160)는 외부 기준 저항기 (REXT)와 연결된 패드 (133)에 연결되며, 외부 기준 저항기 (REXT)의 임피던스에 따라 가변되는 제어 코드를 생성한다. 종결 회로 (150) 및 구동기 (120)는 임피던스 제어 회로 (160)에서 생성된 제어 코드에 의해서 동시에 제어된다. 따라서, 임피던스 제어 회로 (160)는 외부 기준 저항기 (REXT)의 임피던스에 따라 종결 회로 (150)의 임피던스 뿐만 아니라 구동기 (120)의 임피던스를 동시에 가변적으로 제어한다.
본 발명에 따른 반도체 집적 회로 장치 (100)는 하나의 외부 기준 저항기 (REXT)를 이용한 임피던스 제어 회로 (160)에서 생성된 제어 코드에 따라 종결 회로 (150)의 임피던스 및 구동기 (120)의 임피던스가 동시에 제어되도록 구현된다.
본 발명에 따른 가변 임피던스 제어 구조가 반도체 집적 회로 장치로서 반도체 메모리 장치를 이용하여 이하 상세히 설명될 것이다. 비록 본 발명에 따른 가변 임피던스 제어 구조가 반도체 메모리 장치를 이용하여 설명되지만, 본 발명에 따른 가변 임피던스 제어 구조가 여기에 기재된 반도체 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 예를 들면, 본 발명에 따른 가변 임피던스 제어 구조는 높은 주파수 영역에서 동작하는 전자 장치들에 적용될 수 있다.
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다. 본 발명에 따른 반도체 메모리 장치는 채널 특성에 민감한 고주파 메모리로, 예를 들면, 더블 데이터 레이트 (double data rate: DDR) 메모리이다. 하지만, 본 발명에 따른 반도체 메모리 장치가 DDR 메모리에 국한되지 않음은 자명하다.
도 2를 참조하면, 본 발명의 반도체 메모리 장치 (200)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (210)를 포함하며, 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이 (210)는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들을 포함한다. 행 디코더 회로 (row decoder circuit) (220)는 어드레스 및 명령 버퍼 회로 (address and command buffer circuit) (230)로부터 출력되는 행 어드레스에 따라 메모리 셀 어레이 (210)의 행들을 선택한다. 열 디코더 회로 (column decoder circuit) (240)는 어드레스 및 명령 버퍼 회로 (230)로부터 출력되는 열 어드레스에 따라 메모리 셀 어레이 (210)의 열들을 선택한다. 감지 증폭 회로 (sense amplifier circuit) (250)는 읽기 동작시 메모리 셀 어레이 (210)로부터 데이터를 읽고 쓰기 동작시 메모리 셀 어레이 (210)에 데이터를 쓴다.
구동 제어 회로 (260)는 감지 증폭 회로 (250)로부터 출력되는 데이터를 입력받고, 임피던스 제어 코드들 (UPC, DNC)에 응답하여 풀업 및 풀다운 제어 신호들 (PDi, PUi)을 발생한다. 오프-칩 구동 회로 (270)는 구동 제어 회로 (260)로부터 출력되는 풀업 및 풀다운 제어 신호들 (PDi, PUi)에 응답하여 출력 신호 전송 라인들 (TL_OUT1-TL_OUT3)을 구동한다. 출력 신호 전송 라인들 (TL_OUT1-TL_OUT3)은 대응하는 패드들 (PAD4-PAD6)에 각각 연결된다. 오프-칩 구동 회로 (270)의 임피던스는 풀업 및 풀다운 제어 신호들 (PUi, PDi)의 선택적인 활성화에 따라 가변될 것이다. 이는 이후 상세히 설명될 것이다. 데이터 입력 회로 (280)는 입력 신호 전송 라인들 (TL_IN10-TL_IN30)을 통해 대응하는 패드들 (PAD4-PAD6)에 각각 연결되며, 패드들 (PAD4-PAD6)에 인가되는 데이터를 감지 증폭 회로 (250)로 전송한다. 입력 신호 전송 라인들 (TL_IN10-TL_IN30)에는 종결 회로 (termination circuit) (290)가 연결되어 있다. 종결 회로 (290)는 임피던스 제어 코드 (UPC) 또는 임피던스 제어 코드들 (UPC, DNC)에 응답하여 동작하며, 외부 전송 라인 (미도시됨)과 수신기로서 데이터 입력 회로 (280) 사이의 임피던스 불일치로 인한 신호 반사를 줄일 수 있도록 입력 신호 전송 라인들 (TL_IN10-TL_IN30)을 종결시킨다.
이 실시예에 있어서, 구동 제어 회로 (260) 및 오프-칩 구동 회로 (270)는 읽기 동작을 나타내는 제어 신호 (REN)의 활성화시에 동작하며, 데이터 입력 회로 (280) 및 종결 회로 (290)는 쓰기 동작을 나타내는 제어 신호 (WEN)의 활성화시에 동작한다.
계속해서 도 2를 참조하면, 어드레스 및 명령 버퍼 회로 (230)는 입력 신호 전송 라인들 (TL_IN11-TL_IN31)을 통해 패드들 (PAD1-PAD3)에 각각 연결되어 있다. 어드레스 및 명령 버퍼 회로 (230)는 입력 신호 전송 라인들 (TL_IN11-TL_IN31)을 통해 외부로부터 정해진 타이밍에 따라 어드레스 및 제어 명령을 입력받는다. 입력 어드레스 중 행 어드레스는 행 디코더 회로 (220)로 전달되고, 열 어드레스는 열 디코더 회로 (240)로 전달된다. 입력 신호 전송 라인들 (TL_IN11-TL_IN31)에는 종결 회로 (300)가 연결되어 있다. 종결 회로 (300)는 임피던스 제어 코드 (UPC) 또는 임피던스 제어 코드들 (UPC, DNC)에 응답하여 동작하며, 외부 전송 라인 (미도시됨)과 수신기로서 어드레스 및 명령 버퍼 회로 (230) 사이의 임피던스 불일치로 인한 신호 반사를 줄일 수 있도록 입력 신호 전송 라인들 (TL_IN11-TL_IN31)을 종결시킨다.
도 2에 도시된 바와 같이, 패드 (PAD7)에는 외부 기준 저항기 (REXT) 및 가변 임피던스 코드 발생 회로 (variable impedance code generator circuit) (310)가 연결되어 있다. 가변 임피던스 코드 발생 회로 (310)는 외부 기준 저항기 (REXT)의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들 (UPCV, DNCV)을 발생한다. 고정 임피던스 코드 발생기 (320)는 외부 기준 저항기 (REXT)의 임피던스와 관계없이 고정된 임피던스 제어 코드들 (UPCF, DNCF)을 발생한다. 이는 이후 상세히 설명될 것이다. 프로그램 레지스터 (programmable register) (330)는 외부로부터의 명령에 따라 프로그램 가능하도록 구성되며, 프로그램 값에 따라 코드 선택 신호 (SEL) 및 오프셋 선택 신호들 (OFFSET1, OFFSET2)을 발생한다. 예를 들면, 프로그램 레지스터 (330)는 이 분야에 잘 알려진 모드 레지스터 세트 (mode register set: MRS)으로 구현될 수 있다. 또는, 프로그램 레지스터 (330)가 다른 로직 회로를 이용하여 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 선택 회로 (340)는 코드 선택 신호 (SEL)에 응답하여 가변 임피던스 코드 발생 회로 (310)의 가변 임피던스 제어 코드들 (UPCV, DNCV) 또는 고정 임피던스 코드 발생 회로 (320)의 고정 임피던스 제어 코드들 (UPCF, DNCF)을 임피던스 제어 코드들 (UPC, DNC)로서 선택한다. 선택된 제어 코드들 (UPC, DNC)은 구동 제어 회로 (260) 및 종결 회로들 (290, 300)에 전달된다.
이상의 설명으로부터 알 수 있듯이, 종결 회로들 (290, 300)의 임피던스는 선택된 제어 코드들 (UPC, DNC)에 의해서 가변됨과 동시에 오프-칩 구동 회로 (270)의 임피던스 역시 선택된 제어 코드들 (UPC, DNC)에 따라 제어된다. 결과적으로, 하나의 외부 기준 저항기 (REXT) 및 하나의 임피던스 코드 발생기 (310)를 이용하여 종결 회로들 (290, 300)의 임피던스 및 오프-칩 구동 회로 (270)의 임피던스를 동시에 조정하는 것이 가능하다.
도 3은 도 2에 도시된 가변 임피던스 코드 발생 회로의 바람직한 실시예이다. 도 3을 참조하면, 본 발명에 따른 가변 임피던스 코드 발생 회로 (310)는 제 1 및 제 2 비교기들 (first and second comparators) (311, 312), 제 1 및 제 2 카운터들 (first and second counters) (313, 314), 그리고 가변 임피던스 회로들 (variable impedance circuits) (315, 316, 317)을 포함한다.
제 1 비교기 (311)는 패드 (PAD7)의 전압이 소정의 기준 전압 (VREF) (예를 들면, VDDQ/2)보다 높은 지의 여부를 검출한다. 제 1 카운터 (313)는 제 1 비교기 (311)의 출력에 응답하여 가변 임피던스 제어 코드 (UPCV)을 발생한다. 제 1 및 제 2 가변 임피던스 회로들 (315, 316) 각각의 임피던스는 제 1 카운터 (313)로부터 출력되는 가변 임피던스 제어 코드 (UPCV)에 의해서 가변된다. 이러한 동작은 패드 (PAD7)의 전압이 기준 전압 (VREF)이 될 때까지 반복적으로 수행될 것이다. 이와 동시에, 제 2 비교기 (312)는 내부 노드 (ND10)의 전압이 패드 (PAD7)의 전압보다 높은 지의 여부를 검출한다. 제 2 카운터 (314)는 제 2 비교기 (312)의 출력에 응답하여 가변 임피던스 제어 코드 (DNCV)를 발생한다. 제 3 가변 임피던스 회로 (317)의 임피던스는 제 2 카운터 (314)로부터 출력되는 임피던스 제어 코드 (DNCV)에 의해서 가변된다. 이러한 동작은 내부 노드 (ND10)의 전압이 패드 (PAD7)의 전압이 될 때까지 반복적으로 수행될 것이다.
예를 들면, 외부 기준 저항기 (REXT)가 240Ω이라고 가정하면, 가변 임피던스 회로들 (315, 316, 317) 각각은 비교기들 (311, 312)과 카운터들 (313, 314)을 통해 240Ω의 임피던스를 갖도록 제어될 것이다.
이 실시예에 있어서, 제 1 및 제 2 카운터들 (313, 314)은 7-비트 업/다운 카운터 (7-bit up/down counter)이다. 이 경우, 가변 임피던스 제어 코드들 (UPCV, DNCV) 각각은 7-비트 코드이다. 하지만, 본 발명에 따른 제어 코드들 (UPCV, DNCV)이 이에 제한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4a 및 도 4b는 도 3에 도시된 가변 임피던스 회로들의 실시예들을 보여주는 회로도들이다. 먼저, 가변 임피던스 회로 (315)를 보여주는 도 4a를 참조하면, 가변 임피던스 회로 (315)는 가변 임피던스 제어 코드 신호들 (UPCV<6>-UPCV<0>)에 각각 대응하는 쌍들의 PMOS 트랜지스터 및 저항기를 포함한다. 각 쌍의 PMOS 트랜지스터 및 저항기는 전원 전압과 패드 (PAD7) 사이에 직렬로 연결되어 있다. 가변 임피던스 회로 (315)의 PMOS 트랜지스터들 (1WP-64WP)은 이중 가중치 트랜지스터들 (binary-weighted transistors)이고, 가변 임피던스 회로 (315)의 저항기들 (1R-64R)은 이중 가중치 저항기들 (binary-weighted resistors)이다. 가변 임피던스 제어 코드 신호들 (UPCV<6>-UPCV<0>)의 선택적인 활성화에 따라 이중 가중치 트랜지스터들이 선택적으로 활성화되며, 그 결과 가변 임피던스 회로 (315)는 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다. 비록 도면에는 도시되지 않았지만, 가변 임피던스 회로 (316) 역시 도 4a에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.
가변 임피던스 회로 (317)를 보여주는 도 4b를 참조하면, 가변 임피던스 회로 (317)는 가변 임피던스 제어 코드 신호들 (DNCV<6>-DNCV<0>)에 각각 대응하는 쌍들의 NMOS 트랜지스터 및 저항기를 포함한다. 각 쌍의 NMOS 트랜지스터 및 저항기는 내부 노드 (ND10)와 접지 전압 사이에 직렬로 연결되어 있다. 가변 임피던스 회로 (317)의 NMOS 트랜지스터들 (1WN-64WN)은 이중 가중치 트랜지스터들 (binary-weighted transistors)이고, 가변 임피던스 회로 (317)의 저항기들 (1R-64R)은 이중 가중치 저항기들 (binary-weighted resistors)이다. 가변 임피던스 제어 코드 신호들 (DNCV<6>-DNCV<0>)의 선택적인 활성화에 따라 이중 가중치 트랜지스터들이 선택적으로 활성화되며, 그 결과 가변 임피던스 회로 (317)는 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다.
도 5는 본 발명의 바람직한 실시예에 따라 도 2에 도시된 고정 임피던스 코드 발생 회로 (320)를 보여주는 회로도이다.
도 5를 참조하면, 본 발명에 따른 고정 임피던스 코드 발생 회로 (320)는 정해진 값에 따라 고정 임피던스 제어 코드 신호들 (UPCF<0>-UPCF<6>)이 전원 전압 (VCC)과 접지 전압 (VSS)에 선택적으로 연결되도록 구성된다. 비록 도면에는 도시되지 않았지만, 고정 임피던스 코드 발생 회로 (320)는 고정 임피던스 제어 코드 (UPCF)가 외부 데이터에 의해서 프로그램되도록 구성될 수 있다. 고정 임피던스 코드 발생 회로 (320)는 도 4에 도시된 것과 동일한 방식으로 또는 앞서 언급된 프로그램 방식으로 고정 임피던스 제어 코드 (DNCF)를 발생할 것이다. 또는 임피던스 제어 코드 (UPCF)는 동일한 코드 값을 갖도록 임피던스 제어 코드 (DNCF)로서 사용될 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 선택 회로 (340)를 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 선택 회로 (340)는 복수 개의, 예를 들면, 14개의 2:1 멀티플렉서들 (MUX1-MUX14)로 구성된다. 멀티플렉서 (MUX1)는 인버터 (INV10)와 전달 게이트 (TG10)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 나머지 멀티플렉서들 (MUX2-MUX14)은 멀티플렉서 (MUX1)와 동일하게 구성된다. 멀티플렉서 (MUX1)은 가변 임피던스 코드 발생 회로 (310)로부터 출력되는 대응하는 가변 임피던스 제어 코드 신호 (UPCV<6>)와 고정 임피던스 코드 발생 회로 (320)로부터 출력되는 대응하는 고정 임피던스 제어 코드 신호 (UPCF<6>)을 입력받고, 코드 선택 신호 (SEL)에 응답하여 입력 신호들 중 하나를 선택한다. 나머지 멀티플렉서들 (MUX2-MUX7) 역시 멀티플렉서 (MUX1)과 동일한 방식으로 동작한다. 멀티플렉서 (MUX8)은 가변 임피던스 코드 발생 회로 (310)로부터 출력되는 대응하는 가변 임피던스 제어 코드 신호 (DNCV<6>)와 고정 임피던스 코드 발생 회로 (320)로부터 출력되는 대응하는 고정 임피던스 제어 코드 신호 (DNCF<6>)을 입력받고, 코드 선택 신호 (SEL)에 응답하여 입력 신호들 중 하나를 선택한다. 나머지 멀티플렉서들 (MUX9-MUX14) 역시 멀티플렉서 (MUX8)과 동일한 방식으로 동작한다.
코드 선택 신호 (SEL)가 로우 레벨일 때, 선택 회로 (340)는 가변 임피던스 코드 발생 회로 (310)로부터 출력되는 가변 임피던스 제어 코드들 (UPCV, DNCV)을 선택한다. 코드 선택 신호 (SEL)가 하이 레벨일 때, 선택 회로 (340)는 고정 임피던스 코드 발생 회로 (320)로부터 출력되는 고정 임피던스 제어 코드들 (UPCF, DNCF)을 선택한다.
도 7은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 구동 제어 회로 (260)를 보여주는 회로도이다.
도 7을 참조하면, 본 발명의 구동 제어 회로 (260)는 도 2의 선택 회로 (340)로부터 출력되는 임피던스 제어 코드들 (UPC, DNC) 및 도 2의 감지 증폭 회로 (250)로부터 출력되는 데이터 (DATA_OUT)을 입력받고, 풀업 및 풀다운 제어 신호들 (PU<6>-PU<0>, PD<6>-PD<0>)을 발생한다. 구동 제어 회로 (260)는, 예를 들면, 7개의 NAND 게이트들 (G10-G16), 7개의 NOR 게이트들 (G17-G23), 7개의 인버터들 (INV11-INV17)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다.
데이터 (DATA_OUT)가 '1'일 때, NAND 게이트들 (G10-G16)의 출력 신호들 (PU<6>-PU<0>)의 로직 상태들은 가변 임피던스 제어 코드 신호들 (UPC<6>-UPC<0>)의 값들에 따라 결정된다. 예를 들면, 가변 임피던스 제어 코드 (UPC)가 "1010101"일 때, 풀업 제어 신호들 (PU<6>, PU<4>, PU<2>, PU<0>)은 각각 로우 레벨이 되고 풀업 제어 신호들 (PU<5>, PU<3>, PU<1>)은 각각 하이 레벨이 된다. 데이터 (DATA_OUT)가 '1'일 때, NOR 게이트들 (G17-G23)의 출력 신호들 (PD<6>-PD<0>)은 가변 임피던스 제어 코드 (DNC)에 관계없이 모두 로우 레벨이 된다.
데이터 (DATA_OUT)가 '0'일 때, NOR 게이트들 (G17-G23)의 출력 신호들 (PD<6>-PD<0>)의 로직 상태들은 가변 임피던스 제어 코드 신호들 (DNC<6>-DNC<0>)의 값들에 따라 결정된다. 예를 들면, 가변 임피던스 제어 코드 (DNC)가 "1010101"일 때, 풀다운 제어 신호들 (PD<6>, PD<4>, PD<2>, PD<0>)은 각각 하이 레벨이 되고 풀다운 제어 신호들 (PD<5>, PU<3>, PU<1>)은 각각 로우 레벨이 된다. 데이터 (DATA_OUT)가 '0'일 때, NAND 게이트들 (G10-G16)의 출력 신호들 (PU<6>-PU<0>)은 가변 임피던스 제어 코드 (UPC)에 관계없이 모두 하이 레벨이 된다.
이상의 설명으로부터 알 수 있듯이, 풀업 제어 신호들 (PU<6>-PU<0>)은 데이터 (DATA_OUT)가 '1'일 때 가변 임피던스 제어 코드 (UPC)에 따라 선택적으로 활성화되며, 풀다운 제어 신호들 (PD<6>-PD<0>)은 데이터 (DATA_OUT)가 '0'일 때 가변 임피던스 제어 코드 (DNC)에 따라 선택적으로 활성화된다. 풀업 제어 신호들 (PU<6>-PU<0>)은 풀다운 제어 신호들 (PD<6>-PD<0>)과 배타적으로 활성화된다.
도 8은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 오프-칩 구동 회로 (270) 및 종결 회로 (290)를 보여주는 블록도이다. 도 8에는 단지 하나의 패드 (PAD4)에 관련된 구성 요소들이 도시되어 있지만, 나머지 패드들 (PAD5-PAD6) 각각과 관련된 구성 요소들이 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다.
도 8을 참조하면, 오프-칩 구동 회로 (270)는 패드 (PAD4)에 병렬 연결된 복수 개의, 예를 들면, 6개의 오프-칩 구동 블록들 (OCD1-OCD6)을 포함한다. 오프-칩 구동 블록들 (OCD1-OCD6) 각각은 구동 제어 회로 (260)에서 출력되는 풀업 및 풀다운 제어 신호들 (PUi, PDi) (i=0-6)에 응답하여 패드 (PAD4) (또는 출력 신호 전송 라인 (TL_OUT1))을 구동한다. 오프-칩 구동 블록들 (OCD1-OCD6) 각각은 도 9에 도시된 바와 같이 연결된 이중 가중치 트랜지스터들 및 이중 가중치 저항기들로 구성된다. 가변 임피던스 코드 발생 회로 (310)에서, 앞서 설명된 바와 같이, 기준 전압 (VREF)과 패드 (PAD7)의 전압이 일치할 때 가변 임피던스 회로 (315)는 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다. 풀업 제어 신호들 (PU<6>-PU<0>) 또는 풀다운 제어 신호들 (PD<6>-PD<0>)이 가변 임피던스 제어 코드들에 따라 선택적으로 활성화되기 때문에, 오프-칩 구동 블록들 (OCD1-OCD6) 각각은 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다. 예를 들면, 240Ω의 외부 기준 저항기 (REXT)가 사용될 때, 오프-칩 구동 블록들 (OCD1-OCD6) 각각은 임피던스 제어 코드들에 따라 240Ω의 임피던스를 갖는다. 6개의 오프-칩 구동 블록들 (OCD1-OCD6)이 각 패드에 병렬 연결되어 있기 때문에, 각 패드 (또는 각 출력 신호 전송 라인)은 40Ω의 임피던스를 갖는 오프-칩 구동 회로 (270)에 의해서 구동될 것이다.
다시 도 8을 참조하면, 종결 회로 (290)는 패드 (PAD4) 또는 입력 신호 전송 라인 (TL_IN10)에 병렬 연결된 4개의 종단 블록들 (ODT1-ODT4)을 포함한다. 종단 블록들 (ODT1-ODT4) 각각은 임피던스 제어 신호 (UPC)에 응답하여 입력 신호 전송 라인 (TL_IN10)을 종결시킨다. 종단 블록들 (ODT1-ODT4) 각각은 도 10에 도시된 바와 같이 연결된 이중 가중치 트랜지스터들 및 이중 가중치 저항기들로 구성된다. 가변 임피던스 코드 발생 회로 (310)에서, 앞서 설명된 바와 같이, 기준 전압 (VREF)과 패드 (PAD7)의 전압이 일치할 때 가변 임피던스 회로 (315)는 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다. 임피던스 제어 코드 신호들 (UPC<6>-UPC<0>)은 가변 임피던스 제어 코드 신호들과 동일하기 때문에, 종단 블록들 (ODT1-ODT4) 각각은 외부 기준 저항기 (REXT)와 동일한 임피던스를 갖는다. 예를 들면, 240Ω의 외부 기준 저항기 (REXT)가 사용될 때, 종단 블록들 (ODT1-ODT4) 각각은 임피던스 제어 코드 (UPC)에 따라 240Ω의 임피던스를 갖는다. 4개의 종단 블록들 (ODT1-ODT4)이 각 패드에 병렬 연결되어 있기 때문에, 각 패드 (또는 각 입력 신호 전송 라인)은 60Ω의 임피던스를 갖는 종결 회로 (290)에 의해서 구동될 것이다.
도 8에 도시된 종결 회로 (290)는 도 2의 선택 회로 (340)로부터 출력되는 임피던스 제어 코드 (UPC)에 의해서 제어되도록 구성되어 있다. 하지만, 종결 회로 (290)는, 도 11에 도시된 바와 같이, 선택 회로 (340)로부터 출력되는 임피던스 제어 코드들 (UPC, DNC)에 의해서 제어되도록 구성될 수 있다. 본 발명에 따른 종결 회로 (290)가 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 입력 신호 전송 라인들 (TL_IN11-TL_IN31)을 종결시키기 위한 도 2의 종결 회로 (300)는, 비록 도면에는 도시되지 않았지만, 도 8, 도 10 및 도 11에 도시된 것과 동일하게 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 따라서, 도 2의 종결 회로 (300)에 대한 설명은 여기서 생략될 것이다.
본 발명에 따른 반도체 메모리 장치의 종결 회로 및 오프-칩 구동 회로의 임피던스를 제어하는 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
고정 임피던스 제어 코드들 (UPCF, DNCF) 또는 가변 임피던스 제어 코드들 (UPCV, DNCV)을 선택하기 위해서 프로그램 레지스터 (330)가 프로그램될 것이다. 이 실시예에 있어서, 프로그램 레지스터 (330)는 가변 임피던스 제어 코드들이 선택되도록 프로그램될 것이다. 이러한 가정에 따르면, 프로그램 레지스터 (330)는 로우 레벨의 코드 선택 신호 (SEL)를 발생한다. 이는 선택 회로 (340)가 가변 임피던스 코드 발생 회로 (310)의 출력 (UPCV, DNCV)이 선택되게 한다. 가변 임피던스 코드 발생 회로 (310)는 패드 (PAD7)에 연결된 외부 기준 저항기 (REXT)의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들 (UPCV, DNCV)을 발생한다. 그렇게 발생된 가변 임피던스 제어 코드들은 선택 회로 (340)를 통해 종결 회로들 (300, 290) 및 구동 제어 회로 (260)로 전달된다. 종결 회로들 (340)에는 임피던스 제어 코드 (UPC)만이 인가될 수도 있고 임피던스 제어 코드들 (UPC, DNC)이 모두 인가될 수도 있다.
종결 회로 (300)는 임피던스 제어 코드 (UPC)에 응답하여 입력 신호 전송 라인들 (TL_IN11-TL_IN31)을 종결시킨다. 종결 회로 (290)는 쓰기 동작시 임피던스 제어 코드 (UPC)에 응답하여 입력 신호 전송 라인들 (TL_IN10-TL_IN30)을 종결시킨다. 이때, 종결 회로들 (290, 300)은 동일한 임피던스를 가지며, 예를 들면, 240Ω의 외부 기준 저항기 (REXT)가 패드 (PAD7)에 연결될 때 종결 회로들 (290, 300) 각각은 60Ω의 임피던스를 갖는다. 왜냐하면, 앞서 설명된 바와 같이, 종결 회로들 (290, 300) 각각의 4개의 종단 블록들 (ODT1-ODT4)이 대응하는 패드 (또는 입력 신호 전송 라인)에 병렬 연결되고 종단 블록들 (ODT1-ODT4) 각각이 외부 기준 저항기 (REXT)와 동일한 임피던스 (예를 들면, 240Ω)를 갖도록 동일한 임피던스 제어 코드에 제어되기 때문이다.
이와 동시에, 선택 회로 (340)에 의해서 선택된 임피던스 제어 코드들 (UPC, DNC)은 구동 제어 회로 (260)에 전달된다. 구동 제어 회로 (260)는, 읽기 동작시, 감지 증폭 회로 (250)로부터의 데이터 (DATA_OUT)에 따라 풀업 또는 풀다운 제어 신호들 (PUi 또는 PDi) (i=0-6)을 발생하며, 풀업 또는 풀다운 제어 신호들은 임피던스 제어 코드들 (UPC, DNC)와 동일한 코드값을 갖는다. 240Ω의 외부 기준 저항기 (REXT)가 패드 (PAD7)에 연결될 때 오프-칩 구동 회로 (270)는 40Ω의 임피던스를 갖는다. 왜냐하면, 앞서 설명된 바와 같이, 오프-칩 구동 회로를 구성하는 6개의 오프-칩 구동 블록들 (OCD1-OCD6)이 대응하는 패드 (또는 출력 신호 전송 라인)에 병렬 연결되고 오프-칩 구동 블록들 (OCD1-OCD6) 각각이 외부 기준 저항기 (REXT)와 동일한 임피던스 (예를 들면, 240Ω)를 갖도록 동일한 풀업 또는 풀다운 제어 신호들에 의해서 제어되기 때문이다.
읽기 동작시 종결 회로 (300) 및 오프-칩 구동 회로 (270)는 요구되는 임피던스를 갖도록 선택된 임피던스 제어 코드들 (UPC, DNC)에 의해서 동시에 제어된다. 마찬가지로, 쓰기 동작시 종결 회로들 (290, 300)은 요구되는 임피던스를 갖도록 선택된 임피던스 제어 코드들 (UPC, DNC)에 의해서 제어된다. 다시 말해서, 종결 회로들 (290, 300)의 임피던스는 선택된 임피던스 제어 코드들 (UPC, DNC)에 의해서 가변됨과 동시에 오프-칩 구동 회로 (270)의 임피던스 역시 선택된 제어 코드들 (UPC, DNC)에 따라 제어된다. 결과적으로, 하나의 외부 기준 저항기 (REXT) 및 하나의 임피던스 코드 발생기 (310 또는 320)를 이용하여 종결 회로들 (290, 300)의 임피던스 및 오프-칩 구동 회로 (270)의 임피던스를 동시에 조정하는 것이 가능하다.
도 12는 도 2에 도시된 오프-칩 구동 회로 (270) 및 종결 회로 (290)의 다른 실시예를 보여주는 블록도이다.
도 8에 도시된 것과 달리, 도 12에 도시된 오프-칩 구동 회로 (270')는 단지 하나의 오프-칩 구동 블록 (OCD1)을 이용하여 구현되며, 오프-칩 구동 회로 (270')의 임피던스는 오프셋 선택 신호들 (OFFSET0, OFFSET1)에 따라 미세하게 조정될 수 있다. 좀 더 구체적으로 설명하면, 도 13을 참조하면, 오프-칩 구동 회로 (270')는 풀업부 (PULL_UP)와 풀다운부 (PULL_DOWN)로 구성된다. 풀업부 (PULL_UP)는 도면에 도시된 바와 같이 연결된 이진 가중치 트랜지스터들 (64WP/N-1WP/N) 및 이진 가중치 저항기들 (1R/N-64R/N)을 포함한다. 40Ω의 임피던스를 갖는 오프-칩 구동 회로 (270')를 구현하기 위해서, 이진 가중치 트랜지스터들 (64WP/N-1WP/N)은 도 8에 도시된 이진 가중치 트랜지스터들을 1/N으로 선형적으로 축소하여 형성된 것이며, 이진 가중치 저항기들 (1R/N-64R/N)은 도 8에 도시된 이진 가중치 저항기들을 1/N으로 선형적으로 축소하여 형성된 것이다. 이중 가중치 트랜지스터들 (64WP/N-1WP/N)은 대응하는 풀업 제어 신호들 (PU<6>-PU<0>)에 의해서 각각 제어되며, 그 결과 40Ω의 임피던스를 갖는 오프-칩 구동 회로 (270')를 통해 패드 (PAD4)가 구동될 것이다.
풀업부 (PULL_UP)는 도면에 도시된 바와 같이 연결된 오프셋 저항기들 (OFR1-OFR7) 및 오프셋 트랜지스터들 (OFT1-OFT7)을 더 포함하며, 오프셋 트랜지스터들 (OFT1-OFT7)은 오프셋 선택 신호 (OFFSET1)에 의해서 공통으로 제어된다. 오프셋 선택 신호 (OFFSET1)가 활성화되는 지의 여부에 따라 풀업부 (PULL_UP)의 임피던스가 조정될 수 있다. 오프셋 트랜지스터들 (OFT1-OFT7)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다. 마찬가지로, 오프셋 저항기들 (OFR1-OFR7)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다.
마찬가지로, 풀다운부 (PULL_DOWN)는 도면에 도시된 바와 같이 연결된 이진 가중치 트랜지스터들 (64WN/N-1WN/N) 및 이진 가중치 저항기들 (1R/N-64R/N)을 포함한다. 60Ω의 임피던스를 갖는 오프-칩 구동 회로 (270')를 구현하기 위해서, 이진 가중치 트랜지스터들 (64WN/N-1WN/N)은 도 8에 도시된 이진 가중치 트랜지스터들을 1/N으로 선형적으로 축소하여 형성된 것이며, 이진 가중치 저항기들 (1R/N-64R/N)은 도 8에 도시된 이진 가중치 저항기들을 1/N으로 선형적으로 축소하여 형성된 것이다. 이중 가중치 트랜지스터들 (64WN/N-1WN/N)은 대응하는 풀다운 제어 신호들 (PD<6>-PD<0>)에 의해서 각각 제어되며, 60Ω의 임피던스를 갖는 오프-칩 구동 회로 (270')를 통해 패드 (PAD4)가 구동될 것이다.
풀다운부 (PULL_DOWN)는 도면에 도시된 바와 같이 연결된 오프셋 저항기들 (OFR8-OFR14) 및 오프셋 트랜지스터들 (OFT8-OFT14)을 더 포함하며, 오프셋 트랜지스터들 (OFT8-OFT14)은 오프셋 선택 신호 (OFFSET2)에 의해서 공통으로 제어된다. 오프셋 선택 신호 (OFFSET2)가 활성화되는 지의 여부에 따라 풀다운부 (PULL_DOWN)의 임피던스가 조정될 수 있다. 오프셋 트랜지스터들 (OFT8-OFT14)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다. 마찬가지로, 오프셋 저항기들 (OFR8-OFR14)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다.
다시 도 12를 참조하면, 도 8에 도시된 것과 달리, 도 12에 도시된 종결 회로 (290')는 단지 하나의 종단 블록 (ODT1)을 이용하여 구현되며, 종결 회로 (290')의 임피던스는 오프셋 선택 신호들 (OFFSET1, OFFSET2)에 따라 미세하게 조정될 수 있다. 좀 더 구체적으로 설명하면, 도 14를 참조하면, 종결 회로 (290')는 도면에 도시된 바와 같이 연결된 이진 가중치 트랜지스터들 (64WP/N-1WP/N) 및 이진 가중치 저항기들 (1R/N-64R/N)을 포함한다. 40Ω의 임피던스를 갖는 종결 회로 (290')를 구현하기 위해서, 이진 가중치 트랜지스터들 (64WP/N-1WP/N)은 도 8에 도시된 이진 가중치 트랜지스터들을 1/N으로 선형적으로 축소하여 형성된 것이며, 이진 가중치 저항기들 (1R/N-64R/N)은 도 8에 도시된 이진 가중치 저항기들을 1/N으로 선형적으로 축소하여 형성된 것이다. 이중 가중치 트랜지스터들 (64WP/N-1WP/N)은 대응하는 풀업 제어 신호들 (PU<6>-PU<0>)에 의해서 각각 제어되며, 그 결과 60Ω의 임피던스를 갖는 종결 회로 (290')를 통해 입력 신호 전송 라인 (TL_IN10)이 종결된다.
종결 회로 (290')는 도면에 도시된 바와 같이 연결된 오프셋 저항기들 (OFR15-OFR21) 및 오프셋 트랜지스터들 (OFT15-OFT21)을 더 포함하며, 오프셋 트랜지스터들 (OFT15-OFT21)은 오프셋 선택 신호 (OFFSET1)에 의해서 공통으로 제어된다. 오프셋 선택 신호 (OFFSET1)가 활성화되는 지의 여부에 따라 종결 회로 (290')의 임피던스가 조정될 수 있다. 오프셋 트랜지스터들 (OFT15-OFT21)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다. 마찬가지로, 오프셋 저항기들 (OFR15-OFR21)은 동일한 값을 갖도록 또는 이중 가중치를 갖도록 구현될 수 있다.
비록 도면에는 도시되지 않았지만, 도 2에 도시된 종결 회로 (300) 역시 도 14에 도시된 것과 동일하게 구현될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 하나의 외부 기준 저항기 및 하나의 임피던스 코드 발생기를 이용하여 종결 회로들의 임피던스 및 오프-칩 구동 회로의 임피던스를 동시에 조정하는 것이 가능하다.
도 1은 본 발명에 따른 반도체 집적 회로 장치를 보여주는 블록도;
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 가변 임피던스 코드 발생 회로를 보여주는 블록도;
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 가변 임피던스 회로들을 보여주는 회로도들;
도 5는 본 발명의 바람직한 실시예에 따른 도 2에 도시된 고정 임피던스 코드 발생 회로를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 선택 회로를 보여주는 블록도;
도 7은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 구동 제어 회로를 보여주는 회로도;
도 8은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 오프-칩 구동 회로 및 종결 회로를 보여주는 블록도;
도 9는 본 발명의 바람직한 실시예에 따른 도 8에 도시된 오프-칩 구동 블록을 보여주는 회로도;
도 10은 본 발명의 바람직한 실시예에 따른 도 8에 도시된 종단 블록을 보여주는 회로도;
도 11은 본 발명의 다른 실시예에 따른 도 8에 도시된 종단 블록을 보여주는 회로도;
도 12는 본 발명의 다른 실시예에 따른 도 2에 도시된 오프-칩 구동 회로 및 종결 회로를 보여주는 블록도;
도 13은 본 발명의 바람직한 실시예에 따른 도 12에 도시된 오프-칩 구동 회로를 보여주는 회로도; 그리고
도 14는 본 발명의 바람직한 실시예에 따른 도 12에 도시된 종결 회로를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 집적 회로 장치 110 : 수신기
120 : 구동기 140 : 내부 회로
150 : 종결 회로 160 : 임피던스 제어 회로
200 : 반도체 메모리 장치 210 : 메모리 셀 어레이
220 : 행 디코더 회로 230 : 어드레스 및 명령 버퍼 회로
240 : 열 디코더 회로 250 : 감지 증폭 회로
260 : 구동 제어 회로 270 : 오프-칩 구동 회로
280 : 데이터 입력 회로 290, 300 : 종결 회로
310 : 가변 임피던스 코드 발생 회로 320 : 고정 임피던스 코드 발생 회로
330 : 프로그램 레지스터 340 : 선택 회로

Claims (36)

  1. 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 임피던스 제어 회로와;
    입력 신호 전송 라인을 통해 외부 신호를 입력받고, 상기 입력된 신호를 내부 회로로 출력하는 입력 회로와;
    상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 신호 전송 라인을 종결시키는 종결 회로와; 그리고
    상기 내부 회로로부터 출력되는 신호에 따라 출력 신호 전송 라인을 구동하며, 임피던스가 상기 임피던스 제어 코드들에 따라 가변되는 출력 회로를 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 종결 회로는 상기 입력 신호 전송 라인에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들 중 어느 하나에 의해서 제어되는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 종결 회로는 상기 입력 신호 전송 라인에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들에 의해서 제어되는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 구동 회로는 상기 출력 신호 전송 라인에 병렬 연결된 복수 개의 구동기들을 포함하며, 상기 구동기들 각각의 임피던스는 상기 임피던스 제어 코드들에 따라 조정되는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 임피던스 제어 회로는
    상기 외부 가변 저항기와 연결되는 패드와;
    상기 패드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 임피던스 제어 코드들 중 제 1 임피던스 제어 코드에 의해서 제어되는 제 1 가변 임피던스 회로와;
    상기 패드의 전압을 기준 전압과 비교하는 제 1 비교기와;
    상기 제 1 비교기의 출력에 응답하여 상기 제 1 임피던스 제어 코드를 발생하는 제 1 업/다운 카운터와;
    내부 노드에 연결되며, 상기 외부가변 저항기와 동일한 임피던스를 갖도록 상기 제 1 임피던스 제어 코드에 의해서 제어되는 제 2 가변 임피던스 회로와;
    상기 내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 임피던스 제어 코드들 중 제 2 임피던스 제어 코드에 의해서 제어되는 제 3 가변 임피던스 회로와;
    상기 내부 노드의 전압과 상기 패드의 전압을 비교하는 제 2 비교기와; 그리고
    상기 제 2 비교기의 출력에 응답하여 상기 제 2 임피던스 제어 코드를 발생하는 제 2 업/다운 카운터를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 3 가변 임피던스 회로들 각각은 이진 가중치 저항기들과 이진 가중치 트랜지스터들을 포함하는 반도체 집적 회로 장치.
  7. 제 6 항에 있어서,
    상기 종결 회로는 이진 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 종결 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 1 내지 제 3 가변 임피던스 회로들 각각의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 집적 회로 장치.
  8. 제 1 항에 있어서,
    상기 임피던스 제어 회로는 선택 신호에 응답하여 상기 외부 기준 저항기의 임피던스에 관계없이 일정하게 유지되는 상기 임피던스 제어 코드들을 발생하는 반도체 집적 회로 장치.
  9. 제 6 항에 있어서,
    상기 출력 회로는 이진 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 출력 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 1 내지 제 3 가변 임피던스 회로들 각각의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 집적 회로 장치.
  10. 행들과 열들로 배열된 메모리 셀들의 어레이와;
    메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와;
    고정 임피던스 제어 코드들을 발생하는 제 1 코드 발생 회로와;
    외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들을 발생하는 제 2 코드 발생 회로와;
    코드 선택 신호에 응답하여 상기 고정 임피던스 제어 코드들 또는 상기 가변 임피던스 제어 코드들을 선택하는 선택 회로와;
    상기 감지 증폭 회로로부터 출력되는 데이터 및 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와;
    읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하며, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와;
    쓰기 동작 동안 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 제 1 종결 회로를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 쓰기 동작 동안 상기 데이터 전송 라인들 상의 데이터를 상기 감지 증폭 회로로 전달하는 데이터 입력 회로를 더 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 1 종결 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 어느 하나에 의해서 제어되는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 종결 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 의해서 제어되는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 오프-칩 구동 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 구동기들을 포함하며, 상기 구동기들 각각의 임피던스는 상기 풀업 및 풀다운 제어 신호들에 의해서 조정되는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    입력 전송 라인들을 통해 입력되는 어드레스 및 제어 신호들을 입력받는 입력 버퍼 회로와;
    상기 입력 버퍼 회로로부터 출력되는 행 어드레스에 응답하여 상기 행들을 선택하는 행 디코더 회로와;
    상기 입력 버퍼 회로로부터 출력되는 열 어드레스에 응답하여 상기 열들을 선택하는 열 디코더 회로와; 그리고
    상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 전송 라인들을 종결시키는 제 2 종결 회로를 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 2 종결 회로는 상기 입력 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 어느 하나에 의해서 제어되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 2 종결 회로는 상기 입력 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 의해서 제어되는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제 2 코드 발생 회로는
    상기 외부 가변 저항기와 연결되는 패드와;
    상기 패드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 가변 임피던스 제어 코드들 중 제 1 가변 임피던스 제어 코드에 의해서 제어되는 제 1 가변 임피던스 회로와;
    상기 패드의 전압을 기준 전압과 비교하는 제 1 비교기와;
    상기 제 1 비교기의 출력에 응답하여 상기 제 1 가변 임피던스 제어 코드를 발생하는 제 1 업/다운 카운터와;
    내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 제 1 가변 임피던스 제어 코드에 의해서 제어되는 제 2 가변 임피던스 회로와;
    상기 내부 노드에 연결되며, 상기 외부 가변 저항기와 동일한 임피던스를 갖도록 상기 가변 임피던스 제어 코드들 중 제 2 가변 임피던스 제어 코드에 의해서 제어되는 제 3 가변 임피던스 회로와;
    상기 내부 노드의 전압과 상기 패드의 전압을 비교하는 제 2 비교기와; 그리고
    상기 제 2 비교기의 출력에 응답하여 상기 제 2 가변 임피던스 제어 코드를 발생하는 제 2 업/다운 카운터를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 3 가변 임피던스 회로들 각각은 이진 가중치 트랜지스터들 및 이진 가중치 저항기들로 구성되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 종결 회로는 이진 가중치 트랜지스터들 및 이진 가중치 저항기들로 구성되며, 상기 제 1 종결 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 1 내지 제 3 가변 임피던스 회로들 각각의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 제 2 종결 회로는 이진 가중치 트랜지스터들 및 이진 가중치 저항기들로 구성되며, 상기 제 2 종결 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 1 내지 제 3 가변 임피던스 회로들 각각의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 메모리 장치.
  22. 제 15 항에 있어서,
    제어 신호들에 응답하여 상기 코드 선택 신호 및 오프셋 선택 신호들을 발생하는 선택 신호 발생 회로를 더 포함하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 오프-칩 구동 회로의 임피던스와 상기 제 1 및 제 2 종결 회로들의 임피던스는 상기 오프셋 선택 신호들에 의해서 가변되는 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 선택 신호 발생 회로는 모드 레지스터 세트 (MRS)인 반도체 메모리 장치.
  25. 입력 신호 전송 라인을 통해 외부 신호를 입력받고, 상기 입력된 신호를 내부 회로로 출력하는 입력 회로와;
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 임피던스 제어 회로와;
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 신호 전송 라인을 종결시키는 종결 회로와; 그리고
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 내부 회로로부터 출력되는 신호에 따라 출력 신호 전송 라인을 구동하되, 임피던스가 상기 임피던스 제어 코드들에 따라 가변되는 출력 회로를 포함하며,
    상기 종결 회로 및 상기 출력 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 임피던스 제어 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 집적 회로 장치.
  26. 행들과 열들로 배열된 메모리 셀들의 어레이와;
    메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와;
    고정 임피던스 제어 코드들을 발생하는 제 1 코드 발생 회로와;
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 외부 기준 저항기의 임피던스에 따라 가변되는 가변 임피던스 제어 코드들을 발생하는 제 2 코드 발생 회로와;
    코드 선택 신호에 응답하여 상기 고정 임피던스 제어 코드들 또는 상기 가변 임피던스 제어 코드들을 선택하는 선택 회로와;
    상기 감지 증폭 회로로부터 출력되는 데이터 및 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와;
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하되, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와;
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 쓰기 동작 동안 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 제 1 종결 회로를 포함하며,
    상기 제 1 종결 회로 및 상기 출력 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 2 코드 발생 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    입력 전송 라인들을 통해 입력되는 어드레스 및 제어 신호들을 입력받는 입력 버퍼 회로와;
    상기 입력 버퍼 회로로부터 출력되는 행 어드레스에 응답하여 상기 행들을 선택하는 행 디코더 회로와;
    상기 입력 버퍼 회로로부터 출력되는 열 어드레스에 응답하여 상기 열들을 선택하는 열 디코더 회로와; 그리고
    이중 가중치 트랜지스터들 및 이진 가중치 저항기들을 포함하며, 상기 선택 회로에 의해서 선택된 고정 또는 가변 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 전송 라인들을 종결시키는 제 2 종결 회로를 더 포함하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 2 종결 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들은 상기 제 2 코드 발생 회로의 이중 가중치 트랜지스터들 및 이중 가중치 저항기들의 선형적으로 축소된 크기 및 저항값을 갖는 반도체 메모리 장치.
  29. 행들과 열들로 배열된 메모리 셀들의 어레이와;
    메모리 셀들로부터/에 데이터를 읽고/쓰는 감지 증폭 회로와;
    외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스에 따라 가변되는 임피던스 제어 코드들을 발생하는 코드 발생 회로와;
    상기 감지 증폭 회로로부터 출력되는 데이터 및 임피던스 제어 코드들에 응답하여 풀업 및 풀다운 제어 신호들을 발생하는 구동 제어 회로와;
    읽기 동작 동안 상기 풀업 및 풀다운 제어 신호들에 응답하여 데이터 전송 라인들을 구동하며, 임피던스가 상기 풀업 및 풀다운 제어 신호들에 의해서 가변되는 오프-칩 구동 회로와; 그리고
    쓰기 동작 동안 상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 데이터 전송 라인들을 종결시키는 제 1 종결 회로를 포함하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 쓰기 동작 동안 상기 데이터 전송 라인들 상의 데이터를 상기 감지 증폭 회로로 전달하는 데이터 입력 회로를 더 포함하는 반도체 메모리 장치.
  31. 제 29 항에 있어서,
    상기 제 1 종결 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들 중 어느 하나에 의해서 제어되는 반도체 메모리 장치.
  32. 제 29 항에 있어서,
    상기 제 1 종결 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들에 의해서 제어되는 반도체 메모리 장치.
  33. 제 29 항에 있어서,
    상기 오프-칩 구동 회로는 상기 데이터 전송 라인들 각각에 병렬 연결된 복수 개의 구동기들을 포함하며, 상기 구동기들 각각의 임피던스는 상기 풀업 및 풀다운 제어 신호들에 의해서 조정되는 반도체 메모리 장치.
  34. 제 29 항에 있어서,
    입력 전송 라인들을 통해 입력되는 어드레스 및 제어 신호들을 입력받는 입력 버퍼 회로와;
    상기 입력 버퍼 회로로부터 출력되는 행 어드레스에 응답하여 상기 행들을 선택하는 행 디코더 회로와;
    상기 입력 버퍼 회로로부터 출력되는 열 어드레스에 응답하여 상기 열들을 선택하는 열 디코더 회로와; 그리고
    상기 임피던스 제어 코드들 중 적어도 하나에 응답하여 상기 입력 전송 라인들을 종결시키는 제 2 종결 회로를 더 포함하는 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 제 2 종결 회로는 상기 입력 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들 중 어느 하나에 의해서 제어되는 반도체 메모리 장치.
  36. 제 34 항에 있어서,
    상기 제 2 종결 회로는 상기 입력 전송 라인들 각각에 병렬 연결된 복수 개의 종결 회로들을 포함하며, 상기 종결 회로들 각각은 상기 임피던스 제어 코드들에 의해서 제어되는 반도체 메모리 장치.
KR1020030057245A 2003-08-19 2003-08-19 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 KR100583636B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030057245A KR100583636B1 (ko) 2003-08-19 2003-08-19 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP2004218834A JP4532195B2 (ja) 2003-08-19 2004-07-27 半導体集積回路装置及び半導体メモリ装置
US10/912,942 US7148721B2 (en) 2003-08-19 2004-08-05 Semiconductor integrated circuit device capable of controlling impedance
DE102004041023A DE102004041023B4 (de) 2003-08-19 2004-08-17 Integrierte Schaltung und zugehöriger Halbleiterspeicherbaustein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030057245A KR100583636B1 (ko) 2003-08-19 2003-08-19 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치

Publications (2)

Publication Number Publication Date
KR20050019453A true KR20050019453A (ko) 2005-03-03
KR100583636B1 KR100583636B1 (ko) 2006-05-26

Family

ID=34192132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030057245A KR100583636B1 (ko) 2003-08-19 2003-08-19 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치

Country Status (4)

Country Link
US (1) US7148721B2 (ko)
JP (1) JP4532195B2 (ko)
KR (1) KR100583636B1 (ko)
DE (1) DE102004041023B4 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로
KR100772533B1 (ko) * 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
KR100838366B1 (ko) * 2007-04-02 2008-06-13 주식회사 하이닉스반도체 오프셋 보상이 가능한 온 다이 터미네이션 장치의캘리브래이션 회로.
KR100842204B1 (ko) * 2005-07-26 2008-06-30 엔이씨 일렉트로닉스 가부시키가이샤 임피던스 조정 회로와 방법
US7408379B2 (en) 2006-12-18 2008-08-05 Samsung Electronics Co., Ltd. Impedance calibration circuit and semiconductor device including the same
US7692446B2 (en) 2006-08-24 2010-04-06 Hynix Semiconductor, Inc. On-die termination device
KR101020299B1 (ko) * 2009-09-28 2011-03-07 주식회사 하이닉스반도체 임피던스 매칭장치
US10491216B2 (en) 2018-04-17 2019-11-26 SK Hynix Inc. Termination circuit, semiconductor device and operating method thereof

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870419B1 (en) * 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6646953B1 (en) 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
EP1416289B1 (en) * 2002-10-30 2005-11-09 Agilent Technologies Inc. Providing a controllable impedance at a reference plane in a circuit
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
GB0324516D0 (en) * 2003-10-21 2003-11-26 Ibm A low power digital adaptive termination network
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
KR100585128B1 (ko) * 2004-02-16 2006-05-30 삼성전자주식회사 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템
KR100539252B1 (ko) 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
US7164600B2 (en) * 2004-12-10 2007-01-16 Micron Technology Inc Reducing DQ pin capacitance in a memory device
US7196567B2 (en) * 2004-12-20 2007-03-27 Rambus Inc. Systems and methods for controlling termination resistance values for a plurality of communication channels
US7996590B2 (en) 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US8335115B2 (en) 2004-12-30 2012-12-18 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
JP4159553B2 (ja) * 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
US20060202710A1 (en) * 2005-03-12 2006-09-14 Peng-Fei Lin Transmission line termination impedance compensation circuit
US20080246511A1 (en) * 2005-04-28 2008-10-09 Satoshi Miura Differential Drive Circuit and Electronic Apparatus Incorporating the Same
KR100655083B1 (ko) * 2005-05-11 2006-12-08 삼성전자주식회사 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법
DE102005036528B4 (de) * 2005-07-29 2012-01-26 Qimonda Ag Speicherbaustein und Verfahren zum Betreiben eines Speicherbausteins
US7679397B1 (en) * 2005-08-05 2010-03-16 Altera Corporation Techniques for precision biasing output driver for a calibrated on-chip termination circuit
US7479800B1 (en) * 2005-09-29 2009-01-20 Cypress Semiconductor Corporation Variable impedance sense architecture and method
JP4618600B2 (ja) * 2005-10-17 2011-01-26 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備えた半導体装置
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
US7414426B2 (en) 2005-12-07 2008-08-19 Intel Corporation Time multiplexed dynamic on-die termination
US7495467B2 (en) * 2005-12-15 2009-02-24 Lattice Semiconductor Corporation Temperature-independent, linear on-chip termination resistance
KR100849065B1 (ko) * 2005-12-15 2008-07-30 주식회사 하이닉스반도체 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법
US7439760B2 (en) 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
US7525337B2 (en) * 2005-12-27 2009-04-28 Hynix Semiconductor Inc. On-die termination circuit and method for semiconductor memory apparatus
KR100656470B1 (ko) * 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR100738961B1 (ko) 2006-02-22 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 출력 드라이빙 장치
JP4832128B2 (ja) * 2006-03-20 2011-12-07 富士通セミコンダクター株式会社 終端抵抗調整方法、半導体集積回路及び半導体装置
US7486104B2 (en) * 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
KR100776750B1 (ko) * 2006-06-08 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 기준전압 발생장치 및 방법
WO2008079911A1 (en) 2006-12-21 2008-07-03 Rambus Inc. Dynamic on-die termination of address and command signals
KR100875673B1 (ko) * 2007-05-14 2008-12-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
KR100911865B1 (ko) * 2007-06-27 2009-08-11 주식회사 하이닉스반도체 입력장치를 구비하는 반도체메모리소자
KR100861308B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 온 다이 터미네이션 장치
WO2009042236A1 (en) * 2007-09-27 2009-04-02 Cypress Semiconductor Corporation Circuits and methods for programming integrated circuit input and output impedance
JP5465376B2 (ja) * 2007-10-18 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、およびドライバ制御方法
US7973552B2 (en) * 2007-12-04 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. On-die terminators formed of coarse and fine resistors
KR100904482B1 (ko) * 2007-12-11 2009-06-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
JP5059580B2 (ja) * 2007-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 終端回路
JP2009246725A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp インピーダンスの調整が可能な出力バッファを備えた半導体装置
KR20090121470A (ko) 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
JP5272576B2 (ja) * 2008-08-21 2013-08-28 株式会社リコー 出力回路
US8344704B2 (en) * 2008-12-31 2013-01-01 Advanced Energy Industries, Inc. Method and apparatus for adjusting the reference impedance of a power generator
JP2010178262A (ja) 2009-02-02 2010-08-12 Fujitsu Semiconductor Ltd ドライバストレングス調整回路、半導体集積回路、及びドライバストレングスの調整方法
KR101045086B1 (ko) * 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
US20100327902A1 (en) * 2009-06-25 2010-12-30 Uniram Technology, Inc. Power saving termination circuits for dram modules
KR101666192B1 (ko) * 2010-02-02 2016-10-14 삼성전자 주식회사 반도체 칩 및 이를 포함하는 반도체 모듈
JP2011182378A (ja) * 2010-02-05 2011-09-15 Elpida Memory Inc 半導体装置及びこれを搭載する回路基板
JP2011234157A (ja) * 2010-04-28 2011-11-17 Elpida Memory Inc 半導体装置
KR101065336B1 (ko) * 2010-04-29 2011-09-16 주식회사 하이닉스반도체 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법
KR101047062B1 (ko) * 2010-04-30 2011-07-06 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR101143468B1 (ko) 2010-05-31 2012-05-11 에스케이하이닉스 주식회사 반도체 집적 회로
WO2011159465A2 (en) 2010-06-17 2011-12-22 Rambus Inc. Balanced on-die termination
KR101168337B1 (ko) * 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법
KR101086884B1 (ko) 2010-09-30 2011-11-25 주식회사 하이닉스반도체 임피던스 제어신호 발생 회로 및 반도체 회로의 임피던스 제어 방법
JP5569381B2 (ja) * 2010-12-15 2014-08-13 富士通株式会社 半導体装置、回路基板装置及び情報処理装置
US8451021B1 (en) 2012-05-10 2013-05-28 International Business Machines Corporation Calibrating on-chip resistors via a daisy chain scheme
US9048824B2 (en) * 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance
JP2014182861A (ja) * 2013-03-20 2014-09-29 Toshiba Corp 半導体記憶装置
US9558136B2 (en) * 2013-07-19 2017-01-31 Advanced Micro Devices, Inc. Variable series resistance termination for wireline serial link transistor
US9166565B2 (en) * 2013-10-17 2015-10-20 Qualcomm Incorporated Calibrated output driver with enhanced reliability and density
TWI528723B (zh) * 2013-12-27 2016-04-01 財團法人工業技術研究院 應用特徵化路徑電路的動態調整電路及產生特徵化路徑電路的方法
KR102219451B1 (ko) * 2014-09-22 2021-02-24 삼성전자주식회사 스토리지 컨트롤러, 이의 동작 방법 및 이를 포함하는 솔리드 스테이트 디스크
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US9906209B2 (en) * 2016-05-27 2018-02-27 Mediatek Inc. Biased impedance circuit, impedance adjustment circuit, and associated signal generator
US9712257B1 (en) * 2016-08-12 2017-07-18 Xilinx, Inc. Digitally-controlled impedance control for dynamically generating drive strength for a transmitter
US10348270B2 (en) * 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US10630289B1 (en) * 2019-03-01 2020-04-21 Realtek Semiconductor Corp. On-die-termination circuit and control method for of the same
US11037921B2 (en) 2019-10-15 2021-06-15 Nanya Technology Corporation Off chip driver structure
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11463076B1 (en) * 2021-06-29 2022-10-04 Nanya Technology Corporation Resistance-adjustable means using at a pull-up or pull-down driver of an OCD circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125261A (ja) * 1992-10-13 1994-05-06 Mitsubishi Electric Corp 入力回路
US5666078A (en) 1996-02-07 1997-09-09 International Business Machines Corporation Programmable impedance output driver
US5793233A (en) * 1996-05-30 1998-08-11 Sun Microsystems, Inc. Apparatus and method for generating a phase detection signal that coordinates the phases of separate clock signals
US5995894A (en) 1997-05-27 1999-11-30 Case Corporation System for analyzing spatially-variable harvest data by pass
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
KR100266747B1 (ko) * 1997-12-31 2000-09-15 윤종용 임피던스 조정 회로를 구비한 반도체 장치
US6157206A (en) 1998-12-31 2000-12-05 Intel Corporation On-chip termination
KR100332455B1 (ko) 1999-08-09 2002-04-13 윤종용 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법
JP3557974B2 (ja) * 1999-12-09 2004-08-25 株式会社日立製作所 インピーダンス調整機能付き制御回路
US6690191B2 (en) * 2001-12-21 2004-02-10 Sun Microsystems, Inc. Bi-directional output buffer
JP4212309B2 (ja) * 2002-07-01 2009-01-21 株式会社ルネサステクノロジ 半導体集積回路
KR100495660B1 (ko) * 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
JP4201128B2 (ja) * 2003-07-15 2008-12-24 株式会社ルネサステクノロジ 半導体集積回路装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842204B1 (ko) * 2005-07-26 2008-06-30 엔이씨 일렉트로닉스 가부시키가이샤 임피던스 조정 회로와 방법
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로
US7692446B2 (en) 2006-08-24 2010-04-06 Hynix Semiconductor, Inc. On-die termination device
USRE44617E1 (en) 2006-08-24 2013-12-03 Hynix Semiconductor Inc. On-die termination device
KR100772533B1 (ko) * 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
US7495469B2 (en) 2006-09-27 2009-02-24 Hynix Semiconductor Inc. On-die termination circuit and driving method thereof
US7847584B2 (en) 2006-09-27 2010-12-07 Hynix Semiconductor Inc. On-die termination circuit and driving method thereof
USRE45246E1 (en) 2006-09-27 2014-11-18 Conversant Ip N.B. 868 Inc. On-die termination circuit and driving method thereof
US7408379B2 (en) 2006-12-18 2008-08-05 Samsung Electronics Co., Ltd. Impedance calibration circuit and semiconductor device including the same
KR100838366B1 (ko) * 2007-04-02 2008-06-13 주식회사 하이닉스반도체 오프셋 보상이 가능한 온 다이 터미네이션 장치의캘리브래이션 회로.
KR101020299B1 (ko) * 2009-09-28 2011-03-07 주식회사 하이닉스반도체 임피던스 매칭장치
US10491216B2 (en) 2018-04-17 2019-11-26 SK Hynix Inc. Termination circuit, semiconductor device and operating method thereof

Also Published As

Publication number Publication date
US20050040845A1 (en) 2005-02-24
JP4532195B2 (ja) 2010-08-25
DE102004041023A1 (de) 2005-03-17
KR100583636B1 (ko) 2006-05-26
US7148721B2 (en) 2006-12-12
JP2005065249A (ja) 2005-03-10
DE102004041023B4 (de) 2011-04-07

Similar Documents

Publication Publication Date Title
KR100583636B1 (ko) 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
US7944233B1 (en) Data output circuit
US6809546B2 (en) On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same
US9047986B2 (en) Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit
US7064989B2 (en) On-die termination control circuit and method of generating on-die termination control signal
KR101045086B1 (ko) 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
US8482311B2 (en) Output buffer circuit and integrated circuit including same
US7508232B2 (en) Data output driver
KR100881131B1 (ko) 온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치
KR20130050821A (ko) 임피던스 조절회로 및 이를 포함하는 반도체 장치
JP2005065249A5 (ko)
CN101779373A (zh) 用于输入/输出缓冲器的动态阻抗控制
KR20080107760A (ko) 반도체 메모리장치
KR20190067940A (ko) 전력 효율적인 구동 회로를 위한 장치 및 방법
KR20100104686A (ko) 임피던스 교정 코드 전송 라인을 테스트 할 수 있는 반도체장치
KR100702838B1 (ko) 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법
US20040221188A1 (en) Apparatus and method for providing a clock signal for testing
US20050225353A1 (en) On die termination circuit
US8044680B2 (en) Semiconductor memory device and on-die termination circuit
KR100410978B1 (ko) 반도체 메모리 장치의 임피이던스 매칭회로
KR20080107762A (ko) 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치
US7091744B2 (en) Input termination circuits and methods for terminating inputs
US5867053A (en) Multiplexed output circuit and method of operation thereof
KR101008992B1 (ko) 코드출력회로
KR20230114092A (ko) 출력 신호의 스윙폭 조절이 용이한 출력 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 14