JP3557974B2 - インピーダンス調整機能付き制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、情報記録再生装置等の制御回路に関し、特にインピーダンス調整機能を有する出力バッファと、当該出力バッファのインピーダンスの調整を行うインピーダンス調整部とを備えた制御回路、及び当該制御回路を搭載した電子基板に関する。
【0002】
【従来の技術】
近年は、計算機の性能向上がめざましく、それに伴い周辺装置にも高速、高性能、高機能化が要求されてきている。また、装置の大きさも年々小型化が要求されている。
【0003】
現在、計算機や磁気ディスク装置等の周辺装置には、半導体集積回路が搭載されているが、高速、高性能化に伴い、そのバス・インタフェースも小振幅、高速化している。一般に、半導体集積回路(以下「制御回路」と称す)は、電子基板に搭載され、送端と受端が1対1接続された外部との信号伝送線路の特性インピーダンスに送端出力バッファのインピーダンスを合せて受端への反射ノイズを防いだ状態で高速のデータ転送を行う。
【0004】
このインピーダンスの調整方法は、制御回路外部より論理値で出力バッファのインピーダンスを設定するタイプと、制御回路外部に取り付けた伝送線路の特性インピーダンスに等しい抵抗値に出力バッファのインピーダンスを合わせる制御回路内蔵のインピーダンス調整部を使って前記論理値を設定するタイプがあり、一般には、インピーダンス調整部を用いる方が制御回路の製造バラツキ、電圧変動、温度変動等のインピーダンス変動要因を吸収したインピーダンス調整が可能な為、インピーダンス調整方法の主流である。
【0005】
尚、前述のインピーダンス調整機能を有した例としては、GTLに関連した技術が記載された例として、特開平6−104725号公報が知られている。
【0006】
また、通常動作中のLSIの温度で出力抵抗値を自動調整する技術として、特開平11−31960号公報がある。
【0007】
【発明が解決しようとする課題】
制御回路の有する出力バッファのインピーダンス特性は、装置電源投入時や制御回路を搭載した電子基板を駆動中に挿入した時の比較的低温状態と、電子回路の駆動により温度が上昇した高温状態とでは、変動する特性を持っている。且つ、製造ロット、電源電圧変動による変動も大きいことが知られている。
【0008】
この様な特性を持つ制御回路の出力バッファのインピーダンスの設定は、従来、電子基板への電源投入時、即ち周囲温度が低く、且つ、制御回路も殆ど動作していない時にインピーダンスの調整を行っていた。この為、従来技術に於いては、その後の装置、及び制御回路が動作し、温度の上昇により、出力バッファのインピーダンスも上昇し、伝送線路特性インピーダンスと不整合を生じて、反射ノイズが受端にも発生し、高速伝送の妨げになると言う不具合があった。
【0009】
本発明の目的は、前述の従来技術による不具合を除去し、受端側での反射ノイズの発生を防止して、高速データ伝送を行うことが可能な情報記録再生装置等の制御回路を提供することである。
【0010】
【課題を解決するための手段】
上記問題を解決する為に、本発明の制御回路は、インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンスの調整を行うインピーダンス調整部と、所定所時刻をカウントするタイマーとを有する制御回路において、装置電源投入時や装置駆動中に該制御回路を搭載した電子基板を挿入した時の低温(第1の温度)状態でのインピーダンス値と、電子回路の駆動により温度が上昇した時の高温(第2の温度)状態でのインピーダンス値との差を調整する手段と、前記の低温状態で、一旦、初期のインピーダンス調整を行い、一定時間経過後の高温状態になった時点で、再度インピーダンスの調整を行う為、前記の高温になる迄の設定時間をカウントする為のタイマー機能を備えていることを特徴とする。
【0011】
また、本発明の制御回路は、インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンスの調整を行うインピーダンス調整部とを有する制御回路において、装置電源投入時や装置駆動中に該制御回路を搭載した電子基板を挿入した後、1分程度の短時間で、該制御回路内部の温度を、電子基板を挿入した時の低温(第1の温度)電子回路の通常動作中の温度と等価な温度(第2の温度)まで上昇させることが可能な機能を備えていることを特徴とする。
【0012】
また更に、本発明の制御回路は、インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンスの調整を行うインピーダンス調整部とを有する制御回路に於いて、電子基板を駆動中の該制御回路部に供給される電源電圧変動、該制御回路部自身の温度変動によるインピーダンスの変動をインピーダンス変動値として検知する機能を備えていることを特徴とする。
【0013】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
【0014】
図1は、本発明の第1の実施形態によるインピーダンス調整機能付き制御回路100を説明する為の図である。
【0015】
本実施形態によるインピーダンス調整機能付き制御回路100は、図1に示す如く、回路外部の伝送線路106と接続され、高速信号を出力する出力バッファ102と、外部の抵抗105に基ずき出力バッファ102のインピーダンス値を複数ビットの論理値により指示するインピーダンス調整部104と、当該インピーダンス調整部104にある設定時間経過後にインピーダンス値の再調整の指示を行う為のタイマー回路101とを備えている。
【0016】
前述インピーダンス調整部104からのインピーダンス調整ビットを、例えば3ビットと仮定すると、その3ビットの論理値は図2に示す如く、例えば論理値が“000”の時の出力バッファ102のインピーダンス値を40Ωとし、論理値が“001”の時のインピーダンス値を44Ωとし、論理値が“111”の時の出力バッファ102のインピーダンス値を65Ωにすることを表わしたものである。この3ビットの論理値により出力バッファ102のインピーダンス値が設定される。
【0017】
また、上述と同様にインピーダンス調整ビットを、例えば3ビットと仮定すると、インピーダンス調整回路部は図5に示す如く、インピーダンス調整時には、リセット信号507によりカウンタ回路501のカウンタ信号503がクリア(“000”)される。次に調整回路のカウンタ値制御信号505により、カウント信号が“000”、“001”、“010”の如く、“111”迄1ずつカウントアップし、カウントアップ動作後にカウントダウンした時点で、外付け抵抗105の抵抗値と略一致したことを認識し、インピーダンス調整をを停止する。そのカウント値をメモリ回路508に格納し保持するものとする。例えば、外付け抵抗値105が50Ωとすると、カウンタ回路501が“011”で停止し、その値がメモリ回路508に格納される。このメモリ回路に格納された3ビットの論理値により、出力バッファのインピーダンス値が設定される。
【0018】
この様に構成された制御回路100は、起動時に於いて、初期インピーダンス調整指示信号109が論理値“H”になることにより、インピーダンス調整部104が、出力バッファ102に接続された伝送線路106の特性インピーダンスに等しい値の外部抵抗105の値を基準として、駆動中の一番近い出力インピーダンスの調整ビットの論理値を選択し、出力バッファ102のインピーダンス値の調整を行う。
【0019】
次に、電子回路の駆動により制御回路100の温度が上昇した高温状態では、出力バッファ102のインピーダンス値も変動(上昇)する。そこで、一定時間経過後にインピーダンス値の再調整指示を行う為のタイマー回路101で、制御回路100の温度がある程度上昇する時間を予め設定しておき、装置の起動時からその設定時間経過後に、インピーダンス値の再調整指示信号107の論理値が“H”になることにより、インピーダンス調整部104が、出力バッファ102に接続された伝送線路106の特性インピーダンスに等しい値の外部抵抗105の値を基準として、駆動中の一番近い出力インピーダンスの調整ビットの論理値を選択し、出力バッファ102のインピーダンス値の再調整を行う。次いで、インピーダンス調整完了すると信号108が論理値“H”になることにより、制御回路100の外部から、インピーダンスの調整が完了したことを検知することができる。
【0020】
これにより、本実施形態による制御回路100は、受端側の伝送線路106からの反射ノイズの発生を防止して高速データ伝送を行うことができ、更に電子回路の駆動により制御回路100の温度が上昇した高温状態になった際にも、インピーダンス値の再調整を行うことなく、受端側の反射ノイズの発生を防止して高速データ伝送を行うことができる。
【0021】
図3は、本発明の第2の実施形態によるインピーダンス調整機能付き制御回路300を説明する為の図である。
【0022】
本実施形態によるインピーダンス調整機能付き制御回路300は、図1に示す如く、回路外部の伝送線路106と接続され、高速信号を出力する出力バッファ102と、外部の抵抗105に基ずき出力バッファ102のインピーダンス値を複数ビットの論理値により指示するインピーダンス調整部104と、通常の電子回路の駆動により、制御回路300の温度が上昇した高温状態と同等な状態に素早く活性化する為の論理活性化回路301とを備えている。
【0023】
また、制御回路300は、装置電源投入時や装置駆動中に制御回路を搭載した電子基板を活線挿入した時は、低温状態にあり、電子回路を駆動した時は、温度が上昇し高温状態となる。通常、制御回路300は、後記の高温状態で動作している。
【0024】
この論理活性化回路301は、短時間、例えば、1分程度の間に制御回路300を、活性化させ、電子回路の駆動した時と同等な高温状態にする機能を有する。
【0025】
論理活性化回路301の回路活性化方法としては、テスト容易化設計手法であるスキャン方式と、バウンダリスキャン方式を利用すことである。制御回路の内部回路部を活性化する手段としては、前記のスキャン方式を使用してフリップフロップにクロック、及び入力データ“H”または、“L”を与え、フリップフロップの出力データを“H”または、“L”に交互に切り換えることにより実施可能である。また、制御回路の出力バッファ部(外部回路部)を活性化する手段としては、後記のバウンダリスキャン方式を使用して、出力バッファ部からの出力データを“H”または、“L”に交互に切り換えることにより実施可能である。前述では出力バッファとしたが、双方向バッファの場合には、出力イネーブル信号により出力モードにしておくことにより、同様に実施可能である。この様にして、制御回路の内部回路部、及び入出力バッファ部を活性化することにより、短時間で制御回路300を、活性化させ、電子回路の駆動した時と同等な高温状態にすることが可能である。
【0026】
この様に構成された制御回路300は、起動時に於いて、論理活性化回路301により、電子回路の駆動した時と同等な高温状態になり、高温状態になったことを示す信号307が論理値“H”になることにより、インピーダンス調整部104が、前述の第1の実施形態と同様に、出力バッファ102に接続された伝送線路106の特性インピーダンスに等しい値の外部抵抗105の値を基準として、駆動中の一番近い出力インピーダンスの調整ビットの論理値を選択し、出力バッファ102のインピーダンス値の調整を行う。次いで、インピーダンス調整完了すると信号108が論理値“H”になることにより、制御回路300の外部から、インピーダンスの調整が完了したことを検知することができる。
【0027】
これにより、本実施形態による制御回路300は、受端側の伝送線路106からの反射ノイズの発生を防止して、高速データ伝送を行うことができ、更に電子回路の駆動により制御回路300の温度が上昇した高温状態になった際にも、インピーダンス値の再調整を行うことなく、受端側の反射ノイズの発生を防止して高速データ伝送を行うことができる。
【0028】
図4は、本発明の第3の実施形態によるインピーダンス調整機能付き制御回路400を説明する為の図である。
【0029】
本実施形態によるインピーダンス調整機能付き制御回路400は、図4に示す如く、回路外部の伝送線路106と接続され、高速信号を出力する出力バッファ102と、外部の抵抗105に基ずき出力バッファ102のインピーダンス値を複数ビットの論理値により指示するインピーダンス調整部104と、当該インピーダンス調整部で設定したインピーダンスが変動したか否かを検知する為の回路401とを備えている。
【0030】
この様に構成された制御回路400は、起動時において初期インピーダンス調整指示信号103が論理値“H”になることにより、インピーダンス調整部104が、出力バッファ102に接続された伝送線路106の特性インピーダンスに等しい値の外部抵抗105の値を基準として、駆動中の一番近い出力インピーダンスの調整ビットの論理値を選択し、出力バッファ102のインピーダンス値の調整を行う。また、その調整したインピーダンス値は、インピーダンス調整回路内のメモリにより保持される。ここで言うメモリとは、フリップ・フロップ、フリップ・フロップで構成されたレジスタ、SRAM等が考えられる。また、インピーダンス調整が完了すると信号108が論理値“H”になることにより、制御回路400の外部から、インピーダンスの調整が完了したことを検知することができる。
【0031】
次に、インピーダンス変動検知回路401は、出力バッファ102に接続された伝送線路106の特性インピーダンスに等しい値の外部抵抗105の値を基準として、駆動中の一番近い出力インピーダンスの調整ビットの論理値を選択し、更に、その論理値とインピーダンス調整回路104で設定されたインピーダンス調整ビット409の値とを比較し、異なっていた場合には、前述のインピーダンス調整回路内のメモリに保持したインピーダンス調整ビット値を更新することにより、出力バッファ102のインピーダンス値も更新される。
【0032】
図2に於いて、例えば、インピーダンス調整回路104で設定されたインピーダンス調整ビットの値が“010”で、インピーダンス変動検知回路401が示す出力インピーダンスの調整ビットの論理値が“011”の場合、インピーダンス調整回路内のメモリに保持したインピーダンス調整ビット値を“011”に更新することにより、出力バッファ102のインピーダンス値も“011”に更新される。
【0033】
これにより、本実施形態による制御回路400は、受端側の伝送線路106からの反射ノイズの発生を防止して高速データ伝送を行うことができ、更に制御回路に供給される電源電圧変動、制御回路部自身の温度変動により、インピーダンス値が変動した場合にも、インピーダンス値を常に最適にすることが可能となり、受端側の反射ノイズの発生を防止して高速データ伝送を行うことができる。
【0034】
【発明の効果】
上記発明により、制御回路に供給される電源電圧変動、制御回路部自身の温度変動によるインピーダンス変動を極力抑制することが可能となる為、受端側の反射ノイズの発生を防止して、高速データ伝送を行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による制御回路を説明する為の図。
【図2】本実施形態による出力バッファの出力インピーダンスと3ビット論理値の関係を示す図。
【図3】本発明の第2実施形態による制御回路を説明する為の図。
【図4】本発明の第3実施形態による制御回路を説明する為の図。
【図5】本発明の第1実施形態によるインピーダンス調整回路部の内部の構成を説明する為の図。
【符号の説明】
100、300、400…制御回路
101…タイマー回路
102…出力バッファ
103…タイマー回路用クロック信号
104…インピーダンス調整回路
105…外部抵抗
106…伝送線路
107…インピーダンス値の再調整信号
108…インピーダンス調整完了信号
109…初期インピーダンス調整指示信号
301…論理活性化回路
307…高温状態を示す信号
401…インピーダンス変動検知回路
407…インピーダンス調整信号
409、504…インピーダンス調整ビット
500…インピーダンス調整回路
501…カウンタ回路
502…調整回路
503…カウント信号
505…カウンタ値制御信号
506…クロック信号
507…リセット信号
508…メモリ回路
Claims (3)
- インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンスの調整を行うインピーダンス調整部と、所定の時間をカウントするタイマーとを有する制御回路において、
前記制御回路の動作開始直後の第1の温度状態でインピーダンス調整を行い、電子回路の駆動により第2の温度状態に温度が上昇するまでの時間を前記タイマーでカウントし、該第2の温度状態で再度インピーダンス調整を行うことを特徴とする制御回路。 - インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンスの調整を行うインピーダンス調整部とを有する制御回路において、
前記制御回路の動作開始後に、動作開始直後の第1の温度状態から、前記制御回路の通常動作中の第2の温度状態まで温度を上昇させる手段を有することを特徴とする制御回路。 - インピーダンス調整機能を有する出力バッファと、該出力バッファのインピーダンス値の調整を行うインピーダンス調整部とを有する制御回路において、
前記制御回路を駆動中に該制御回路部に供給される電源の電圧変動または/及び該制御回路部の温度の変動によるインピーダンスの変動を検知する手段を有することを特徴とする制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34978499A JP3557974B2 (ja) | 1999-12-09 | 1999-12-09 | インピーダンス調整機能付き制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34978499A JP3557974B2 (ja) | 1999-12-09 | 1999-12-09 | インピーダンス調整機能付き制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168704A JP2001168704A (ja) | 2001-06-22 |
JP3557974B2 true JP3557974B2 (ja) | 2004-08-25 |
Family
ID=18406100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34978499A Expired - Lifetime JP3557974B2 (ja) | 1999-12-09 | 1999-12-09 | インピーダンス調整機能付き制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3557974B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3885773B2 (ja) | 2003-06-30 | 2007-02-28 | 日本電気株式会社 | インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置 |
KR100583636B1 (ko) * | 2003-08-19 | 2006-05-26 | 삼성전자주식회사 | 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 |
JP4159553B2 (ja) | 2005-01-19 | 2008-10-01 | エルピーダメモリ株式会社 | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
JP2011041209A (ja) * | 2009-08-18 | 2011-02-24 | Panasonic Corp | 半導体装置 |
KR20150056804A (ko) | 2012-09-14 | 2015-05-27 | 피에스4 뤽스코 에스.에이.알.엘. | 반도체 장치 |
-
1999
- 1999-12-09 JP JP34978499A patent/JP3557974B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001168704A (ja) | 2001-06-22 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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