KR20150056804A

KR20150056804A - 반도체 장치

Info

Publication number: KR20150056804A
Application number: KR1020157009105A
Authority: KR
Inventors: 데츠야 아라이; 겐지 아사키
Original assignee: 피에스4 뤽스코 에스.에이.알.엘.
Priority date: 2012-09-14
Filing date: 2013-09-11
Publication date: 2015-05-27
Also published as: US9484075B2; WO2014042183A1; US20150235679A1

Abstract

복수의 단위버퍼로부터 된 출력버퍼의 동작 변환 시에 있어서 피크전류를 억제한다. 데이터단자(23), 데이터단자(23)를 구동하는 임피던스 조정가능한 단위버퍼(101~107), 및 단위버퍼(101~107) 중 선택된 적어도 2개의 단위버퍼의 동작을 순차적으로 변환하는 제어회로(109, 111~117, 122~127)을 구비한다. 본 발명에 따르면, 복수의 단위버퍼의 동작을 순차적으로 변환하고 있으므로, 출력동작 시의 피크전류가 분산되고, 전류 노이즈를 억제할 수 있음과 아울러 출력임피던스를 일정하게 유지하면서 출력전위의 변환을 아주 고속으로 그리고 연속적으로 실행하는 것이 가능하게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 데이터단자에 병렬 접속된 복수의 단위버퍼를 구비한 반도체 장치에 관한 것이다.

DRAM(Dynamic Random Access Memory)등의 반도체 장치에 있어서는 동작모드에 따라 출력버퍼회로의 임피던스가 변환 가능하게 구성되어 있는 경우가 있다. 예를 들어, 특허문헌 1, 2에 기재된 반도체 장치에서는 서로 같은 임피던스를 가지는 복수의 단위버퍼에 의해 출력버퍼회로를 구성하고, 활성화시키는 단위버퍼의 수를 선택함으로써 임피던스의 변환을 가능하게 하고 있다. 특허문헌 1, 2에 기재된 반도체 장치에 있어서는 각 단위버퍼의 임피던스가 서로 같기 때문에 단위버퍼의 임피던스를 조정하기 위한 캘리브레이션 동작을 일괄하여 실행할 수 있다.

특허문헌1: 특개 2006-203405호 공보 특허문헌2: 특개 2008-60679호 공보 특허문헌3: 특개 2000-68816호 공보

그러나, 특허문헌 1, 2에 기재된 반도체 장치에서는 선택된 단위버퍼가 동시에 활성화되기 때문에, 활성화시키는 단위버퍼의 수가 많을수록, 출력동작 시의 피크전류가 증대되고, 큰 전원 노이즈가 발생하는 경우가 있었다.

한편, 캘리브레이션 동작에 의해 임피던스 조정이 가능한 단위버퍼에 관한 것은 아니지만, 특허문헌 3에는 서로 임피던스가 다른 복수의 버퍼로부터 각각 소정의 논리레벨의 신호를 출력시킴으로써 출력신호의 DC레벨을 임의로 제어 가능한 반도체 장치가 개시되어 있다. 따라서 출력신호의 DC레벨을 단계적으로 변환하면, 임의의 파형을 형성할 수 있다. 그러나, 특허문헌 3에 기재된 반도체 장치에는 각 버퍼의 임피던스에 바이너리형식의 배율관계로 되어있으므로 임의의 파형을 생성하기 위해서는 바이너리형식의 신호의 값을 아주 고속으로 그리고 연속적으로 변환할 필요가 있고, 고속 데이터 전송을 할 경우에는 현실적이지 않다.

본 발명의 일 측면에 따른 반도체 장치는 데이터단자, 상기 데이터단자를 구동하는 임피던스 조정 가능한 복수의 단위버퍼, 및 상기 복수의 단위버퍼 중 선택된 적어도 두 개의 단위버퍼의 동작을 순차적으로 변환하는 제어회로를 구비한 것을 특징으로 한다.

본 발명의 다른 측면에 따른 반도체 장치는 데이터단자, 제1 제어상태에 있어서는 상기 데이터단자를 제1 논리레벨로 구동하고 제2 제어상태에 있어서는 상기 데이터단자를 상기 제1 논리레벨과 다른 제2 논리레벨로 구동하고, 제3 제어상태에 있어서는 상기 데이터단자에서 볼 때 하이 임피던스 상태가 되는 복수의 단위버퍼, 복수의 단위버퍼 중 선택된 2개 이상의 단위버퍼를 상기 제1 및 제2 제어상태 중 한 쪽으로 하고, 선택되지 않은 나머지 단위버퍼를 상기 제3 제어상태로 하는 선택회로, 및 상기 선택된 단위버퍼를 상기 제1 및 제2 제어상태 중 상기 한 쪽으로부터 상기 제1 및 제2 제어상태 중 다른 쪽으로 순차적으로 변환하는 제어회로를 구비하는 것을 특징으로 한다.

본 발명의 또 다른 측면에 따른 반도체 장치는 데이터단자에 공통 접속된 제1 ~ 제n의 단위버퍼, 상기 제1 ~ 제m(m은 2 이상 n 이하의 정수)의 단위버퍼의 출력논리레벨을 이 순서대로 변환하는 제어회로, 및 상기 m의 값을 지정하는 코드 생성회로를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 복수의 단위버퍼의 동작을 순차적으로 변환하므로, 출력 동작 시에 있어서의 피크 전류가 분산되어 전원 노이즈를 억제할 수 있으며, 이와 더불어 임피던스의 변환을 아주 고속으로 그리고 연속적으로 실행하는 것이 가능하다.

도 1은 본 발명의 바람직한 실시형태에 따른 반도체장치(10)의 전체 구성을 도시한 블록도이다.
도 2는 캘리브레이션 회로(30)의 회로도이다.
도 3은 본 발명의 제1 실시형태에 따른 데이터입출력회로(100)의 회로도이다.
도 4는 제1 예에 따른 온도계 코드 생성회로(109)의 회로도이다.
도 5는 제2 예에 따른 온도계 코드 생성회로(109)의 회로도이다.
도 6은 선택회로(111)의 회로도이다.
도 7은 단위버퍼(101)의 회로도이다.
도 8은 제1 실시형태에 따른 효과를 설명하기 위한 파형도이고, (a)는 데이터단자(23)의 전압파형(VOUT), (b)는 단위버퍼(101~107)에 흐르는 소비전류(IOUT)(AC성분)이다.
도 9는 데이터단자(23) 및 전원전위(VDDQ, VSSQ)의 전위변화를 나타내는 파형도이고, (a)는 단위버퍼(101~107)의 동작을 동시에 변환한 경우를 나타내고, (b)는 단위버퍼(101~107)의 동작을 순차적으로 변환한 경우를 나타내고 있다.
도 10은 종래의 출력버퍼의 회로도이다.
도 11은 제어신호(A3, A2, A1)의 값에 따라 얻어지는 출력단자(OUT)의 전위를 나타내는 도면이다.
도 12는 출력버퍼의 등가회로도이다.
도 13은 제1 실시형태의 변형예에 따른 데이터입출력회로(100a)의 회로도이다.
도 14는 본 발명의 제2 실시형태에 따른 데이터입출력회로(100b)의 회로도이다.
도 15는 지연제어부(200)의 회로도이다.
도 16은 활성화되는 단위버퍼(101~107)의 수와 그 동작이 변환하는 타이밍과의 관계를 설명하기 위한 표이다.
도 17은 제2 실시형태의 제1 변형예에 따른 데이터입출력회로(100c)의 회로도이다.
도 18은 디코더(310)의 회로도이다.
도 19는 활성화되는 단위버퍼(101~107)의 수와 활성화되는 디코드신호(a ~ e)의 관계를 나타내는 표이다.
도 20은 단위지연부(A)의 회로도이다.
도 21은 단위지연부(B)의 회로도이다.
도 22는 단위지연부(C)의 회로도이다.
도 23은 제2 실시형태의 제2 변형예에 따른 데이터입출력회로(100d)의 회로도이다.
도 24는 디코더(410)의 회로도이다.
도 25는 활성화되는 단위버퍼(101~107)의 수와 활성화되는 디코드신호(412~417)와의 관계를 나타내는 표이다.
도 26은 논리게이트회로(420)의 회로도이다.
도 27은 논리게이트회로(430)의 회로도이다.
도 28은 변형예에 따른 논리게이트회로(420)의 회로도이다.
도 29는 제2 실시형태의 제3 변형예에 따른 데이터입출력회로(100e)의 회로도이다.
도 30은 본 발명의 제3 실시형태에 따른 데이터입출력회로(100f)의 회로도이다.
도 31은 제3 실시형태의 제1 변형예에 따른 데이터입출력회로(100g)의 회로도이다.
도 32는 제3 실시형태의 제2 변형예에 따른 데이터입출력회로(100h)의 회로도이다.
도 33은 제3 실시형태의 제3 변형예에 따른 데이터입출력회로(100i)의 회로도이다.
도 34는 단위지연부(702~707)의 회로도이다.
도 35는 변형예에 따른 단위지연부(702~707)의 회로도이다.
도 36은 제3 실시형태의 제4 변형예에 따른 데이터 입출력회로(100j)의 회로도이다.
도 37은 제3 실시형태의 제5 변형예에 따른 데이터 입출력회로(100k)의 회로도이다.
도 38은 제3 실시형태의 제6 변형예에 따른 데이터 입출력회로(100l)의 회로도이다.
도 39는 본 발명의 효과가 얻어지는 원리를 설명하기 위한 도면이다.
도 40은 출력버퍼를 단위버퍼에 의해 1분할, 2분할, 7분할한 경우의 스펙트럼을 나타내는 도면이다.
도 41은 출력버퍼를 단위버퍼에 의해 1분할 및 7분할한 경우의 전압파형과 전류파형을 나타내는 그래프이다.

이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시형태에 대하여 상세히 설명한다.

도 1은 본 발명의 바람직한 실시형태에 따른 반도체 장치(10)의 전체구성을 나타낸 블록도이다.

본 실시형태에 따른 반도체 장치(10)는 DRAM이고, 도 1에 도시한 바와 같이 메모리셀어레이(11)를 구비하고 있다. 메모리셀어레이(11)에는 서로 교차하는 복수의 워드라인(WL)과 복수의 비트라인(BL)이 만들어져 있고, 그 교점에 메모리셀(MC)이 배치되어있다. 워드라인(WL)의 선택은 로우디코더(12)에 의해 행하여지고, 비트라인(BL)의 선택은 컬럼디코더(13)에 의해 행하여진다. 비트라인(BL)은 센스회로(14) 내의 대응하는 센스앰프(SA)에 각각 접속되어 있고, 컬럼디코더(13)에 의해 선택된 비트라인(BL)은 센스앰프(SA)를 통하여 앰프회로(15)에 접속된다.

로우디코더(12), 컬럼디코더(13), 센스회로(14) 및 앰프회로(15)의 동작은 액세스제어회로(20)에 의해 제어된다. 액세스제어회로(20)에는 어드레스단자(21) 및 명령단자(22)를 통하여 각각 외부로부터 어드레스신호(ADD) 및 명령신호(CMD)가 공급된다. 액세스제어회로(20)는 어드레스신호(ADD) 및 명령신호(CMD)를 받아, 이들에 기초하여 로우디코더(12), 컬럼디코더(13), 센스회로(14) 및 앰프회로(15)를 제어한다.

구체적으로는 명령신호(CMD)가 반도체장치(10)의 액티브동작을 나타내는 경우에는, 어드레스신호(ADD)는 로우디코더(12)에 공급된다. 이에 응답하여 로우디코더(12)는 어드레스신호(ADD)가 나타내는 워드라인(WL)을 선택하고, 이에 따라 대응하는 메모리셀(MC)이 각각 비트라인(BL)에 접속된다. 그 후, 액세스제어회로(20)는 소정의 타이밍으로 센스회로(14)를 활성화시킨다.

한편, 명령신호(CMD)가 반도체 장치(10)의 리드동작 또는 라이트동작을 나타내는 경우에는, 어드레스신호(ADD)는 컬럼디코더(13)에 공급된다. 이에 응답하여 컬럼디코더(13)는 어드레스신호(ADD)가 나타내는 비트라인(BL)을 앰프회로(15)에 접속한다. 이에 따라, 리드동작 시에 있어서는 센스앰프(SA)를 통하여 메모리셀어레이(11)로부터 독출되는 리드데이터(DQ)가 앰프회로(15) 및 데이터입출력회로(100)를 통하여 데이터단자(23)로부터 외부로 출력된다. 또한 라이트동작 시에 있어서는 데이터단자(23)를 통하여 외부로부터 공급된 라이트데이터(DQ)가 데이터입출력회로(100), 앰프회로(15) 및 센스앰프(SA)를 통하여 메모리셀(MC)에 기입된다.

후술하는 바와 같이, 데이터입출력회로(100)에는 동작 시의 임피던스가 서로 같은 복수의 단위버퍼가 포함되어 있다. 단위버퍼의 임피던스는 캘리브레이션회로(30)에 의해 제어된다. 캘리브레이션회로(30)는 캘리브레이션단자(ZQ)(24)에 접속되어있다.

도 2는 캘리브레이션회로(30)의 회로도이다.

도 2에 도시한 바와 같이, 캘리브레이션회로(30)는 풀업레플리카회로(31, 32), 풀다운레플리커회로(33), 풀업레플리카회로(31, 32)의 동작을 제어하는 카운터회로(34), 풀다운레플리커회로(33)를 제어하는 카운터회로(35), 카운터회로(34)를 제어하는 비교기(36), 및 카운터(35)를 제어하는 비교기(37)를 구비하고 있다. 구체적으로는 카운터회로(34)는 자신의 카운트 값을 변화시켜 풀업레플리카회로(31, 32)의 임피던스를 변화시킨다. 비교기(36)는 캘리브레이션단자(24)의 전위가 기준전위와 같게 될 때, 즉, 풀업레플리카회로(31)의 임피던스가 저항(R)의 임피던스와 같게 될 때 카운터회로(34)의 카운트동작을 정지한다. 기준전위는 저항(38, 39)에 따라 생성된다. 카운터회로(34)의 카운트 값은 임피던스 조정코드(DZQPB)로서 이용되어, 풀업레플리카회로(31, 32)에 피드백되고 또한 도 1에 도시한 데이터출력회로(100)에 공급된다. 마찬가지로, 풀다운레플리커회로(33)의 임피던스도 카운터회로(35)및 비교기(37)에 의해 조정되며, 카운터회로(35)의 카운트 값은 임피던스 조정코드(DZQNT)로서 이용되어 풀다운레블리카회로(33)에 피드백되고 또한 도 1에 도시한 데이터입출력회로(100)에 공급된다. 임피던스 조정코드(DZQPB, DZQNT)는 각각 복수 비트의 신호이다.

도 3은 본 발명의 제1 실시형태에 따른 데이터입출력회로(100)의 회로도이다.

도 3에 도시하는 데이터입출력회로(100)는 데이터단자(23)에 접속된 7개의 단위버퍼(101~107)와, 입력버퍼(108)를 구비하고 있다. 입력버퍼(108)는 라이트동작 시에 사용되는 버퍼이지만, 본 발명의 요지와는 직접적인 관계가 없으므로 설명은 생략한다.

단위버퍼(101~107)는 리드동작 시에 사용되는 버퍼이고, 활성화 시의 임피던스는 임피던스 조정코드(DZQ)에 의해 240Ω으로 조정된다. 따라서 단위버퍼(101~107) 중에서 m개의 단위버퍼를 활성화시키면 출력임피던스는 240Ω/m이 되고, 리드동작 시의 출력임피던스를 7단계로 선택할 수 있다. 출력임피던스의 지정은 액세스제어회로(20)에 포함되는 모드 레지스터(25)에 소정의 모드 신호(DS0~DS2)를 설정함으로써 행한다.

모드 레지스터(25)에 설정된 모드신호(DS0~DS2)는 도 3에 도시하는 온도계코드생성회로(109)에 공급된다. 온도계코드생성회로(109)는 모드신호(DS0~DS2)를 디코드함으로써 온도계코드(SEL1~SEL7)를 생성하는 회로이다. 생성된 온도계코드(SEL1~SEL7)는 각각 대응하는 선택회로(111~117)에 공급된다. 또한, “온도계코드”라는 것은 온도에 관한 정보가 아니고, 온도계와 같이 지시값의 한 쪽이 전부 활성상태, 다른 쪽이 전부 비활성상태로 된 형식의 코드를 의미한다.

도 4는 제1 예에 따른 온도계코드생성회로(109)의 회로도이다.

도 4에 도시하는 온도계생성회로(109)는, 모드신호(DS0~DS2)를 디코드하는 디코더(130)와, 디코더(130)의 출력신호를 각각 받는 OR게이트회로(131~137)를 구비하고 있고, 이 OR게이트회로(131~137)의 출력신호가 온도계코드(SEL1~SEL7)가 된다. 도 4에 도시한 바와 같이, OR게이트회로(132~137)의 신호는 하위의 OR게이트회로(131~136)에 각각 공급되고 있기 때문에 디코더(130)에 의해 어떤 OR게이트회로가 선택되면, 그것보다도 하위의 OR게이트회로의 출력신호는 전부 하이레벨로 활성화된다. 예를 들면, 디코더(130)에 의해 OR게이트회로(135)가 선택되면, 온도계코드(SEL5)가 하이레벨로 활성화하고 또한 그것보다도 하위의 OR게이트회로(131~134)로부터 출력되는 온도계코드(SEL1~SEL4)도 전부 하이레벨로 활성화된다. 이 경우, 온도계코드(SEL6, SEL7)는 로우레벨로 비활성화된다.

도 5는 제2의 예에 따른 온도계코드생성회로(109)의 회로도이다.

도 5에 도시하는 온도계코드생성회로(109)는, 각각 온도계코드(SEL1~SEL7)를 출력하는 논리게이트회로(141~147)에 의해 구성되어 있다. 논리게이트회로(141~147)는 모드신호(DS0~DS2)의 값이 각각 대응하는 값 이상이면, 대응하는 온도계코드(SEL1~SEL7)를 활성화시킨다. 모드신호(DS0~DS2)의 값과 활성화하는 온도계코드(SEL1~SEL7)의 관계는 도 4에 도시한 코드생성회로(109)와 같다.

이렇게 하여 생성되는 온도계코드(SEL1~SEL7)는 도 3에 도시하는 바와 같이 선택회로(111~117)에 각각 공급된다. 선택회로(111~117)는 각각 단위버퍼(101~107)에 대응하고 있고 대응하는 단위버퍼(101~107)의 활성/비활성을 선택하고 더불어 활성상태인 경우의 출력임피던스를 설정한다. 선택회로(111~117)에는 활성상태인 경우의 출력논리레벨을 정하는 내부데이터(DATAPB, DATANB)가 공급된다. 내부데이터(DATAPB)는 로우 액티브(low active) 신호이고, 단위버퍼(101~107)에 포함되는 풀업회로를 제어한다. 한편, 내부데이터(DATANB)는 하이 액티브(high active) 신호이고 단위버퍼(101~107)에 포함되는 풀다운회로를 제어한다.

도 6은 선택회로(111)의 회로도이다.

도 6에 도시하는 바와 같이, 선택회로(111)는 온도계코드(SEL1)및 내부데이터(DATAPB, DATANB)에 기초하여 내부데이터(DATAPB0, DATANB0)를 생성하는 논리게이트회로(150)를 구비하고 있다. 논리게이트회로(150)는, 온도계코드(SEL1)가 하이레벨로 활성화되어 있는 경우에는 내부데이터(DATAPB, DATANB)를 그대로 통과시킴으로써 내부데이터(DATAPB0, DATGANB0)를 생성하는 한편, 온도계코드(SEL1)가 로우레벨로 비활성화되어 있는 경우에는 내부데이터(DATAPB, DATANB)의 논리레벨에 관계없이 내부데이터(DATAPB0, DATANB0)를 각각 하이레벨, 로우레벨로 비활성화시킨다.

내부데이터(DATAPB0)는 OR게이트회로(161~165)의 한 쪽의 입력노드에 공급된다. OR게이트회로(161~165)의 다른 쪽의 입력노드에는 임피던스조정코드(DZQPB)를 구성하는 각 비트(DZQPB1~DZQPB5)가 각각 공급된다. 이들 OR게이트회로(161~165)의 출력신호는 각각 내부데이터(DATAPB1~DATAPB5)로서 이용된다. 마찬가지로, 내부데이터(DATANB0)는 AND게이트회로(171~175)의 한 쪽의 입력노드에 공급된다. AND게이트회로(171~175)의 다른 쪽의 입력노드에는 임피던스조정코드(DZQNT)를 구성하는 각 비트(DZQNT1~DZQNT5)가 각각 공급된다. 이 AND게이트회로(171~175)의 출력신호는 각각 내부데이터(DATANB1~DATANB5)로서 이용된다.

다른 선택회로(112~117)에 대하여도 각각 온도계코드(SEL2~SEL7)가 공급되는 이외에는 도 6에 도시한 선택회로(111)와 같은 회로구성을 가지고 있다. 그리고 이들 선택회로(111~117)로부터 출력되는 내부데이터(DATAPB1~DATAPB5, DATANB1~DATANB5)는 각각 대응하는 단위버퍼(101~107)에 공급된다. 또한, 본 발명에 있어서는 데이터입출력회로에 포함되는 요소 중, 단위버퍼를 제외하고 요소의 일부 또는 전부를 “제어회로”라고 부르기도 한다.

도 7은 단위버퍼(101)의 회로도이다.

도 7에 도시하는 바와 같이, 단위버퍼(101)는, 병렬 접속된 복수(본 실시형태에서는 5개)의 P채널형 MOS트랜지스터(181~185), 병렬 접속된 복수(본 실시형태에서는 5개)의 N채널형 MOS트랜지스터(191~195), 및 이들 트랜지스터(181~185)와 트랜지스터(191~195)의 사이에 직렬로 접속된 저항(180, 190)을 구비하고, 저항(180)과 저항(190)의 접속점이 데이터단자(23)에 접속되어 있다. 단위버퍼(101) 중, 트랜지스터(181~185) 및 저항(180)으로 이루어진 부분은 풀업회로(PU)를 구성하고 있고, 트랜지스터(191~195) 및 저항(190)으로 이루어진 부분은 풀다운회로(PD)를 구성하고 있다.

트랜지스터(181~185)의 게이트전극에는 각각 내부데이터(DATAPB1~DAAPB5)가 공급되고 있고, 이에 따라 개별적으로 온/오프 제어된다. 이 온/오프 제어에 따라, 풀업회로(PU) 중 MOS트랜지스터부에 의한 임피던스는 예를 들어 120Ω으로 조정된다. 저항(180)의 저항치는 120Ω이고, 따라서 풀업 동작 시의 출력임피던스는 240Ω이 된다. 마찬가지로 트랜지스터(191~195)의 게이트에는 각각 내부데이터(DATANB1~DATANB5)가 공급되고 있고, 이에 의해 개별적으로 온/오프 제어된다. 이 온/오프 제어에 따라 풀다운회로(PD) 중 MOS트랜지스터부에 의한 임피던스는 예를 들어 120Ω으로 조정된다. 저항(190)의 저항치는 120Ω이고, 따라서 풀다운 동작 시의 출력임피던스는 240Ω이 된다.

도 3으로 돌아가, 선택회로(111~117)에는 내부데이터(DATAPB, DATANB)가 동시에 공급되는 게 아니고, 단위지연부(122~127)에 의해 지연된 내부데이터(DATAPB, DATANB)가 순차적으로 공급된다. 즉, 내부데이터(DATAPB, DATANB)는 선택회로(111~117)에 대하여 이 순서로 공급된다. 이 때문에 온도계코드(SEL1~SEL7)에 의해 선택된 단위버퍼(101~107)는 이 순서로 동작상태가 변환하게 된다.

예를 들어, 온도계코드(SEL1~SEL3)가 하이레벨, 온도계코드(SEL4~SEL7)가 로우레벨인 경우, 단위버퍼(101~103)는 활성상태, 단위버퍼(104~107)는 비활성상태(하이임피던스상태)가 된다. 여기서 내부데이터(DATAPB, DATANB)가 하이레벨이고, 이에 따라 단위버퍼(101~103)에서 로우레벨의 데이터가 출력되고 있는 상태를 상정하면, 내부데이터(DTAPB, DATANB)가 하이레벨에서 로우레벨로 변화하는 경우, 단위버퍼(101~103)의 출력논리레벨은 이 순서로 로우레벨에서 하이레벨로 변환하게 된다.

이에 따라, 선택된 단위버퍼(101~017)가 동시에 변환하는 경우에 비해 피크전류가 대폭 삭감된다. 도 8은 본 실시형태에 의한 효과를 설명하기 위한 파형도로서, (a)는 데이터단자(23)의 전압파형(VOUT), (b)는 단위버퍼(101~107)에 흐르는 소비전류(IOUT)(AC성분)이다. 도 8(b)에서 파선으로 나타내는 파형은 각 단위버퍼(101~107)의 소비전류이고, 실선으로 나타내는 파형은 단위버퍼(101~107)에 따른 합계의 소비전류이다. 도 8에 도시한 바와 같이, 본 실시형태에서는 7개의 단위버퍼(101~107)의 동작이 전부 변환하는 경우에도, 이들 단위버퍼(101~107)가 동시가 아니고 순차적으로 변환하는 것으로부터 소비전류의 피크가 억제되는 것을 알 수 있다.

도 9는 데이터단자(23) 및 전원전위(VDDQ, VSSQ)의 전위변화를 도시하는 파형도로서, (a)는 단위버퍼(101~107)의 동작을 동시에 변환한 경우를 도시하고, (b)는 단위버퍼(101~107)의 동작을 순차적으로 변환한 경우를 도시하고 있다. 도 9(a)에 도시한 바와 같이, 단위버퍼(101~107)의 동작을 동시에 변환한 경우, 데이터단자(23)로부터 출력되는 리드데이터(DQ)가 천이하는 전반의 기간에 전원전위(VDDQ, VSSQ)가 크게 변동하고 있다. 이에 비해, 도 9(b)에 도시한 바와 같이, 단위버퍼(101~107)의 동작을 순차적으로 변환한 경우, 전원전위(VDDQ, VSSQ)의 변동이 리드데이터(DQ)의 천이기간 전체에 걸쳐 분산되어 있고, 그 결과, 변동량이 크게 억제되고 있는 것을 알 수 있다.

이처럼, 본 실시형태에 따르면, 단위버퍼(101~107)의 동작을 순차적으로 변환하고 있으므로 소비전류의 피크를 억제할 수 있고, 더불어 전원전위(VDDQ, VSSQ)의 순간적인 변동을 억제하는 것이 가능하다. 더구나 단위버퍼(101~107) 사이에 있어서 동작타이밍의 시간차는 단위지연부(122~127)의 지연량에 의해 결정되므로, 클럭주파수 등과는 무관하게 임의의 시간차로 설계하는 것이 가능하다.

더욱이, 본 실시형태에 있어서는 출력임피던스를 어느 값으로 설정하여도 리드데이터(DQ)의 천이 도중의 출력임피던스가 일정하게 되기 때문에, 천이 도중의 반사계수도 일정하게 된다. 이에 따라 데이터단자(23)에 접속되는 전송선상의 복잡한 신호의 반사를 방지하는 것이 가능하다.

도 10은 특허문헌 3에 기재된 종래의 출력버퍼의 회로도이다.

도 10에 도시한 출력버퍼는 고위측전위(Vbh)를 공급하는 전원배선과 저위측전위(Vbl)를 공급하는 전원배선과의 사이에 접속된 트랜지스터(M1~M6)를 구비하고, 트랜지스터(M1, M2)의 접속점, 트랜지스터(M3, M4)의 접속점, 트랜지스터(M5, M6)의 접속점이 출력단자(OUT)에 공통 접속되어 있다. 트랜지스터(M1, M2)의 게이트전극에는 제어신호(A1)가 공급되고, 트랜지스터(M3, M4)의 게이트전극에는 제어신호(A2)가 공급되고, 트랜지스터(M5, M6)의 게이트전극에는 제어신호(A3)가 공급된다.

여기서 트랜지스터(M1, M2)의 온 저항을 R1, 트랜지스터(M3, M4)의 온 저항을 R2, 트랜지스터(M5, M6)의 온 저항을 R3라고 한 경우에,

R1=2×R2=4×R3

로 설계되어있다. 즉, 이들 저항(R1~R3)에는 2의 거듭제곱의 배율관계로 되어있으므로 따라서 도 11에 도시한 바와 같이, 제어신호(A3, A2, A1)의 값에 따라 출력단자(OUT)의 전위를 8단계로 제어할 수 있다. 또한 출력단자(OUT)로부터 본 출력버퍼의 저항치는 다음 식과 같이, 제어신호(A3, A2 A1)의 값에 관계없이 일정하게 되고, 출력단자로부터 본 반사계수도 일정하게 된다.

[식 1]

따라서 제어신호(A3, A2, A1)의 값을 (0, 0, 0)에서 (1, 1, 1)로 증가시키면, 출력단자(OUT)로부터 출력되는 신호는 선형으로 올라가는 파형이 되고, (1, 1, 1)로부터 (0, 0, 0)으로 감소시키면, 출력단자(OUT)로부터 출력되는 신호는 선형으로 내려가는 파형이 된다. 파형의 기울기는 증가 또는 감소의 속도에 의해 제어 가능하다. 그러나, 디지털제어회로에서 이러한 제어를 행하는 경우, 출력단자(OUT)로부터 출력되는 신호의 주기가 T 라면, 올라가거나 내려가는데 필요한 시간은 T/2가 되기 때문에, 디지털 제어회로는 T/16의 주기로 동작할 필요가 있고, 간단한 회로로는 실현하기 어렵다.

이에 반해 본 실시형태에서는 그러한 디지털제어회로는 불필요하고, 단위지연부의 지연량을 적절하게 설계함으로써 임의의 시간에서 올라가는 파형 및 내려가는 파형을 얻을 수 있다. 보다 상세히 설명하면, 제어신호(A3, A2, A1)의 값을 하나 증가시키는 것은 저항치(R1)를 가진 인버터를 하나 변환하는 것에 상당한다. 여기서 그 인버터를 저항(RZQ)인 단위버퍼로 하고, 그것이 N개 병렬로 고전위전원(VDDQ)과 저전위전원(VSSQ)과의 사이에 접속되어있는 것으로 한다. 출력단자는 도 12에 도시한 바와 같이, 종단저항(RTT)을 통하여 종단전위(VTT)에 접속되어있는 상태를 상정한다. N개의 단위버퍼가 모두 “Low”로 출력하고 있고, 그 중 n개가 “High”의 출력으로 변환한다고 하면, 도 12에 도시한 바와 같이, 고전위측 저항은 RZQ/n, 저전위측 저항은 RZQ/(N-n)이 되고, 출력전위(VOUT)는 아래 식과 같이 된다.

[식 2]

따라서 출력전위(VOUT)는 전위버퍼의 변환수 n에 비례하고, n=0인 경우는 다음 식과 같이 된다.

[식 3]

또한 n=N인 경우는 다음의 식과 같이 된다.

[식 4]

이와 같이, 출력전위(VOUT)는 단위버퍼의 변환수 n에 비례하고 있다. 따라서, 단위지연부 1개 당 지연량을 td로 한 경우, 단위버퍼의 동작은 순차적으로 변환하고, 얻어지는 출력신호의 파형의 기울기(SR)는 다음 식과 같이 된다.

[식 5]

따라서, 단위지연부의 지연량 td에 따라 임의의 기울기(SR)를 얻는 것이 가능하게 된다. 또한 n의 값이 어떠한 값이라도 출력저항(RZQ/n)은 일정하기 때문에 출력천이기간의 출력저항도 일정하게 된다. 한편, 출력파형은 계단상이 아니고, 매끄러운 파형으로 되도록 설계한다.

또한 단위지연부의 지연량 td가 아주 작은 경우에도 단위버퍼의 동작을 순차적으로 변환하는 방법은 원리적으로 노이즈 삭감에 효과가 있다. 예를 들면 a(t)인 구동전류파형을 생성시키는 출력버퍼를 n 개의 단위버퍼에 의해 구성한 경우, 단위버퍼의 동작의 변환시간이 △t로 일정하다고 하면, 전류파형 g(t)는 다음 식으로 나타낼 수 있다. 여기서 u(t)는 단위 계단 함수이다.

[식 6]

이 g(t)의 푸리에변환 G(f)는 a(t)의 푸리에변환을 A(f)로 하면 다음 식과 같이 나타낼 수 있다.

[식 7]

즉, 단위버퍼의 순차적 변환에 의해 생기는 전류파형 g(t)의 푸리에변환G(f)는 한 번에 변환하는 경우에 전류파형 a(t)의 푸리에변환 A(f)가 위상쉬프트성분의 푸리에변환 P(f)로 필터링되어 생긴다. P(f)는 도 39에 도시한 바와 같이, 복소 공간단위 벡터의 합에 비례하기 때문에 그 크기는 주기적으로 변화하고, 이하의 주파수로 일 주하여 크기가 1 로 돌아온다.

[식 8]

일 주하는 사이, P(f)는 작은 값이 되고, 그 주파수범위의 스펙트럼을 금지한다. 출력버퍼를 단위버퍼에 의해 1분할, 2분할, 7분할한 경우의 모양을 도 40에 도시한다. 도 40에서는 단위버퍼의 변환시간의 합계량(총지연량)이 일정하게 되도록 2분할에서는 △t=tTOT, 7분할에서는 △t= tTOT/6로 하였다. 1분할에서는 △t=∞라는 것으로 된다. 총지연량이 같다는 것은 파형의 기울기가 대략 동등하다는 것에 상당하지만, 도 40에 도시한 바와 같이, 총지연량이 일정하여도, 다분할하는 편이 금지주파수영역이 명확하게 나타나고, 고주파성분을 폭 넓게 커트할 수 있다. 전류의 고주파성분은 인덕턴스의 역기전력을 생성시키기 때문에 노이즈의 원인이 되지만, 그것을 억제할 수 있다. 도 41에 1 분할과 7 분할의 경우의 전압파형과 전류파형을 도시한다. 고주파성분이 커트된다는 것은 전압 및 전류의 동작개시부분이 완만하게 되는 것에 상당한다. 이처럼 전류의 분산이 천이기간 전역에 걸쳐있지 않아도, 다분할 구동은 원리적으로 노이즈를 억제하는 성질이 있다. 한편, 매끄러운 파형이 되도록 지연부를 설계함은 물론이다.

이상에서 설명한 바와 같이, 본 실시형태에 따르면, 복수의 단위지연부(122~127)를 이용하여 단위버퍼(101~107)의 동작을 순차적으로 변환하고 있으므로 소비전류의 피크를 억제하는 것이 가능하게 된다.

도 13은 본 실시형태의 변형예에 의한 데이터입출력회로(100a)의 회로도이다. 도 13에는 풀업회로(PU) 및 이것에 관련된 회로부분만 도시되어 있다.

도 13에서 도시한 데이터입출력회로(100a)는 선택회로(111~117)의 전단에 OR게이트회로가 만들어져 있다. 각 OR게이트회로에는 내부데이터(DATAPB) 및 대응하는 단위지연부(122~127)로부터의 출력신호가 입력된다. 도시되어 있지 않지만, 풀다운회로(PD)에 관련한 회로부분에 있어서는 선택회로(111~117)의 전단에 AND게이트회로가 만들어진다.

이런 구성에 의해, 내부데이터(DATAPB)가 하이레벨인 경우, 단위버퍼(101~107)에 포함되는 모든 풀업회로(PU)는 강제적으로 오프 상태가 된다. 이에 따라, 리드데이터(DQ)의 논리레벨이 천이할 때에 흐르는 전류를 삭감할 수 있다. 다만, 리드데이터(DQ)의 논리레벨이 하이레벨에서 로우레벨로 천이할 때, 모든 풀업회로(PU)가 동시에 오프상태로 이행하고 있기에, 활성화되어 있는 풀업회로(PU)의 수와 활성화되어 있는 풀다운회로(PD)의 수를 단계적으로 변환함으로써 출력파형의 기울기를 제어하거나 천이 도중의 출력저항을 일정하게 하여 복잡한 반사를 방지하거나 할 수는 없다.

이상에서 설명한 제1 실시형태에 의한 데이터입출력회로(100(100a))는 단위버퍼(101~107)의 동작타이밍이 고정적이기 때문에, 단위버퍼(101~107)의 활성화 수(즉, 선택된 출력임피던스)에 비례하여 리드데이터(DQ)의 천이시간이 정해져 버린다. 이하 이러한 문제를 해결한 제2 실시형태에 대하여 설명한다.

제2 실시형태에 있어서는 단위지연부의 지연시간 td를 병렬수 N에 따라 가변하는 td(N)으로 생각하고, 다음 식의 비례관계를 가지게 한다. 이에 따라 출력 임피던스에 관계없이 리드데이터(DQ)의 천이시간을 일정하게 또는 거의 일정하게 할 수 있다.

[식 9]

도 14는 본 발명의 제2 실시형태에 따른 데이터입출력회로(100b)의 회로도이다.

본 실시형태에 따른 데이터입출력회로(100b)는 복수의 단위지연부를 포함하는 지연제어부(200)의 구성이 제1 실시형태에 따른 데이터입출력회로(100)와 다르다. 그 외의 점에 대하여는 제1 실시형태에 따른 데이터입출력회로(100)와 동일하므로, 동일 요소에는 동일 부호를 부여하고, 중복하는 설명은 생략한다. 도 14에서 도시한 바와 같이, 본 실시형태에 있어서는 모드 신호(DS0~DS2)가 지연제어부(200)에도 공급되고 있다.

도 15는 지연제어부(200)의 회로도이다.

도 15에 도시한 바와 같이, 지연제어부(200)는 단위지연부(202~207)와 디코더(210)와 논리게이트회로(220)를 구비한다. 단위지연부(202~207)는 각각 도 3에 도시한 단위지연부(122~127)에 대응하는 회로이고, 서로 동일한 지연량을 가지고 있다.

디코더(210)는 모드신호(DS0~DS2)를 디코드하는 회로이고, 모드신호(DS0~DS2)의 값에 따라 디코드신호(212~215) 중 어느 것을 활성화시킨다. 구체적으로 설명하면, 디코드신호(212)는 모드신호(DS0~DS2)의 값이 온도계코드(SEL1, SEL2)를 선택하는 값인 경우에 활성화된다. 디코드신호(213)는 모드신호(DS0~DS2)의 값이 온도계코드(SEL1~SEL3)를 선택하는 값인 경우에 활성화된다. 디코드신호(214)는 모드신호(DS0~DS2)의 값이 온도계코드(SEL1~SEL4)를 선택하는 값인 경우에 활성화된다. 디코드신호(215)는 모드신호(DS0~DS2)의 값이 온도계코드(SEL1~SEL5, SEL1~SEL6 또는 SEL1~SEL7)를 선택하는 값인 경우에 활성화된다.

디코드신호(212~215)는 논리게이트회로(220)에 포함되는 회로(222~225)를 각각 선택하고, 선택된 회로(222~225)의 출력신호만이 활성화된다. 이러한 구성에 의해, 내부데이터(DATAPB, DATANB)가 변화한 후 내부데이터(231~237)가 변화할 때까지의 타이밍은 모드신호(DS0~DS2)에 따라 변화한다. 또한, 내부데이터(231~237)는 각각 선택회로(111~117)에 공급되는 내부데이터이다.

도 16은 활성화되는 단위버퍼(101~107)의 수와 그 동작이 변환하는 타이밍과의 관계를 설명하기 위한 표이다. 도 16에 있어서 표의 칸에 기재된 숫자는 단위지연부의 통과 수이고, 숫자가 클수록 동작이 변환하는 타이밍이 늦어지는 것을 의미한다.

먼저 두 개의 단위버퍼(101, 102)가 활성화되는 경우(출력임피던스가 120Ω인 경우), 지연제어부(200)에 있어서는 디코드신호(212)가 활성화되기 때문에 회로(222)가 선택된다. 그 결과, 단위버퍼(102)에 대응하는 내부데이터(232)는 내부데이터(DAAPB, DATANB)가 6개의 단위지연부(202~207)를 모두 통과한 후에 변화하게 된다. 도 16에 있어서, 활성화 수 2의 행과 단위버퍼(102)의 열이 교차하는 칸에 “6”이라고 표시되어 있는 것은 6개의 단위지연부를 통과한후에 단위버퍼(102)가 활성화되는 것을 의미하고 있다. 또한, 단위버퍼(101)에 대응하는 내부데이터(231)에 대하여는 모드신호(DS0~DS2)의 값에 무관하게 내부데이터(DATAPB, DATANB)에 따라 바로 변화한다. 도 16에 있어서는 “0”으로 표시되어 있다. 따라서 단위지연부의 지연량을 td로 한 경우, 단위버퍼(101)의 동작이 변환한 후, 6×td가 경과한 후에 단위버퍼(102)의 동작이 변환하게 된다.

또한 3개의 단위버퍼(101~103)가 활성화되는 경우(출력임피던스가 80Ω인 경우), 지연제어부(200)에 있어서는 디코드신호(213)가 활성화되기 때문에 회로(223)가 선택된다. 그 결과, 단위버퍼(102)에 대응하는 내부데이터(232)는 내부데이터(DATAPB, DATANB)가 3개의 단위지연부(202~204)를 모두 통과한 후에 변화하고, 단위버퍼(103)에 대응하는 내부데이터(233)는 내부데이터(DATAPB, DATANB)가 6개의 단위지연부(202~207)를 통과한 후에 변화하게 된다. 따라서, 단위버퍼(101)의 동작이 변환한 후, 3×td가 경과한 후에 단위버퍼(102)의 동작이 변환하고, 6×td가 경과한 후에 단위버퍼(103)의 동작이 변환하게 된다.

4개 또는 그 이상의 단위버퍼(101~107)가 활성화되는 경우의 동작은 도 16에 도시한 바와 같고, 활성화되는 단위버퍼(101~107)의 수가 많을수록 단위버퍼(101~107)의 동작이 변환하는 간격이 짧게 되는 것을 알 수 있다. 이러한 제어에 의해, 출력임피던스에 무관하게 리드데이터(DQ)의 천이시간을 거의 일정하게 할 수 있다.

또한, 도 16에 도시한 바와 같이, 5개의 단위버퍼(101~105)가 활성화되는경우나, 6개의 단위버퍼(101~106)가 활성화되는 경우에는 리드데이터(DQ)의 천이시간이 약간 짧아지지만, 이들의 경우에 있어서도 리드데이터(DQ)의 천이시간이 동일하게 되도록 논리게이트회로(220)의 회로구성을 변경하여도 상관없다. 다만, 이 경우에 단위버퍼(101~107)의 동작이 변환하는 간격이 불균일하게 된다. 리드데이터(DQ)의 천이시간을 일정하게 하고, 또한 단위버퍼(101~107)의 동작이 변환하는 간격을 균일하게 하는 것도 가능하지만, 이 경우, 보다 다수의 단위지연부가 필요하게 됨과 더불어 논리게이트회로(220)의 회로구성이 큰 폭으로 복잡하게 된다. 따라서 어떤 구성을 채용하는가에 대하여는 요구되는 특성 등에 따라 적당하게 선택하면 된다.

이와 같이, 본 실시형태에 의한 데이터입출력회로(100b)에 의하면, 출력임피던스에 관계없이 리드데이터(DQ)의 천이시간을 거의 일정하게 하는 것이 가능하다.

도 17은 본 실시형태의 제1 변형예에 따른 데이터입출력회로(100c)의 회로도이다.

도 17에 도시한 데이터입출력회로(100c)는 지연제어부(200) 대신에 지연제어부(300)가 이용되고 있는 점에서 도 14에 도시한 데이터입출력회로(100b)와 다르다. 그 외의 점에 있어서는 도 14에 도시한 데이터입출력회로(100b)와 동일하기 때문에 동일요소에는 동일한 부호를 부여하고 중복하는 설명은 생략한다. 도 17에 도시한 바와 같이, 지연제어부(300)에는 단위지연부(302~307) 및 디코더(310)가 포함되어있다. 디코더(310)는 도 18에 도시한 회로구성을 가지고 있고, 모드신호(DS0~DS2)의 값에 따라 1 또는 2 이상의 디코드신호(a ~ e)를 활성화시킨다. 활성화되는 단위버퍼(101~107)의 수와 활성화되는 디코드신호(a ~ e)와의 관계는 도 19에 도시한 바와 같다. 도 19에서 Ο이라 표시하고 있는 것은 활성화되는 디코드신호이다.

단위지연부(302~307)는 3타입의 단위지연부(A, B, C) 중 임의의 것으로 이루어진다. 도 17에 도시한 바와 같이, 단위지연부(302)는 단위지연부(A)로 이루어지고, 단위지연부(303, 304)는 단위지연부(B)로 이루어지고, 단위지연부(305~307)는 단위지연부(C)로 이루어진다. 단위지연부(A, B, C)의 회로구성은 각각 도 20, 도 21 및 도 22에 도시되어 있다.

이러한 구성에 의해 단위지연부(A, B, C)의 지연량은 도 19에 도시한 바와 같고, 그 결과, 활성화되는 단위버퍼(101~107)와 동작이 변환하는 타이밍과의 관계는 도 19에 도시한 바와 같이, 도 16에 도시한 관계와 동일한 관계가 된다. 따라서, 도 17에 도시한 데이터입출력회로(100c)는 도 14에 도시한 데이터입출력회로(100b)와 동일한 동작을 행하는 것이 가능하다.

도 23은 본 실시형태의 제2 변형예에 따른 데이터입출력회로(100d)의 회로도이다.

도 23에 도시한 데이터입출력회로(100d)는 온도계코드생성회로(109)가 생략되고, 그 기능이 지연제어부(400)에 부여되어 있는 점에 있어서 도 14에 도시한 데이터입출력회로(100b)와 다르다. 이에 관련하여 선택회로(111~117)는 간이버퍼(111a~117a)로 치환되어 있다. 간이버퍼(111a~117a)는 선택회로(111~117)에서 도 6에 도시한 논리게이트회로(150)를 삭제한 구성을 가지고 있다. 그 외의 점에 대하여는 도 14에 도시한 데이터입출력회로(100b)와 동일하기 때문에 동일 요소에는 동일 부호를 부여하고 중복하는 설명은 생략한다.

도 24는 지연제어부(400)에 포함되는 디코더(410)의 회로도이다. 디코더(410)는 모드신호(DS0~DS2)를 디코드하는 회로이고, 모드신호(DS0~DS2)의 값에 따라 1 또는 2 이상의 디코드신호(412~417)를 활성화시킨다. 모드신호(DS0~DS2)의 값 즉, 활성화되는 단위버퍼(101~107)의 값과 활성화되는 디코드신호(412~417)의 관계는 도 25에 도시한 바와 같다. 도 25에 있어서 Ο이라고 표시한 것은 활성화되는 디코드신호이다.

도 26 및 도 27은 지연제어부(400)에 포함되는 회로 중, 내부데이터(DATANB)를 취급하는 논리게이트회로(420) 및 내부데이터(DATAPB)를 취급하는 논리게이트회로(430)를 각각 도시하고 있다. 도 26 및 도 27에는 각각 단위지연부(402~407)가 포함되어 있다.

도 26 및 도 27에 도시한 바와 같이, 논리게이트회로(420, 430)는 모두 도 15에 도시한 논리게이트회로(220)와 유사한 회로구성을 가지고 있다. 구체적으로는 논리게이트회로(420)에 포함되는 회로(422~427)와 논리게이트회로430)에 포함되는 회로(432~437)는 각각 디코드신호(412~417)에 의해 선택되고, 선택된 회로(422~427, 432~437)의 출력신호만이 활성화된다. 이런 구성에 의해 내부데이터(DATAPB, DATANB)가 변화한 후 내부데이터(441N~447N, 441P~447P)가 변화할 때까지의 타이밍은 모드신호(DS0~DS2)에 따라 변화한다. 또한, 내부데이터(441N~447N, 441P~447P)는 각각 간이버퍼(111a~117a)에 공급되는 내부데이터이다.

이런 구성에 의해, 활성화되는 단위버퍼(101~107)와 활성화되는 타이밍과의 관계는 도 25에 도시한 바와 같이, 도 16에 도시한 관계와 동일한 관계가 된다. 따라서 도 23에 도시한 데이터입출력회로(100d)는 도 14에 도시한 데이터입출력회로(100b)와 동일한 동작을 행하는 것이 가능하다.

또한, 디코더(410)로서는 도 4에 도시한 디코더(130)과 동일한 회로를 이용하는 것도 가능하다. 이 경우 논리게이트회로(420)의 회로구성으로서는 도 28에 도시하는 회로구성으로 변경하면 좋다. 논리게이트회로(430)에 대하여도 도시되어 있지는 않지만 같은 회로구성으로 변경하면 된다.

도 29는 본 실시형태의 제3 변형예에 따른 데이터입출력회로(100e)의 회로도이다.

도 29에 도시하는 데이터입출력회로(100e)는 지연제어부(300)에 단위지연부(201)(단위지연부(D))가 추가되어 있는 점에서 도 17에 도시한 데이터입출력회로(100c)와 다르다. 그 외의 점에 대해서는 도 17에 도시한 데이터입출력회로(100c)와 동일하기 때문에 동일 요소에는 동일 부호를 부여하고, 중복하는 설명은 생략한다.

단위지연부(201)는 모드신호(DS0~DS2)의 값이 최소치, 즉, 단위버퍼(101)만이 활성화되는 경우에 사용되는 회로이고, 2개 이상의 단위버퍼(101~107)이 활성화되는 경우에는 바이패스된다. 이러한 단위지연부(201)를 이용하는 것에 의해 단위버퍼(101)만이 활성화되는 경우의 동작타이밍을 2개 이상의 단위버퍼(101~107)가 활성화되는 경우의 동작타이밍과 거의 일치시키는 것이 가능하다.

이상에서 설명한 제1 및 제2 실시형태에 따른 데이터입출력회로(100~100e)는 단위버퍼(102~107)에 각각 대응한 단위지연부(102~107 또는 202~207)를 종속접속하고 있기 때문에, 단위버퍼(101~107)의 동작이 변환하는 최소간격은 단위지연부의 1단 당 지연량으로 제한된다. 통상, 단위지연부는 짝수 단의 인버터회로에 의해 구성되기 때문에, 필요한 지연량이 2단의 인버터회로의 지연량보다도 작은 경우, 제1 및 제2 실시형태에서는 이것을 실현할 수 없다. 이하, 이러한 문제를 해결한 제3 실시형태에 대하여 설명한다.

도 30은 본 발명의 제3 실시형태에 따른 데이터입출력회로(100f)의 회로도이다.

본 실시형태에 따른 데이터입출력회로(100f)는 단위지연부(122, 123, 125, 126)가 삭제되어 있는 점에서 도 3에 도시한 제1 실시형태에 따른 데이터입출력회로(100)와 다르다. 그 외의 점에 대하여는 제1 실시형태에 따른 데이터입출력회로(100)와 동일하기 때문에 동일요소에는 동일부호를 부여하고 중복하는 설명은 생략한다. 본 실시형태에 따르면, 단위지연부(122, 123, 125, 126)를 삭제하고, 2개의 단위지연부(124, 127)만을 이용하고 있기에 7개의 단위버퍼(101~107)를 모두 활성화시키는 경우에도 단위버퍼(101)의 동작을 변환한 후 단위버퍼(107)의 동작이 변환할 때까지의 시간을 단위지연부 2개만큼의 지연량으로 설정하는 것이 가능하다. 다만, 이 경우, 단위버퍼(101~103)의 동작은 동시에 변환하고, 단위버퍼(104~106)의 동작은 동시에 변환하기 때문에 피크전류의 분산효과는 약간 작아진다.

도 31은 본 실시형태의 제1 변형예에 따른 데이터입출력회로(100g)의 회로도이다.

도 31에 도시한 데이터입출력회로(100g)는 단위지연부(502~507)를 이용하고 있는 점에 있어서 도 30에 도시한 데이터입출력회로(100f)와 다르다. 도 31에 도시한 바와 같이, 단위지연부(502, 503, 505, 506)는 트랜스퍼게이트이고, 단위지연부(504, 507)는 2단의 인버터회로이다. 트랜스퍼게이트는 항상 온 되어있고, 등가적으로 저항소자로 볼 수 있다. 이런 저항소자는 선택회로(111~117)의 입력단 등에 생기는 기생용량에 접속되는 것에 의해 시정수회로를 구성한다. 이것에 의해 단위지연부(502, 503, 505, 506)에 의해 2단의 인버터회로에 따른 지연보다도 작은 지연량을 얻을 수 있고, 피크전류의 분산효과를 높이는 것이 가능하게 된다.

도 32는 본 실시형태의 제2 변형예에 따른 데이터입출력회로(100h)의 회로도이다.

도 32에 도시한 데이터입출력회로(100h)는 저항요소로 이루어진 단위지연부(602~607)를 이용하고 있는 점에 있어서 도 30에 도시한 데이터입출력회로(100f)와 다르다. 상술한 바와 같이, 선택회로(111~117)의 입력단 등에는 기생용량이 생기고 있기에 각 저항을 통과할 때마다 약간의 지연이 생긴다. 이에 의해 단위버퍼(101~107)의 동작이 변환하는 타이밍의 차를 아주 짧게 하는 것이 가능하다.

도 33은 본 실시예의 제3 변형예에 따른 데이터입출력회로(100i)의 회로도이다.

도 33에 도시한 데이터입출력회로(100i)는 변환 가능한 단위지연부(702~707)(단위지연부(E))를 이용하고 있는 점에서 도 30에 도시한 데이터입출력회로(100f)와 다르다. 각 단위지연부(702~707)의 회로구성은 도 34에 도시한 바와 같고, 입력노드(IN)와 출력노드(OUT)의 사이에 3개의 신호 경로(path)가 할당되어있다. 제1의 신호 경로(path)(P1)는 2 단의 인버터회로로 이루어지고, 제2의 신호 경로(path)(P2)는 트랜스퍼게이트로 이루어지고, 제3의 신호 경로(path)(P3)는 단순한 배선으로 이루어진다. 그리고 신호 경로(path)(P1~P3) 중 어떤 것을 사용하는지는 마스터슬라이스부(MS1, MS2)를 이용하여 제조단계에서 선택한다. 이에 따르면 제조단계에 있어서 마스터슬라이스부(MS1, MS2)의 변환에 의해 데이터입출력회로(100i)의 특성을 변경할 수 있다.

각 단위지연부(702~707)는 도 35에 도시한 회로구성으로 하는 것도 가능하다. 도 35에 도시한 회로에 있어서도 입력노드(IN)와 출력노드(OUT)의 사이에 신호 경로(path)(P1~P3)가 할당되어 있지만, 그 선택을 선택신호(MODEA~MODEC)에 의해 행한다. 이에 따르면, 제조 후에 있어서도 데이터입출력회로(100i)의 특성을 마음대로 변경할 수 있다. 또한 각각의 단위지연부(702~707)에 각각의 개별신호를 할당하면, 단위버퍼(101~107)의 동작의 변환타이밍을 미세 조정하는 것도 가능하다.

도 36은 본 실시형태의 제4 변형예에 따른 데이터입출력회로(100j)의 회로도이다.

도 36에 도시한 데이터입출력회로(100j)는 선택신호(MODEA~MODEC)에 의해 지연라인(710, 720, 730) 중 임의의 것을 선택 가능하다는 점에서 도 30에 도시한 데이터입출력회로(100f)와 다르다. 지연라인(710)은 단순한 배선이고, 선택신호(MODEA)의 의해 선택된다. 지연라인(720)은 복수의 저항소자가 직렬 접속되어 이루어지고, 선택신호(MODEB)에 의해 선택된다. 지연라인(730)은 복수의 트랜스퍼게이트와 복수의 2단의 인버터회로가 직렬 접속되어 이루어지고, 선택신호(MODEC)에 의해 선택된다. 이런 구성에 의해 도 35에 도시한 회로와 같이 개개의 단위지연부를 제어할 필요가 없기 때문에 회로구성을 간소화하면서 데이터입출력회로(100j)의 특성을 마음대로 변경할 수 있다.

또한, 도 36에 도시한 데이터입출력회로(100j)에서는 선택회로(111)에 공급되는 내부데이터(DATAPB, DATANB)에 대해서는 선택신호(MODEA~MODEC)를 받는 게이트회로를 통과하고 있지 않지만, 도 37에 도시한 제5 변형예에 따른 데이터입출력회로(100k)와 같이, 선택신호(MODEA~MODEC)를 받는 게이트회로를 통과한 내부데이터(DATAPB, DATANB)를 선택회로(111)에 공급하는 구성으로 하여도 상관없다. 이것에 따르면 단위버퍼(101~107)의 동작이 변환하는 간격을 보다 균일하게 할 수 있다.

도 38은 본 실시형태의 제6 변형예에 따른 데이터입출력회로(100l)의 회로도이다.

도 38에 도시한 데이터입출력회로(100l)는 내부데이터(DATAPB, DATANB)를 버퍼링하는 가변버퍼회로(800)가 추가되어 있는 점에서 도 32에 도시한 데이터입출력회로(100h)와 다르다. 가변버퍼회로(800)는 인버터(810)의 소스에 접속된 트랜지스터(821~823, 831~833)를 가지고 있고, 이 중 트랜지스터(822, 832)는 선택신호(MODEA)에 의해 제어되고, 트랜지스터(823, 833)는 선택신호(MODEB)에 의해 제어된다. 이런 구성에 의해 선택신호(MODEA, MODEB)에 의해 가변버퍼회로(800)의 구동능력이 변화하기 때문에, 단위지연부(602~607)에 의해 구성되는 시정수회로를 통과하는 내부데이터(DATAPB, DATANB)의 파형도 변화하게 된다. 따라서 선택신호(MODEA, MODEB)에 의해 단위버퍼(101~107)의 동작이 변환하는 간격을 조정하는 것이 가능하게 된다.

이상, 본 발명의 바람직한 실시형태에 대하여 설명하였지만, 본 발명은 상기의 실시형태에 한정되는 것이 아니고, 본 발명의 주요취지에서 벗어나지 않는 범위 내에서 여러 가지 변형이 가능하고, 그것들도 본 발명의 범위 내에 포함되는 것이라는 것은 말할 필요도 없다.

10: 반도체 장치
11: 메모리셀어레이
12: 로우디코더
13: 컬럼디코더
14: 센스회로
15: 앰프회로
20: 액세스제어회로
21: 어드레스단자
22: 명령단자
23: 데이터단자
24: 캘리브레이션단자
25: 모드레지스터
30: 캘리브레이션회로
31, 32: 풀업레플리커회로
33: 풀다운레플리커회로
34, 35: 카운터회로
36, 37: 비교기
38, 39: 저항
100~100l: 데이터입출력회로
101~107: 단위버퍼
108: 입력버퍼
109: 온도계코드생성회로
111~117: 선택회로
111a~117a: 간이버퍼
122~127, 201~207, 302~307, 402~407, 502~507, 602~607, 702~707: 단위지연부
130, 210, 310, 410: 디코더
131~137: OR게이트회로
141~147, 150, 220, 420, 430: 논리게이트회로
161~165: OR게이트회로
171~175: AND게이트회로
180, 190: 저항
181~185: 트랜지스터
191~195: 트랜지스터
200, 300, 400: 지연제어부
710, 720, 730: 지연라인
800: 가변버퍼회로
810: 인버터
821~823, 831~833: 트랜지스터
SEL1~SEL7: 온도계코드

Claims

데이터단자;
상기 데이터단자를 구동하는 임피던스 조정 가능한 복수의 단위버퍼; 및
상기 복수의 단위버퍼 중 선택된 적어도 두 개의 단위버퍼의 동작을 순차적으로 변환하는 제어회로를 구비하는 것을 특징으로 하는 반도체장치.
제1항에 있어서,
상기 제어회로는 상기 선택된 단위버퍼의 출력을 제1 논리레벨에서 제2 논리레벨로 순차적으로 변환하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,
상기 제어회로는 상기 복수의 단위버퍼 중 선택되지 않은 나머지 단위버퍼의 출력을 하이임피던스 상태로 하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 복수의 단위버퍼는 동작 시에 임피던스가 서로 같은 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 제어회로는 종속 접속된 복수의 단위지연부를 포함하고, 상기 복수의 단위지연부로부터 출력되는 내부데이터신호에 기초하여 상기 선택된 단위버퍼의 동작타이밍을 제어하는 것을 특징으로 하는 반도체장치.
제5항에 있어서,
상기 복수의 단위지연부는 서로 같은 지연량을 가지고 있는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 제어회로는 상기 선택된 단위버퍼의 수에 따라 상기 선택된 단위버퍼의 동작타이밍을 변화시키는 것을 특징으로 하는 반도체 장치.
제7항에 있어서,
상기 제어회로는 상기 선택된 단위버퍼의 수가 제1의 수인 경우에는 상기 선택된 단위버퍼 중 제1의 단위버퍼의 동작을 변환한 후 제2의 단위버퍼의 동작을 변환할 때까지의 시간을 제1의 시간으로 하고, 상기 선택된 단위버퍼의 수가 상기 제1의 수보다 큰 제2의 수인 경우에는 상기 제1의 단위버퍼의 동작을 변환한 후 상기 제2의 단위버퍼의 동작을 변환할 때까지의 시간을 상기 제1의 시간보다 짧은 제2의 시간으로 하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서,
상기 복수의 단위지연부는 각각 논리게이트회로, 트랜스퍼게이트 및 저항소자 중 임의의 것인 것을 특징으로 하는 반도체 장치.
제4항에 있어서,
상기 복수의 단위지연부 중 적어도 하나는 지연량이 가변하는 것을 특징으로 하는 반도체 장치.
데이터단자;
제1 제어상태에 있어서는 상기 데이터단자를 제1 논리레벨로 구동하고, 제2 제어상태에 있어서는 상기 데이터단자를 상기 제1 논리레벨과 다른 제2 논리레벨로 구동하고, 제3 제어상태에 있어서는 상기 데이터단자에서 볼 때 하이 임피던스 상태가 되는 복수의 단위버퍼;
복수의 단위버퍼 중 선택된 2 이상의 단위버퍼를 상기 제1 및 제2 제어상태 중 한 쪽으로 하고, 선택되지 않은 나머지 단위버퍼를 상기 제3 제어상태로 하는 선택회로; 및
상기 선택된 단위버퍼를 상기 제1 및 제2 제어상태 중 상기 한 쪽에서 상기 제1 및 제2 제어상태 중 다른 쪽으로 순차적으로 변환하는 제어회로를 구비한 것을 특징으로 하는 반도체장치.
제11항에 있어서,
상기 제어회로는, 상기 선택된 단위버퍼 중 제1의 단위버퍼를 상기 제1 및 제2 제어상태 중 한 쪽으로부터 상기 제1 및 제2 제어상태 중 다른 쪽으로 변환한 후 제2의 단위버퍼를 상기 제1 및 제2 제어상태 중 한 쪽으로부터 상기 제1 및 제2 제어상태 중 다른 쪽으로 변환할 때까지의 시간을 규정하는 단위지연부를 포함하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 복수의 단위버퍼는 모두 임피던스의 조정이 가능하고, 상기 제1 제어상태에서의 임피던스가 서로 같고, 상기 제2 제어상태에서의 임피던스가 서로 같은 것을 특징으로 하는 반도체 장치.
데이터단자에 공통 접속된 제1~제n의 단위버퍼;
제1 ~ 제m(m은 2 이상 n 이하의 정수)의 단위버퍼의 출력논리레벨을 이 순서대로 변환하는 제어회로; 및
상기 m의 값을 지정하는 코드생성회로를 포함하는 것을 특징으로 하는 반도체장치.
제14항에 있어서,
상기 제어회로는 적어도 제k(k는 1 이상 n 미만의 정수)~제j(j는 k+1이상 n 이하의 정수)의 단위버퍼에 각각 대응하여 만들어져 서로 종속접속된 복수의 단위지연부로 이루어진 지연제어부를 포함하고,
상기 지연제어부에는 내부데이터신호가 입력되고,
상기 제k~제j의 단위버퍼는 상기 제k~제j의 단위지연부로부터 각각 출력되는 상기 내부데이터신호에 응답하여 상기 출력논리레벨을 변환하는 것을 특징으로 하는 반도체 장치.