JPH02105247A - データバス制御論理回路 - Google Patents
データバス制御論理回路Info
- Publication number
- JPH02105247A JPH02105247A JP63258669A JP25866988A JPH02105247A JP H02105247 A JPH02105247 A JP H02105247A JP 63258669 A JP63258669 A JP 63258669A JP 25866988 A JP25866988 A JP 25866988A JP H02105247 A JPH02105247 A JP H02105247A
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- JP
- Japan
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- data bus
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータバス制御論理回路に係り、特にトライス
テートバッファの出力同士を接続してなるデータパスの
状態制御回路を有するマスタースライス型半導体集積回
路素子に関する。
テートバッファの出力同士を接続してなるデータパスの
状態制御回路を有するマスタースライス型半導体集積回
路素子に関する。
従来、この種のマスタースライス型半導体集積回路中に
構成されたデータバス回路は、第３図のようべ、各々入
力端子９，１０，１１．１２を有するトライステートバ
ッファ１，２，３．４の出力端子１３同士を共通接続し
、Ｄ型フリップフロップ１８のＤ入力とし、各々のトラ
イステードパ、ファ１，２，３．４の出力状態を制御す
る制御端子５ 、６ 、７ 、８には互いに独立した信
号が印加されていた。
構成されたデータバス回路は、第３図のようべ、各々入
力端子９，１０，１１．１２を有するトライステートバ
ッファ１，２，３．４の出力端子１３同士を共通接続し
、Ｄ型フリップフロップ１８のＤ入力とし、各々のトラ
イステードパ、ファ１，２，３．４の出力状態を制御す
る制御端子５ 、６ 、７ 、８には互いに独立した信
号が印加されていた。
前述した第３図の従来のデータバス回路は、出力同士が
共通接続されたトライステードパ、ファ１．２，３，４
で構成され、各々のトライステートバッファ１，２，３
．４の出力をハイインピーダンス状態とするか、トライ
ステートバッファ１゜２．３．４の各データ入力端子９
，１０，１１゜１２に印加された信号と同じ論理状態と
するかを制御する制御端子（以下イネーブル端子と略す
）５，６，７．８を各々独立してコントロールする構成
となっていた。
共通接続されたトライステードパ、ファ１．２，３，４
で構成され、各々のトライステートバッファ１，２，３
．４の出力をハイインピーダンス状態とするか、トライ
ステートバッファ１゜２．３．４の各データ入力端子９
，１０，１１゜１２に印加された信号と同じ論理状態と
するかを制御する制御端子（以下イネーブル端子と略す
）５，６，７．８を各々独立してコントロールする構成
となっていた。
ここで、イネーブル端子５，６，７．８に印加される信
号の変化（）・イレベルからロウレベル、あるいはロウ
レベルからノーイレベル）のタイミングが少しでもずれ
ると、通常１つのトライステードパ、ファのみが導通状
態（つま多入力に印加された論理レベルが出力される）
となシ、その他のトライステートバッファはノーイイン
ピーダンス状態となるはずであるが、ある時間複数のト
ライステードパ、ファが導通状態となる場合が発生する
。
号の変化（）・イレベルからロウレベル、あるいはロウ
レベルからノーイレベル）のタイミングが少しでもずれ
ると、通常１つのトライステードパ、ファのみが導通状
態（つま多入力に印加された論理レベルが出力される）
となシ、その他のトライステートバッファはノーイイン
ピーダンス状態となるはずであるが、ある時間複数のト
ライステードパ、ファが導通状態となる場合が発生する
。
この場合、導通状態となったトライステードパ。
イアの出力がいくつかがノ１イレベルとなり、残りがロ
ウレベルとなると、電源端子とＧＮＤとの間に低インピ
ーダンスのパスが発生し、大電流が流れる。この結果、
電源電圧が瞬間的に低下し、回路の誤動作を引き起す。
ウレベルとなると、電源端子とＧＮＤとの間に低インピ
ーダンスのパスが発生し、大電流が流れる。この結果、
電源電圧が瞬間的に低下し、回路の誤動作を引き起す。
また、大電流によシ配線が溶断するといった悪影響を及
ぼすという欠点がある。このことは、特にゲートアレイ
のようなマスタースライス型ＬＳＩでは、各マクロの配
置・配線はＣＡＤツールを用いて自動的に行なわれるた
め、タイミング設計が詳細に行なえないという欠点があ
る。
ぼすという欠点がある。このことは、特にゲートアレイ
のようなマスタースライス型ＬＳＩでは、各マクロの配
置・配線はＣＡＤツールを用いて自動的に行なわれるた
め、タイミング設計が詳細に行なえないという欠点があ
る。
本発明の目的は、前記欠点が解決され、トライステート
バッファのイネーブル信号の時間的ずれを補正して、大
電流が流れないようにしたデータ制御論理回路を提供す
ることにある。
バッファのイネーブル信号の時間的ずれを補正して、大
電流が流れないようにしたデータ制御論理回路を提供す
ることにある。
本発明の構成は、論理レベルとして、ハイレベル、ロウ
レベル、ハイインピーダンスの３つの出力状態をイネー
ブル入力端子で設定しかつデータ入力端子を有するバッ
ファを複数設け、前記複数のバッファの出力端子を共通
接続してデータバスを得るデータバス制御論理回路にお
いて、前記イネーブル入力端子の信号の変化を検出し、
所定時間前記バッファの出力状態を前記ハイインピーダ
ンスに保つ手段を設けたことを特像とする。
レベル、ハイインピーダンスの３つの出力状態をイネー
ブル入力端子で設定しかつデータ入力端子を有するバッ
ファを複数設け、前記複数のバッファの出力端子を共通
接続してデータバスを得るデータバス制御論理回路にお
いて、前記イネーブル入力端子の信号の変化を検出し、
所定時間前記バッファの出力状態を前記ハイインピーダ
ンスに保つ手段を設けたことを特像とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のデータバス制御論理回路図
である。同図において、本実施例のデータバス制御論理
回路は、第１図の回路と異なシ、イネーブル入力端子１
３，１４，１５，１６と制御用入力信号端子５，６，７
．８との間に、次の回路が介在する。即ち、イネーブル
入力端子１３゜１４．１５．１６に各々２人力ＡＮＤゲ
ート３３゜３４．３５．３６の出力が接続され、２人力
のうち一方の入力は共通接続されて、４人力ＮＡＮＤゲ
ート２８の出力に接続され、２人力のうち他方の入力に
は、デイレイゲート２９，３０，３１゜３２の各出力が
接続され、これらデイレイゲート２９．３０，３１．３
２の各入力は制御用入力信号端子５，６，７．８に各々
接続され、４人力ＮＡＮＤゲート２８の４人力は２人力
ＮＡＮＤゲー）２４，２５，２６，２７の出力に各々接
続され、この２人力のうち一方の入力は入出力レベル反
転型デイレイゲート２０，２１，２２，２３を各々介し
て、他方の入力と接続され、さらに入力信号端子５，６
，７．８に各々接続された回路である。
である。同図において、本実施例のデータバス制御論理
回路は、第１図の回路と異なシ、イネーブル入力端子１
３，１４，１５，１６と制御用入力信号端子５，６，７
．８との間に、次の回路が介在する。即ち、イネーブル
入力端子１３゜１４．１５．１６に各々２人力ＡＮＤゲ
ート３３゜３４．３５．３６の出力が接続され、２人力
のうち一方の入力は共通接続されて、４人力ＮＡＮＤゲ
ート２８の出力に接続され、２人力のうち他方の入力に
は、デイレイゲート２９，３０，３１゜３２の各出力が
接続され、これらデイレイゲート２９．３０，３１．３
２の各入力は制御用入力信号端子５，６，７．８に各々
接続され、４人力ＮＡＮＤゲート２８の４人力は２人力
ＮＡＮＤゲー）２４，２５，２６，２７の出力に各々接
続され、この２人力のうち一方の入力は入出力レベル反
転型デイレイゲート２０，２１，２２，２３を各々介し
て、他方の入力と接続され、さらに入力信号端子５，６
，７．８に各々接続された回路である。
ここで、入力端子９，１０，１１，１２を有し、出力論
理レベルトシてハイレベル、ロウレベル。
理レベルトシてハイレベル、ロウレベル。
ハイインピーダンスの３状態のいずれかになるトライス
テートバッファ１，２，３．４は、その出力同士はデー
タバスライン１７で共通接続されている。トライステー
ドパ、ファ１，２，３．４のイネーブル入力端子１３，
１４，１５．１６はハイレベルが印加された場合にはト
ライステードパ、ファ１，２，３，４のデータ入力端子
９，１０゜１１．１２に印加された論理レベルがトライ
ステートバッファ１，２，３．４の出力に現れる。また
ロウレベルが印加された場合には、トライステートバッ
ファ１，２，３．４の出力は、ハイインピーダンス状態
となる。インバーテイングタイプのデイレイゲート２０
，２１，２２．２３は、トライステートバッファのイネ
ーブル端子コントロールの入力信号端子５，６，７．８
をある一定時間後に位相を反転して、２人力ＮＡＮＤゲ
ート２４．２５，２６．２７の一方の入力へ伝える。
テートバッファ１，２，３．４は、その出力同士はデー
タバスライン１７で共通接続されている。トライステー
ドパ、ファ１，２，３．４のイネーブル入力端子１３，
１４，１５．１６はハイレベルが印加された場合にはト
ライステードパ、ファ１，２，３，４のデータ入力端子
９，１０゜１１．１２に印加された論理レベルがトライ
ステートバッファ１，２，３．４の出力に現れる。また
ロウレベルが印加された場合には、トライステートバッ
ファ１，２，３．４の出力は、ハイインピーダンス状態
となる。インバーテイングタイプのデイレイゲート２０
，２１，２２．２３は、トライステートバッファのイネ
ーブル端子コントロールの入力信号端子５，６，７．８
をある一定時間後に位相を反転して、２人力ＮＡＮＤゲ
ート２４．２５，２６．２７の一方の入力へ伝える。
ＡＮＤゲート２８は、ＮＡＮＤゲート２４，２５゜２６
．２７の論理積の結果を２人力ＡＮＤゲート３３，３４
，３５．３６の一方の入力端子へ加える。デイレイゲー
ト２９，３０，３１．３２のデイレイ値は、２人力ＮＡ
ＮＤ２４，２５，２６゜２７と４人力ＡＮＤ２８のデイ
レイ値との和と同等、もしくはそれ以上のデイレイを持
っている。
．２７の論理積の結果を２人力ＡＮＤゲート３３，３４
，３５．３６の一方の入力端子へ加える。デイレイゲー
ト２９，３０，３１．３２のデイレイ値は、２人力ＮＡ
ＮＤ２４，２５，２６゜２７と４人力ＡＮＤ２８のデイ
レイ値との和と同等、もしくはそれ以上のデイレイを持
っている。
さて、イネーブル信号７，８はロウレベルの時、トライ
ステートバッファ１のイネーブル信号５が時刻ｔ１でロ
ウレベルからハイレベルへ変化し、その後時刻ｔ！でト
ライステードパ、ファ２のイネーブル信号６が逆にハイ
レベルからロウレベルへ変化した場合について説明する
。トライステートバッファｌのデータ入力端子９はハイ
レベル、バッファ２のデータ入力１０はロウレベルであ
ったとする。マタ、デイレイゲート２０ 、２１．２２
゜２３のデイレイ時は、時間（ｔｚ−ｔｔ）より大きい
値に設定されている。
ステートバッファ１のイネーブル信号５が時刻ｔ１でロ
ウレベルからハイレベルへ変化し、その後時刻ｔ！でト
ライステードパ、ファ２のイネーブル信号６が逆にハイ
レベルからロウレベルへ変化した場合について説明する
。トライステートバッファｌのデータ入力端子９はハイ
レベル、バッファ２のデータ入力１０はロウレベルであ
ったとする。マタ、デイレイゲート２０ 、２１．２２
゜２３のデイレイ時は、時間（ｔｚ−ｔｔ）より大きい
値に設定されている。
時刻ｔ１以前においては、４人力ＮＡＮＤゲート２８の
出力はハイレベル、２人力ＮＡＮＤ３４の出力はハイレ
ベル、２人力ＡＮＤゲート３３゜３５．３６はロウレベ
ルとなシ、データバス１７はトライステートバッファ２
の出力によシロウレベルとなっている。次に、時刻ｔｌ
において、入力信号端子５がロウレベルからハイレベル
に彦ると、２人力ＮＡＮＤ２４の出力はハイレベルから
ロウレベルへと変化する。この時ロウレベルの幅は、デ
ィレイゲー）２０のデイレイ値とほぼ等しい。この時ゲ
ート２９の出力はハイレベルとなるが、ゲート２８の出
力もゲート２４と同様に変化し、トライステートバッフ
ァ１，２，３．４のイネーブル端子１３，１４，１５．
１６はすべて一時的にロウレベルとなり、その結果それ
までロウレベルであったトライステートバッファ２の出
力はハイインピーダンスとなる。
出力はハイレベル、２人力ＮＡＮＤ３４の出力はハイレ
ベル、２人力ＡＮＤゲート３３゜３５．３６はロウレベ
ルとなシ、データバス１７はトライステートバッファ２
の出力によシロウレベルとなっている。次に、時刻ｔｌ
において、入力信号端子５がロウレベルからハイレベル
に彦ると、２人力ＮＡＮＤ２４の出力はハイレベルから
ロウレベルへと変化する。この時ロウレベルの幅は、デ
ィレイゲー）２０のデイレイ値とほぼ等しい。この時ゲ
ート２９の出力はハイレベルとなるが、ゲート２８の出
力もゲート２４と同様に変化し、トライステートバッフ
ァ１，２，３．４のイネーブル端子１３，１４，１５．
１６はすべて一時的にロウレベルとなり、その結果それ
までロウレベルであったトライステートバッファ２の出
力はハイインピーダンスとなる。
やがて時刻１．となると、入力信号端子６がロウレベル
へ変化し、その結果デイレイゲート２９゜３０．３１．
３２の出力はそれぞれハイレベル。
へ変化し、その結果デイレイゲート２９゜３０．３１．
３２の出力はそれぞれハイレベル。
ロウレベル、ロウレベル、ロウレベルとなる。その後、
ディレイゲー）２０の出力がロウレベルへ変化し、ＮＡ
ＮＤゲート２８の出力はハイレベルとなる。従って、ト
ライステードパ、ファ１がハイレベルとなり、データバ
スライン１７はハイレベルとなる。つまシ、データバス
ライン１７はロウレベル→ハイインピーダンス→ハイレ
ベルト変化することＫなる。
ディレイゲー）２０の出力がロウレベルへ変化し、ＮＡ
ＮＤゲート２８の出力はハイレベルとなる。従って、ト
ライステードパ、ファ１がハイレベルとなり、データバ
スライン１７はハイレベルとなる。つまシ、データバス
ライン１７はロウレベル→ハイインピーダンス→ハイレ
ベルト変化することＫなる。
第２図は本発明の他の実施例のデータバス制御論理回路
を示すブロック図である。同図において、本実施例が前
記一実施例と異なるところは、トライステートバッファ
１／ 、 ２／ 、 ３／ 、 ４／が第１図のイネー
ブル入力端子１３，１４，１５．１６の信号の反転信号
で動作し、ＡＮＤゲートのかわシにＯＲゲート３３’、
３４’、３ｆｆ、３６′が設はラレ、ＮＡＮＤゲートの
かわシにＯＲゲート２８′が設けられ、ＮＡＮＤゲート
のかわりにＮｏ几ゲート２４’ 、 ２５’。
を示すブロック図である。同図において、本実施例が前
記一実施例と異なるところは、トライステートバッファ
１／ 、 ２／ 、 ３／ 、 ４／が第１図のイネー
ブル入力端子１３，１４，１５．１６の信号の反転信号
で動作し、ＡＮＤゲートのかわシにＯＲゲート３３’、
３４’、３ｆｆ、３６′が設はラレ、ＮＡＮＤゲートの
かわシにＯＲゲート２８′が設けられ、ＮＡＮＤゲート
のかわりにＮｏ几ゲート２４’ 、 ２５’。
２６’ 、 ２７’が設けられている点であシ、その他
は第１図と同様である。ここで、イネーブル入力端子ｌ
ｌ 、 ２／ 、 ３／ 、 ４／がロウアクティブで
あるトライステードパ、ファｌＩ、 ２／、 ３／、
４／は、デイレイゲート２９，３０，３１，３２の出力
と４人力０几ゲート２８′の出力との論理和が、２人力
ＯＲゲート３ぎ、 ３４’、 ３５’、 ３６’により
、イネーブル入力端子１３，１４，１５．１６へ印加さ
れる。また、イネーブル入力信号端子５，６，７．８は
、ロウレベルで、トライステードパ、ファ１／、２／。
は第１図と同様である。ここで、イネーブル入力端子ｌ
ｌ 、 ２／ 、 ３／ 、 ４／がロウアクティブで
あるトライステードパ、ファｌＩ、 ２／、 ３／、
４／は、デイレイゲート２９，３０，３１，３２の出力
と４人力０几ゲート２８′の出力との論理和が、２人力
ＯＲゲート３ぎ、 ３４’、 ３５’、 ３６’により
、イネーブル入力端子１３，１４，１５．１６へ印加さ
れる。また、イネーブル入力信号端子５，６，７．８は
、ロウレベルで、トライステードパ、ファ１／、２／。
３／、４／をイネーブル状態とする。
従って、本実施例では入力信号端子５ 、６ 、７゜８
のいずれか一つがハイレベルからロウレベルへ変化する
と、２人力ＮＯＲゲート２４’、 ２５’、 ２６’。
のいずれか一つがハイレベルからロウレベルへ変化する
と、２人力ＮＯＲゲート２４’、 ２５’、 ２６’。
２７′の出力がインバータデイレイゲート２０ ＝ ２
１ ｔ２２．２３のデイレイ値と等しい時間だけハイレ
ベルとな夛、その結果トライステードパ、ファｌＩ。
１ ｔ２２．２３のデイレイ値と等しい時間だけハイレ
ベルとな夛、その結果トライステードパ、ファｌＩ。
２／ 、 ３／ 、 ４／の出力をハイインピーダンス
とする。
とする。
以上説明したように、本発明は、データバスに接続され
ている複数のトライステードパ、７外のイネーブル信号
の変化を検出し、検出後一定時間トライスチードパ、フ
ァのイネーブル端子をディスエーブル状態に保つための
論理回路を接続することにより、同じデータバスライン
に接続されている複数のトライステートバッファがイネ
ーブル信号の時間のずれにより同時にイネーブル状態と
なることを防止し、ひいてはそれによって引き起こされ
る誤動作やノイズマージンの減少等を防ぐ効果がある。
ている複数のトライステードパ、７外のイネーブル信号
の変化を検出し、検出後一定時間トライスチードパ、フ
ァのイネーブル端子をディスエーブル状態に保つための
論理回路を接続することにより、同じデータバスライン
に接続されている複数のトライステートバッファがイネ
ーブル信号の時間のずれにより同時にイネーブル状態と
なることを防止し、ひいてはそれによって引き起こされ
る誤動作やノイズマージンの減少等を防ぐ効果がある。
第１図は本発明の一実施例のデータバス制御論理回路図
、第２図は本発明の他の実施例のデータバス制御論理回
路図、第３図は従来のデータバス制御論理回路図である
。 １．２，３，４・・・・・・トライステートバッファ、
５．６，７，８・・・・・・マクロ制御用入力信号端子
、９．１０，１１，１２・・・・・・トライステードパ
、ステマクロデータ入力端子、１３，１４，１５．１６
・・・・・・トライステートバッファマクロイネーブル
入力端子、１７・・・・・・データバスライン、１８・
・・・・・フリップフロップ回路、１９・・°・°°フ
リップフロップ回路クロック入力端子、２０，２１，２
２，２３・・・・・・入出力レベル反転型のディレイゲ
ー）、２４゜２５．２６，２７・・・・・・２人力ＮＡ
ＮＤゲート、２８−−−−−−４人力ＡＮＤゲート、２
９，３０，３１゜３２・・・・・・デイレイゲート、３
３．３４，３５．３６・・・・・・２人力ＡＮＤゲート
、１／ 、 ２／ 、 ３／ 、 ４／・・・・・・イ
ネーブル端子アクティブロウ・トライステードパ、ファ
、２４’、 ２５’、 ２６’、 ２７’・・・・・・
２人力ＮＯＲゲート、２８′・・・・・・４人力ＯＲゲ
ート、３３’ 、 ３４’ 。 ３５’、３６’・・・・・・２人力ＯＲゲート。
、第２図は本発明の他の実施例のデータバス制御論理回
路図、第３図は従来のデータバス制御論理回路図である
。 １．２，３，４・・・・・・トライステートバッファ、
５．６，７，８・・・・・・マクロ制御用入力信号端子
、９．１０，１１，１２・・・・・・トライステードパ
、ステマクロデータ入力端子、１３，１４，１５．１６
・・・・・・トライステートバッファマクロイネーブル
入力端子、１７・・・・・・データバスライン、１８・
・・・・・フリップフロップ回路、１９・・°・°°フ
リップフロップ回路クロック入力端子、２０，２１，２
２，２３・・・・・・入出力レベル反転型のディレイゲ
ー）、２４゜２５．２６，２７・・・・・・２人力ＮＡ
ＮＤゲート、２８−−−−−−４人力ＡＮＤゲート、２
９，３０，３１゜３２・・・・・・デイレイゲート、３
３．３４，３５．３６・・・・・・２人力ＡＮＤゲート
、１／ 、 ２／ 、 ３／ 、 ４／・・・・・・イ
ネーブル端子アクティブロウ・トライステードパ、ファ
、２４’、 ２５’、 ２６’、 ２７’・・・・・・
２人力ＮＯＲゲート、２８′・・・・・・４人力ＯＲゲ
ート、３３’ 、 ３４’ 。 ３５’、３６’・・・・・・２人力ＯＲゲート。
Claims (1)
- 論理レベルとして、ハイレベル、ロウレベル、ハイイン
ピーダンスの３つの出力状態をイネーブル入力端子で設
定しかつデータ入力端子を有するバッファを複数設け、
前記複数のバッファの出力端子を共通接続してデータバ
スを得るデータバス制御論理回路において、前記イネー
ブル入力端子の信号の変化を検出し、所定時間前記バッ
ファの出力状態を前記ハイインピーダンスに保つ手段を
設けたことを特徴とするデータバス制御論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258669A JPH02105247A (ja) | 1988-10-13 | 1988-10-13 | データバス制御論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258669A JPH02105247A (ja) | 1988-10-13 | 1988-10-13 | データバス制御論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105247A true JPH02105247A (ja) | 1990-04-17 |
Family
ID=17323455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258669A Pending JPH02105247A (ja) | 1988-10-13 | 1988-10-13 | データバス制御論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014042183A1 (ja) * | 2012-09-14 | 2014-03-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1988
- 1988-10-13 JP JP63258669A patent/JPH02105247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014042183A1 (ja) * | 2012-09-14 | 2014-03-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US9484075B2 (en) | 2012-09-14 | 2016-11-01 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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