JPH02119425A - 双方向バッファ回路 - Google Patents
双方向バッファ回路Info
- Publication number
- JPH02119425A JPH02119425A JP63273606A JP27360688A JPH02119425A JP H02119425 A JPH02119425 A JP H02119425A JP 63273606 A JP63273606 A JP 63273606A JP 27360688 A JP27360688 A JP 27360688A JP H02119425 A JPH02119425 A JP H02119425A
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- circuit
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- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 93
- 230000002457 bidirectional effect Effects 0.000 claims description 27
- 238000003708 edge detection Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型半導体集積回路中に構成さ
れる双方向バッファ回路に関する。
れる双方向バッファ回路に関する。
従来、この種の双方向バッファ回路は、第４図のように
出力状態としてハイレベル、ロウレベル、ハイインピー
ダンス状態をとりうる３ステート出力バッファの出力と
入力バッファ回路の入力を接続した構成となっていた。
出力状態としてハイレベル、ロウレベル、ハイインピー
ダンス状態をとりうる３ステート出力バッファの出力と
入力バッファ回路の入力を接続した構成となっていた。
上述した従来の双方向バッファ回路は、単に３ステート
出力バッファと入力バッファ回路とを組み合せ、出力バ
ッファの出力と入力バッファの入力とを接続し、その接
続点を外部からの信号を入力したり、あるいは内部から
の信号を内部回路へ加えるための入出力共用端子とする
構成となっていた。
出力バッファと入力バッファ回路とを組み合せ、出力バ
ッファの出力と入力バッファの入力とを接続し、その接
続点を外部からの信号を入力したり、あるいは内部から
の信号を内部回路へ加えるための入出力共用端子とする
構成となっていた。
このような双方向バッファが、出力バッファとして動作
している状態から入力バッファとして動作する状態、つ
まり、入出力共用端子に外部より信号が印加され、入力
バッファを通して集積回路内部へ信号が加えられる状態
へ変化する場合、双方向バッファの出力バッファのコン
トロール信号は、この出力バッファを通常の出力バッフ
ァとして動作させる状態からハイインピーダンスとする
状態へと変化し、出力バッファの出力が完全にハイイン
ピーダンスとなった後、入力信号が双方向のバッファの
入出力端子へ印加される。
している状態から入力バッファとして動作する状態、つ
まり、入出力共用端子に外部より信号が印加され、入力
バッファを通して集積回路内部へ信号が加えられる状態
へ変化する場合、双方向バッファの出力バッファのコン
トロール信号は、この出力バッファを通常の出力バッフ
ァとして動作させる状態からハイインピーダンスとする
状態へと変化し、出力バッファの出力が完全にハイイン
ピーダンスとなった後、入力信号が双方向のバッファの
入出力端子へ印加される。
ここで、入力信号が印加されるタイミングが早くなり、
かつ、そのレベルが、それまて゛出力バッファより出力
されていたレベルとは逆のレベルであった場合、集積回
路内部より出力バッファへ大電流が流れ込んだり、逆に
出力バッファより大電流が外部へ流れ出したりする。こ
の結果、−時的にこの集積回路へ印加されている電源電
圧が低下したり、またグランド電位が上昇したりし、そ
の結果、集積回路の誤動作を引き起こす可能性が生ずる
という欠点がある。
かつ、そのレベルが、それまて゛出力バッファより出力
されていたレベルとは逆のレベルであった場合、集積回
路内部より出力バッファへ大電流が流れ込んだり、逆に
出力バッファより大電流が外部へ流れ出したりする。こ
の結果、−時的にこの集積回路へ印加されている電源電
圧が低下したり、またグランド電位が上昇したりし、そ
の結果、集積回路の誤動作を引き起こす可能性が生ずる
という欠点がある。
逆に、双方向バッファが入力状態から出力状態へ変化す
る場合に、入力信号が遮断されるタイミングが、双方向
バッファの出力バッファがハイインピーダンスから通常
の動作モードへ変化するよりも遅く、かつ印加されてい
た入力信号のレベルが出力バッファより出力されるレベ
ルとは逆の場合、上述の例と同様の現象が発生するとい
う欠点がある。
る場合に、入力信号が遮断されるタイミングが、双方向
バッファの出力バッファがハイインピーダンスから通常
の動作モードへ変化するよりも遅く、かつ印加されてい
た入力信号のレベルが出力バッファより出力されるレベ
ルとは逆の場合、上述の例と同様の現象が発生するとい
う欠点がある。
上記２例を回避するためには、双方向バッファ回路に入
力信号を印加するタイミングは遅らせ、また逆に遮断す
るタイミングは早くするといった工夫が必要となり、シ
ステム設計を困難なものにする。また、ゲートアレイの
ようなＬＳＩにおいて、双方向バッファを多く有する場
合、全ての双方向バッファのコントロール信号のタイミ
ングを合わせるのは非常に難しく、従ってこの場合は、
それぞれの双方向バッファに対して入力信号のタイミン
グを調整する必要がある。
力信号を印加するタイミングは遅らせ、また逆に遮断す
るタイミングは早くするといった工夫が必要となり、シ
ステム設計を困難なものにする。また、ゲートアレイの
ようなＬＳＩにおいて、双方向バッファを多く有する場
合、全ての双方向バッファのコントロール信号のタイミ
ングを合わせるのは非常に難しく、従ってこの場合は、
それぞれの双方向バッファに対して入力信号のタイミン
グを調整する必要がある。
本発明の双方向バッファ回路の構成は、入力バッファ回
路の入力端子と３ステート出力バッファ回路の出力端子
とを接続して構成される双方向バッファ回路を含む集積
回路において、前記３ステート出力バッファ回路の出力
制御端子に入力が接続され、該入力に印加された信号の
電圧変化により一定時間だけ出力電圧を変えるように構
成された論理回路と、該論理回路の出力電圧により導通
・遮断状態が制御されるトランスファーゲートを、前記
入力バッファ回路の入力端子と前記３ステート出力バッ
ファ回路の出力端子との接続点と、他の回路と信号の受
授を行うための入出力共用端子との間に含んで構成され
ることを特徴とする。
路の入力端子と３ステート出力バッファ回路の出力端子
とを接続して構成される双方向バッファ回路を含む集積
回路において、前記３ステート出力バッファ回路の出力
制御端子に入力が接続され、該入力に印加された信号の
電圧変化により一定時間だけ出力電圧を変えるように構
成された論理回路と、該論理回路の出力電圧により導通
・遮断状態が制御されるトランスファーゲートを、前記
入力バッファ回路の入力端子と前記３ステート出力バッ
ファ回路の出力端子との接続点と、他の回路と信号の受
授を行うための入出力共用端子との間に含んで構成され
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路構成図であり、１
は双方向バッファ回路の入出力端子７へ印加された入力
信号あるいは出力バッファゲート２の出力を集積回路の
内部へとり込む入力バッファゲート、２は集積回路内部
からの信号５を入力バッファ１に入力及び端子７より外
部へ出力する出力バッファゲート、６は出力バッファ２
の出力状態を制御するコントロール信号であり、この信
号がハイレベルの時、出力バッファ２の出力は信号５と
同様のレベルとなり、ロウレベル時には、出力バッファ
２の出力はハイインピーダンス状態となるように出力バ
ッファ２を制御する信号、８は２人力ＮＡＮＤゲートつ
と共にコントロール信号６の立上りエツジを検出して一
定時間幅のパルスを発生するインバータゲートからなる
遅延ブロック、１１は遅延ブロック８及び２人力ＮＡＮ
Ｄゲート９とからなるエツジ検出回路の出力信号により
入力バッファ１の入力端子と出力バッファ２の出力端子
との接続点３の入出力端子７との接続を制御するＰチャ
ネルＭｏＳトランジスタとＮチャネルＭＯＳトランジス
タとからなるトランスファーゲートである。
は双方向バッファ回路の入出力端子７へ印加された入力
信号あるいは出力バッファゲート２の出力を集積回路の
内部へとり込む入力バッファゲート、２は集積回路内部
からの信号５を入力バッファ１に入力及び端子７より外
部へ出力する出力バッファゲート、６は出力バッファ２
の出力状態を制御するコントロール信号であり、この信
号がハイレベルの時、出力バッファ２の出力は信号５と
同様のレベルとなり、ロウレベル時には、出力バッファ
２の出力はハイインピーダンス状態となるように出力バ
ッファ２を制御する信号、８は２人力ＮＡＮＤゲートつ
と共にコントロール信号６の立上りエツジを検出して一
定時間幅のパルスを発生するインバータゲートからなる
遅延ブロック、１１は遅延ブロック８及び２人力ＮＡＮ
Ｄゲート９とからなるエツジ検出回路の出力信号により
入力バッファ１の入力端子と出力バッファ２の出力端子
との接続点３の入出力端子７との接続を制御するＰチャ
ネルＭｏＳトランジスタとＮチャネルＭＯＳトランジス
タとからなるトランスファーゲートである。
この実施例において、双方向バッファ回路が入力モード
（つまり、コントロール信号６がロウレベル）から出力
モード（コントロール信号６がハイレベル）へ変化する
場合、端子７にはロウレベルが印加され、出力バッファ
２の入力信号５はハイレベルにあったと仮定すると、ま
ず出力バッファ２のコントロール信号６がハイレベルへ
変化すると、遅延ブロック８及び２人力ＮＡＮＤゲート
９より構成されたエツジ検出回路の出力には、遅延回路
８の遅延値とほぼ等しい時間ロウレベルのパルスが発生
される。この結果、トランスファーゲート１１は一時的
に遮断状態となり、端子７に印加されていた入力信号は
入出力バッファの接続点３から切り離される。その後、
出力バッファ２はハイレベルとなる。そして、一定時間
後、エツジ検出回路を構成している２人力ＮＡＮＤの出
力はハイレベルとなり、トランスファーゲート１１は導
通状態となる。このトランスファーゲートが遮断状態と
なっている間に、端子７に印加されていた入力信号をオ
フ状態とすれば、トランスファーゲート１１が導通状態
となった時、端子７には信号５と同じレベルが出力され
る。従って、出力バッファ２の出力と端子７に印加され
た入力信号とが競合して大電流の流れ込み及び流れ出し
といった現象は発生しない。
（つまり、コントロール信号６がロウレベル）から出力
モード（コントロール信号６がハイレベル）へ変化する
場合、端子７にはロウレベルが印加され、出力バッファ
２の入力信号５はハイレベルにあったと仮定すると、ま
ず出力バッファ２のコントロール信号６がハイレベルへ
変化すると、遅延ブロック８及び２人力ＮＡＮＤゲート
９より構成されたエツジ検出回路の出力には、遅延回路
８の遅延値とほぼ等しい時間ロウレベルのパルスが発生
される。この結果、トランスファーゲート１１は一時的
に遮断状態となり、端子７に印加されていた入力信号は
入出力バッファの接続点３から切り離される。その後、
出力バッファ２はハイレベルとなる。そして、一定時間
後、エツジ検出回路を構成している２人力ＮＡＮＤの出
力はハイレベルとなり、トランスファーゲート１１は導
通状態となる。このトランスファーゲートが遮断状態と
なっている間に、端子７に印加されていた入力信号をオ
フ状態とすれば、トランスファーゲート１１が導通状態
となった時、端子７には信号５と同じレベルが出力され
る。従って、出力バッファ２の出力と端子７に印加され
た入力信号とが競合して大電流の流れ込み及び流れ出し
といった現象は発生しない。
第２図は本発明の第２の実施例の回路構成図であり、１
２は２人力ＮＯＲゲートで、遅延回路８と共にコントロ
ール信号６の立下りに対するエツジ検出回路を構成する
。
２は２人力ＮＯＲゲートで、遅延回路８と共にコントロ
ール信号６の立下りに対するエツジ検出回路を構成する
。
この実施例では、出力バッファ２が出力モードからハイ
インピーダンス状態、つまりコントロール信号６がハイ
レベルからロウレベルへ変化する場合に、−時的（遅延
量ｖｆ１８の遅延時間）にトランスファゲート１１を遮
断状態とし、この時間内に端子７に入力を印加すること
により、出力バッファ２の出力が完全にハイインピーダ
ンス状態となった後、端子３には端子７へ印加されたレ
ベルが加わることになる。従って、双方向バッファが出
力状態から人出状態へ変化する場合にも、集積回路外部
より印加される入力と出力バッファの出力とが競合する
ことはないという利点がある。
インピーダンス状態、つまりコントロール信号６がハイ
レベルからロウレベルへ変化する場合に、−時的（遅延
量ｖｆ１８の遅延時間）にトランスファゲート１１を遮
断状態とし、この時間内に端子７に入力を印加すること
により、出力バッファ２の出力が完全にハイインピーダ
ンス状態となった後、端子３には端子７へ印加されたレ
ベルが加わることになる。従って、双方向バッファが出
力状態から人出状態へ変化する場合にも、集積回路外部
より印加される入力と出力バッファの出力とが競合する
ことはないという利点がある。
第３図は本発明の第３の実施例の回路図であり、１４は
バッファゲートより構成される遅延回路で、エクスクル
−シブＮＯＲゲート１５と共にコントロール信号６のエ
ツジ検出回路を構成している。
バッファゲートより構成される遅延回路で、エクスクル
−シブＮＯＲゲート１５と共にコントロール信号６のエ
ツジ検出回路を構成している。
この実施例では、遅延回路１４及びエクスクル−シブＮ
ＯＲ回路１５より成るエツジ検出回路は、コントロール
信号６の立上り及び立下りの両方で動作し、コントロー
ル６の変化時に１４の遅延量に等しいロウレベルのパル
スを発生することにより、双方向バッファが入力モード
から出力モード及び出力モードから入力モードの両方向
への変化に対し、端子７に加えられた入力信号と出力バ
ッファ２の競合を防ぐことができるという利点がある。
ＯＲ回路１５より成るエツジ検出回路は、コントロール
信号６の立上り及び立下りの両方で動作し、コントロー
ル６の変化時に１４の遅延量に等しいロウレベルのパル
スを発生することにより、双方向バッファが入力モード
から出力モード及び出力モードから入力モードの両方向
への変化に対し、端子７に加えられた入力信号と出力バ
ッファ２の競合を防ぐことができるという利点がある。
以上説明したように本発明は、双方向バッファ回路のモ
ードコントロール端子へ印加される信号を入力としたエ
ツジ検出回路により、双方向バッファ回路を構成する入
力バッファの入力端子と出力バッファの出力端子との接
続点と、この双方向バッファ回路の入出力共用端子との
間に挿入されたトランスファーゲートを制御することに
より、モードコントロール信号の変化後、一定時間双方
向バッファの入出力端子と、入力バッファと出力バッフ
ァとの接続点とを切離すことにより、双方向バッファ回
路の出力信号と外部から印加される入力信号との競合を
防ぐことができるので、集積回路の動作の安定化がはか
れる効果がある。
ードコントロール端子へ印加される信号を入力としたエ
ツジ検出回路により、双方向バッファ回路を構成する入
力バッファの入力端子と出力バッファの出力端子との接
続点と、この双方向バッファ回路の入出力共用端子との
間に挿入されたトランスファーゲートを制御することに
より、モードコントロール信号の変化後、一定時間双方
向バッファの入出力端子と、入力バッファと出力バッフ
ァとの接続点とを切離すことにより、双方向バッファ回
路の出力信号と外部から印加される入力信号との競合を
防ぐことができるので、集積回路の動作の安定化がはか
れる効果がある。
第１図〜第３図は本発明の第１〜第３の実施例の双方向
バッファ回路構成図、第４図は従来の双方向バッファ回
路構成図である。 １・・・入力バッファ回路、２・・・３ステート出力バ
ッファ回路、３・・・入力バッファ回路と出力バッファ
回路との接続点、４・・・入力バッファ回路の出力信号
、５・・・出力バッファ回路の入力信号、６・・・３ス
テート出力バッファ回路のコントロール信号、７・・・
双方向バッファ回路の入出力共用端子、８・・・入力バ
ッファ回路、９・・・２人力ＮＡＮＤゲート、１０．１
３・・・インバータゲート、１１・・・トランスファー
ゲート、１２・・・２人力ＮＯＲゲート、４・・・入出
力同相形遅延回路、 ５・・・エクスクル 一シブＮＯＲゲート。 茅 閏
バッファ回路構成図、第４図は従来の双方向バッファ回
路構成図である。 １・・・入力バッファ回路、２・・・３ステート出力バ
ッファ回路、３・・・入力バッファ回路と出力バッファ
回路との接続点、４・・・入力バッファ回路の出力信号
、５・・・出力バッファ回路の入力信号、６・・・３ス
テート出力バッファ回路のコントロール信号、７・・・
双方向バッファ回路の入出力共用端子、８・・・入力バ
ッファ回路、９・・・２人力ＮＡＮＤゲート、１０．１
３・・・インバータゲート、１１・・・トランスファー
ゲート、１２・・・２人力ＮＯＲゲート、４・・・入出
力同相形遅延回路、 ５・・・エクスクル 一シブＮＯＲゲート。 茅 閏
Claims (1)
- 入力バッファ回路の入力端子と３ステート出力バッファ
回路の出力端子とを接続して構成される双方向バッファ
回路を含む集積回路において、前記３ステート出力バッ
ファ回路の出力制御端子に入力が接続され、該入力に印
加された信号の電圧変化により一定時間だけ出力電圧を
変えるように構成された論理回路と、該論理回路の出力
電圧により導通・遮断状態が制御されるトランスファー
ゲートを、前記入力バッファ回路の入力端子と前記３ス
テート出力バッファ回路の出力端子との接続点と、他の
回路と信号の受授を行うための入出力共用端子との間に
含むことを特徴とする双方向バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273606A JPH02119425A (ja) | 1988-10-28 | 1988-10-28 | 双方向バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273606A JPH02119425A (ja) | 1988-10-28 | 1988-10-28 | 双方向バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119425A true JPH02119425A (ja) | 1990-05-07 |
Family
ID=17530099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273606A Pending JPH02119425A (ja) | 1988-10-28 | 1988-10-28 | 双方向バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| WO2001020784A1 (en) * | 1999-09-15 | 2001-03-22 | Thomson Licensing S.A. | Multi-clock integrated circuit with clock generator and bi-directional clock pin arrangement |
-
1988
- 1988-10-28 JP JP63273606A patent/JPH02119425A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| JP2565076B2 (ja) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
| WO2001020784A1 (en) * | 1999-09-15 | 2001-03-22 | Thomson Licensing S.A. | Multi-clock integrated circuit with clock generator and bi-directional clock pin arrangement |
| US6639422B1 (en) | 1999-09-15 | 2003-10-28 | Thomson Licensing S.A. | Multi-clock integrated circuit with clock generator and bi-directional clock pin arrangement |
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