JPH025613A - スリーステート出力回路 - Google Patents
スリーステート出力回路Info
- Publication number
- JPH025613A JPH025613A JP63156098A JP15609888A JPH025613A JP H025613 A JPH025613 A JP H025613A JP 63156098 A JP63156098 A JP 63156098A JP 15609888 A JP15609888 A JP 15609888A JP H025613 A JPH025613 A JP H025613A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- potential
- channel transistor
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、スリーステート出力回路に関する、〔従来の
技術〕 出力状態として高抵抗状態を有する出力回路は、スリー
ステート出力回路と呼ばれ、出力端子同士を相互に接続
するいわゆる布線論理に使用できる等の利点があり、近
年広く用いられている。
技術〕 出力状態として高抵抗状態を有する出力回路は、スリー
ステート出力回路と呼ばれ、出力端子同士を相互に接続
するいわゆる布線論理に使用できる等の利点があり、近
年広く用いられている。
この場合、高抵抗状態での出力端子電位の不安定ｆヒを
防止するため、出力端子と高位側の電源との間に高抵抗
（数にΩ）を挿入する方法が良く知られ、出力端子と高
位側電源との間に設けられる抵抗を１ルアツブ抵抗、低
位側電源との間に設けられる抵抗をプルダウン抵抗と称
されている。
防止するため、出力端子と高位側の電源との間に高抵抗
（数にΩ）を挿入する方法が良く知られ、出力端子と高
位側電源との間に設けられる抵抗を１ルアツブ抵抗、低
位側電源との間に設けられる抵抗をプルダウン抵抗と称
されている。
第・３図は従来の出力回路の一例を示す回路図である。
同図に示すように、制御信号端子５にＣ−ＭＯ３論理回
路におけるロウレベル電位、即ち低位側電源と同じ電位
が入力された場合、ＮＡＮＤゲート２の出力はハイレベ
ルとなり、Ｐチャネルトランジスタ６はオフ状態になる
。一方インバータ回路３により反転されたレベル即ちハ
イレベルがＮＯＲゲート４に印加されるため、その出力
はロウレベルとなり、Ｎチャネルトランジスタ７はオフ
状態になる。従って、出力端子１１は高位側電源と同電
位となるため、それにより出力状態が決まり、且、高位
側電源１０及び低位側電源（この場合接地レベル）に対
して高抵抗状態となる。
路におけるロウレベル電位、即ち低位側電源と同じ電位
が入力された場合、ＮＡＮＤゲート２の出力はハイレベ
ルとなり、Ｐチャネルトランジスタ６はオフ状態になる
。一方インバータ回路３により反転されたレベル即ちハ
イレベルがＮＯＲゲート４に印加されるため、その出力
はロウレベルとなり、Ｎチャネルトランジスタ７はオフ
状態になる。従って、出力端子１１は高位側電源と同電
位となるため、それにより出力状態が決まり、且、高位
側電源１０及び低位側電源（この場合接地レベル）に対
して高抵抗状態となる。
次に、制御信号端子５にハイレベル電位、即ち高位側電
源と同じ電位が入力された場合、その電位が入力される
ＮＡＮＤゲート２及びＮＯＲゲート４は共に他の一方の
入力、即ち入力信号端子からの電位によりその出力状態
が決定され、インバータとしての働きをする。従って、
入力端子１にハイレベルの電位が入力されるとＮＡＮＤ
ゲート２の出力はロウレベルとなり、Ｐチャネルトラン
ジスタ６はオン状態となる一方、ＮＯＲゲート４の出力
はロウレベルとなり、Ｎチャネルトランジスタ７はオフ
状態となる。これにより出力端子１１の出力はハイレベ
ルとなる。次に、入力端子１にロウレベルの電位が入力
されると、ハイレベルが入力された場合と逆の状態にな
り、出力端子１１の出力はロウレベルとなる。
源と同じ電位が入力された場合、その電位が入力される
ＮＡＮＤゲート２及びＮＯＲゲート４は共に他の一方の
入力、即ち入力信号端子からの電位によりその出力状態
が決定され、インバータとしての働きをする。従って、
入力端子１にハイレベルの電位が入力されるとＮＡＮＤ
ゲート２の出力はロウレベルとなり、Ｐチャネルトラン
ジスタ６はオン状態となる一方、ＮＯＲゲート４の出力
はロウレベルとなり、Ｎチャネルトランジスタ７はオフ
状態となる。これにより出力端子１１の出力はハイレベ
ルとなる。次に、入力端子１にロウレベルの電位が入力
されると、ハイレベルが入力された場合と逆の状態にな
り、出力端子１１の出力はロウレベルとなる。
上述した従来のスリーステート出力回路では、高位側電
源ＩＯと出力端子１１がプルアップ抵抗９のみで接続し
であるため、出力が高抵抗状態でない状態、すなわち出
力端子１１がロウレベルとなっている時、プルアップ抵
抗９とオン状態にあるＮチャネルトランジスタ７により
高位側電源１０から低位側電源としての接地電位へ電流
が流れてしまい、電力を消費してしまう欠点があった。
源ＩＯと出力端子１１がプルアップ抵抗９のみで接続し
であるため、出力が高抵抗状態でない状態、すなわち出
力端子１１がロウレベルとなっている時、プルアップ抵
抗９とオン状態にあるＮチャネルトランジスタ７により
高位側電源１０から低位側電源としての接地電位へ電流
が流れてしまい、電力を消費してしまう欠点があった。
本発明の目的は、出力が高抵抗状態でない場合には、高
位側電源から低位側電源に電流が流れないようにするこ
とができるスリーステート出力回路を提供することにあ
る。
位側電源から低位側電源に電流が流れないようにするこ
とができるスリーステート出力回路を提供することにあ
る。
本発明のスリーステート回路は、出力部にプルアップ抵
抗又はプルダウン抵抗を有し、少なくとも１つの入力信
号を制御信号により制御することにより高抵抗状態の出
力をするスリーステート出力回路において、前記プルア
ップ抵抗又は前記プルダウン抵抗と直列に前記制御信号
により制御されるスイッチ手段を設けることにより構成
される。
抗又はプルダウン抵抗を有し、少なくとも１つの入力信
号を制御信号により制御することにより高抵抗状態の出
力をするスリーステート出力回路において、前記プルア
ップ抵抗又は前記プルダウン抵抗と直列に前記制御信号
により制御されるスイッチ手段を設けることにより構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。同
図に示すように、Ｐチャネルトランジスタ６は高位電源
１０と出力端子１１との間に接続され、Ｎチャネルトラ
ンジスタ７は出力端子１１と低位側電源としての接地電
位に接続されている。スイッチ手段としてのＰチャネル
トランジスタ８のソースは高位側電源１０に、ドレイン
はプルアップ抵抗９を介して出力端子１１に接続され、
ゲートは出力制御信号端子５に接続されている。入力端
子１はＮＡＮＤゲート２とＮＯＲゲート４に接続し、出
力制御信号端子５はＮＡＮＤゲート２とインバータ回路
３を介してＮＯＲゲート４に接続している。ＮＡＮＤゲ
ート４の出力はＰチャネルトランジスタ６のゲートに、
ＮＯＲゲート８の出力はＮチャネルトランジスタ７のゲ
ートに接続されている。
図に示すように、Ｐチャネルトランジスタ６は高位電源
１０と出力端子１１との間に接続され、Ｎチャネルトラ
ンジスタ７は出力端子１１と低位側電源としての接地電
位に接続されている。スイッチ手段としてのＰチャネル
トランジスタ８のソースは高位側電源１０に、ドレイン
はプルアップ抵抗９を介して出力端子１１に接続され、
ゲートは出力制御信号端子５に接続されている。入力端
子１はＮＡＮＤゲート２とＮＯＲゲート４に接続し、出
力制御信号端子５はＮＡＮＤゲート２とインバータ回路
３を介してＮＯＲゲート４に接続している。ＮＡＮＤゲ
ート４の出力はＰチャネルトランジスタ６のゲートに、
ＮＯＲゲート８の出力はＮチャネルトランジスタ７のゲ
ートに接続されている。
次に、本実施例の回路の動作を説明する。まず出力制御
信号端子１がロウレベルの場合、ＮＡＮＤゲート２の出
力はハイレベルとなり、Ｐチャネルトランジスタ６はオ
フ状態となる。ＮＯＲゲート４にはインバータ回路３を
介してハイレベルが印加され、ロウレベルの出力となる
ため、Ｎチャネルトランジスタ７もオフ状態となる。Ｐ
チャネルトランジスタ８のゲートには出力制御信号端子
５からのロウレベル電位が印加されるためオン状態とな
り、プルアップ抵抗９は高位側電源１０と接続され、出
力端子１１は高位側電源１０と同じ電位となる。次に、
出力制御信号端子５がハイレベルでかつ入力信号端子１
がロウレベルの場合、ＮＡＮＤゲート２の出力はロウレ
ベルとなり、Ｐチャネルトランジスタ６はオフ状態にな
る。Ｎ。
信号端子１がロウレベルの場合、ＮＡＮＤゲート２の出
力はハイレベルとなり、Ｐチャネルトランジスタ６はオ
フ状態となる。ＮＯＲゲート４にはインバータ回路３を
介してハイレベルが印加され、ロウレベルの出力となる
ため、Ｎチャネルトランジスタ７もオフ状態となる。Ｐ
チャネルトランジスタ８のゲートには出力制御信号端子
５からのロウレベル電位が印加されるためオン状態とな
り、プルアップ抵抗９は高位側電源１０と接続され、出
力端子１１は高位側電源１０と同じ電位となる。次に、
出力制御信号端子５がハイレベルでかつ入力信号端子１
がロウレベルの場合、ＮＡＮＤゲート２の出力はロウレ
ベルとなり、Ｐチャネルトランジスタ６はオフ状態にな
る。Ｎ。
Ｒゲート４にはインバータ回路３を介したロウレベルと
出、力制御信号端子５からのハイレベルが印加されるた
め、ＮＯＲゲー１〜４の出力はハイレベルとなり、Ｎチ
ャネルトランジスタ７はオン状態になる。Ｐチャネルト
ランジスタ８のゲートには出力制御信号端子５からのロ
ウレベル電位が印加されるためオン状態となり、出力端
子１１は接地電位と接続される。この時、Ｐチャネルト
ランジスタ８のゲートにはハイレベルが印加されている
ため、オフ状態となり、プルアップ抵抗９は高位側電源
１０と切り離されるため、高位側電源１０と接地電位間
には電流は流れない。又、出力制御信号端子５がハイレ
ベルでかつ入力信号端子１がハイレベルの場合、上記の
場合と逆に出力端子１１はハイレベルとなるが、Ｐチャ
ネルトランジスタ８のゲートにはハイレベルが印加され
ており、上記と同様にプルアップ抵抗９は高位側電源１
０と切り離されている。
出、力制御信号端子５からのハイレベルが印加されるた
め、ＮＯＲゲー１〜４の出力はハイレベルとなり、Ｎチ
ャネルトランジスタ７はオン状態になる。Ｐチャネルト
ランジスタ８のゲートには出力制御信号端子５からのロ
ウレベル電位が印加されるためオン状態となり、出力端
子１１は接地電位と接続される。この時、Ｐチャネルト
ランジスタ８のゲートにはハイレベルが印加されている
ため、オフ状態となり、プルアップ抵抗９は高位側電源
１０と切り離されるため、高位側電源１０と接地電位間
には電流は流れない。又、出力制御信号端子５がハイレ
ベルでかつ入力信号端子１がハイレベルの場合、上記の
場合と逆に出力端子１１はハイレベルとなるが、Ｐチャ
ネルトランジスタ８のゲートにはハイレベルが印加され
ており、上記と同様にプルアップ抵抗９は高位側電源１
０と切り離されている。
第２図は本発明の第２の実施例を示す回路図である。同
図に示すように、スイッチ手段としてのＮチャネルトラ
ンジスタ１３のゲートはインバータ回路３を介して出力
制御信号端子５に接続され、ソースは低位側電源として
の接地電位に、ドレインはプルダウン抵抗１２を介して
出力端子１１に接続されている。他の構成は第１の実施
例と同様である。
図に示すように、スイッチ手段としてのＮチャネルトラ
ンジスタ１３のゲートはインバータ回路３を介して出力
制御信号端子５に接続され、ソースは低位側電源として
の接地電位に、ドレインはプルダウン抵抗１２を介して
出力端子１１に接続されている。他の構成は第１の実施
例と同様である。
次に、本実施例の回路の動作を説明する。出力制御信号
端子５がロウレベルの場合、Ｐチャネルトランジスタ６
及びＮチャネルトランジスタ７は共にオフ状態となり、
出力端子１１は高抵抗状態となる。この時、Ｎチャネル
トランジスタ１３のゲートには出力制御信号端子からイ
ンバータ回路３を介して反転されたハイレベルが印加さ
れるため、Ｎチャネルトランジスタ１３はオン状態とな
り、プルダウン抵抗１２は接地電位に接続され、出力端
子１１は接地電位と同じ電位になる。次に、出力制御信
号端子５がハイレベルでかつ入力端子１がハイレベルの
場合、Ｐチャネルトランジスタ６はオン状態となり、Ｎ
チャネルトランジスタ７はオフ状態となりため、出力端
子１１は高位側電源１０と接続されハイレベルとなる。
端子５がロウレベルの場合、Ｐチャネルトランジスタ６
及びＮチャネルトランジスタ７は共にオフ状態となり、
出力端子１１は高抵抗状態となる。この時、Ｎチャネル
トランジスタ１３のゲートには出力制御信号端子からイ
ンバータ回路３を介して反転されたハイレベルが印加さ
れるため、Ｎチャネルトランジスタ１３はオン状態とな
り、プルダウン抵抗１２は接地電位に接続され、出力端
子１１は接地電位と同じ電位になる。次に、出力制御信
号端子５がハイレベルでかつ入力端子１がハイレベルの
場合、Ｐチャネルトランジスタ６はオン状態となり、Ｎ
チャネルトランジスタ７はオフ状態となりため、出力端
子１１は高位側電源１０と接続されハイレベルとなる。
しかしこの時、Ｎチャネルトランジスタ１３はゲートに
ロウレベルが印加されているためオフ状態となり、プル
ダウン抵抗１２は接地電位と切り離される。よって高位
側電源１０と接地電位間には電流は流れない。又、出力
制御信号端子５がハイレベルでかつ入力端子１がロイレ
ベルの場合、上述の場合とは逆にＰチャネルトランジス
タ６はオフ状態となり、Ｎチャネルトランジスタ７はオ
ン状態となりため、出力端子１１はロウレベルとなる。
ロウレベルが印加されているためオフ状態となり、プル
ダウン抵抗１２は接地電位と切り離される。よって高位
側電源１０と接地電位間には電流は流れない。又、出力
制御信号端子５がハイレベルでかつ入力端子１がロイレ
ベルの場合、上述の場合とは逆にＰチャネルトランジス
タ６はオフ状態となり、Ｎチャネルトランジスタ７はオ
ン状態となりため、出力端子１１はロウレベルとなる。
しかしこの時、Ｎチャネルトランジスタ１３はゲートに
ロウレベルが印加されているなめ上述の場合と同様にオ
フ状態となり、プルダウン抵抗１２は接地電位と切り離
される。よって高位側電源１０と接地電位間には電流は
流れない。
ロウレベルが印加されているなめ上述の場合と同様にオ
フ状態となり、プルダウン抵抗１２は接地電位と切り離
される。よって高位側電源１０と接地電位間には電流は
流れない。
以上説明したように本発明は、プルアップ抵抗又はプル
ダウン抵抗に直列にスイッチ手段として接続されたＭＯ
Ｓ）ランジスタのオン・オフを制御信号により制御する
ことで出力が高抵抗状態でない場合はプルアップ抵抗又
はプルダウン抵抗を高位側電位又は低位側電位から切り
離すことにより、この抵抗による消費電力を無くするこ
とができ、回路の消費電力を大幅に下げることが可能で
ある。一方、出力が高抵抗状態では、従来のプルアップ
又はプルダウン抵抗と同様の動作を行なうことが可能に
なり、従来回路の持つ機能をすべて維持した上で、回路
の消費電力を低減できる効果がある。
ダウン抵抗に直列にスイッチ手段として接続されたＭＯ
Ｓ）ランジスタのオン・オフを制御信号により制御する
ことで出力が高抵抗状態でない場合はプルアップ抵抗又
はプルダウン抵抗を高位側電位又は低位側電位から切り
離すことにより、この抵抗による消費電力を無くするこ
とができ、回路の消費電力を大幅に下げることが可能で
ある。一方、出力が高抵抗状態では、従来のプルアップ
又はプルダウン抵抗と同様の動作を行なうことが可能に
なり、従来回路の持つ機能をすべて維持した上で、回路
の消費電力を低減できる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の出
力回路の一例を示す回路図である。 １、・・・・・・入力端子、２・・・・・・ＮＡＮＤゲ
ート、３・・・・・・インバータ回路、４・・・・・・
ＮＯＲゲート、５・・・・・・出力制御信号端子、６・
・・・・・Ｐチャネルトランジスタ、７・・・・・・Ｎ
チャネルトランジスタ、８・・・・・・Ｐチャネルトラ
ンジスタ、９・・・・・・プルアップ抵抗、１０・・・
・・・高位側電源、１１・・・・・・出力端子、１２・
・・・・・プルダウン抵抗、１３・・・・・・Ｎチャネ
ルトランジスタ。
本発明の第２の実施例を示す回路図、第３図は従来の出
力回路の一例を示す回路図である。 １、・・・・・・入力端子、２・・・・・・ＮＡＮＤゲ
ート、３・・・・・・インバータ回路、４・・・・・・
ＮＯＲゲート、５・・・・・・出力制御信号端子、６・
・・・・・Ｐチャネルトランジスタ、７・・・・・・Ｎ
チャネルトランジスタ、８・・・・・・Ｐチャネルトラ
ンジスタ、９・・・・・・プルアップ抵抗、１０・・・
・・・高位側電源、１１・・・・・・出力端子、１２・
・・・・・プルダウン抵抗、１３・・・・・・Ｎチャネ
ルトランジスタ。
Claims (1)
- 出力部にプルアップ抵抗又はプルダウン抵抗を有し、少
なくとも１つの入力信号を制御信号により制御すること
により高抵抗状態の出力をするスリーステート出力回路
において、前記プルアップ抵抗又は前記プルダウン抵抗
と直列に前記制御信号により制御されるスイッチ手段を
設けたことを特徴とするスリーステート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156098A JPH025613A (ja) | 1988-06-23 | 1988-06-23 | スリーステート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156098A JPH025613A (ja) | 1988-06-23 | 1988-06-23 | スリーステート出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025613A true JPH025613A (ja) | 1990-01-10 |
Family
ID=15620270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156098A Pending JPH025613A (ja) | 1988-06-23 | 1988-06-23 | スリーステート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123219A (ja) * | 1989-10-06 | 1991-05-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
-
1988
- 1988-06-23 JP JP63156098A patent/JPH025613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123219A (ja) * | 1989-10-06 | 1991-05-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
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