JPH03210815A - Ｃｍｏｓ型出力回路 - Google Patents
Ｃｍｏｓ型出力回路Info
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- JPH03210815A JPH03210815A JP2005096A JP509690A JPH03210815A JP H03210815 A JPH03210815 A JP H03210815A JP 2005096 A JP2005096 A JP 2005096A JP 509690 A JP509690 A JP 509690A JP H03210815 A JPH03210815 A JP H03210815A
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- 238000007599 discharging Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000002123 temporal effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ型出力回路に関し、特に出力レベル遷
移時に発生する基準電位線等の電位の変動を小さくする
構成のＣＭＯＳ型出力回路に関する。
移時に発生する基準電位線等の電位の変動を小さくする
構成のＣＭＯＳ型出力回路に関する。
従来、この種のＣＭＯＳ型出力回路は、−例として第３
図に示すように、ゲート回路Ｇｌ。
図に示すように、ゲート回路Ｇｌ。
Ｇ２、インバータエ１〜Ｉ３を備え、出力制御信号か［
が低レベルのとき入力信号ＩＮと対応したレベルの信号
をインバータＩ２．Ｉ３から出力し、出力制御信号σｒ
が高レベルのときインバータＩ２の出力信号を高レベル
にインバータＩ３の出力信号を低レベルにする制御回路
１と、一端をインバータＩ３の出力端と接続する抵抗Ｒ
３と、第１の電源供給端子（電源電圧Ｖｃｃ）と容量性
の負荷回路１０に接続する出力端子ＴＯとの間に接続さ
れインバータＩ２の出力信号によりオン・オフするＰチ
ャネルＭＯ８型のトランジスタＴ１、及び第２の電源供
給端子（基準電位線）と出力端子Ｔｏとの間に接続され
抵抗Ｒ３を介して入力されるインバータエ３の出力信号
によりオン・オフするＮチャネルＭＯＳ型のトランジス
タＴ２を備えたＣＭＯＳ型のインバータ２とを有する構
成となっていた。
が低レベルのとき入力信号ＩＮと対応したレベルの信号
をインバータＩ２．Ｉ３から出力し、出力制御信号σｒ
が高レベルのときインバータＩ２の出力信号を高レベル
にインバータＩ３の出力信号を低レベルにする制御回路
１と、一端をインバータＩ３の出力端と接続する抵抗Ｒ
３と、第１の電源供給端子（電源電圧Ｖｃｃ）と容量性
の負荷回路１０に接続する出力端子ＴＯとの間に接続さ
れインバータＩ２の出力信号によりオン・オフするＰチ
ャネルＭＯ８型のトランジスタＴ１、及び第２の電源供
給端子（基準電位線）と出力端子Ｔｏとの間に接続され
抵抗Ｒ３を介して入力されるインバータエ３の出力信号
によりオン・オフするＮチャネルＭＯＳ型のトランジス
タＴ２を備えたＣＭＯＳ型のインバータ２とを有する構
成となっていた。
この回路は、ＮチャネルＭＯＳ型のトランジスタＴ２が
、オフ（非導通常ｎ）がらオン（導通状態）に変わる時
、負荷回路１ｏの負荷容量ｃＬがら基準電位線に流れ込
む電流の時間的変化量と基準電位線自身のもつ抵抗成分
及びインダクタンス成分により発生する逆起電力で基準
電位線の電位の変動をもたらし、基準電位線を共用する
他の回路が誤動作を起こすので、基準電位線の電位の変
動を小さくするために、トランジスタＴ２のゲートとイ
ンバータＩ３との間に抵抗Ｒ３を設けて、上述した電流
の時間的変化量を少なくし他の回路の誤動作を防止して
いた。
、オフ（非導通常ｎ）がらオン（導通状態）に変わる時
、負荷回路１ｏの負荷容量ｃＬがら基準電位線に流れ込
む電流の時間的変化量と基準電位線自身のもつ抵抗成分
及びインダクタンス成分により発生する逆起電力で基準
電位線の電位の変動をもたらし、基準電位線を共用する
他の回路が誤動作を起こすので、基準電位線の電位の変
動を小さくするために、トランジスタＴ２のゲートとイ
ンバータＩ３との間に抵抗Ｒ３を設けて、上述した電流
の時間的変化量を少なくし他の回路の誤動作を防止して
いた。
基準電位線の電位の変動は電源電圧ＶＣＣが高い程大き
くなるので、抵抗Ｒ３の値は、電源電圧ＶＣＣの高い領
域での動作を考慮して、通常大きい値に設定されている
。
くなるので、抵抗Ｒ３の値は、電源電圧ＶＣＣの高い領
域での動作を考慮して、通常大きい値に設定されている
。
上述した従来のＣＭＯＳ型出力回路は、負荷容量の放電
時に基準電位線に流れ込む電流の時間的変化を小さくす
る目的で抵抗Ｒ３が挿入され、この抵抗Ｒ３の値は電源
電圧■ｃｃの高い領域での動作を考えて大きな値に設定
されているので、電源電圧Ｖｃｃの低い領域で動作させ
る場合、動作速度が低下するという欠点がある。
時に基準電位線に流れ込む電流の時間的変化を小さくす
る目的で抵抗Ｒ３が挿入され、この抵抗Ｒ３の値は電源
電圧■ｃｃの高い領域での動作を考えて大きな値に設定
されているので、電源電圧Ｖｃｃの低い領域で動作させ
る場合、動作速度が低下するという欠点がある。
本発明の目的は、電源電圧が低い領域、高い領域何れの
領域で動作させても動作速度を低下させることなく−、
しかも基準電位線等の電位の変動を抑えて他回路の誤動
作を防止することができるＣＭＯＳ型出力回路を提出す
ることにある。
領域で動作させても動作速度を低下させることなく−、
しかも基準電位線等の電位の変動を抑えて他回路の誤動
作を防止することができるＣＭＯＳ型出力回路を提出す
ることにある。
本発明のＣＭＯＳ型出力回路は、第１及び第２の電源供
給端子と容量性負荷回路に接続する出力端子との間にそ
れぞれ接続され、入力信号のレベルに応じてオン・オフ
して前記容量性負荷回路を充放電する一導電型及び逆導
電型のトランジスタを備えたＣＭＯＳ型のインバータと
、前記第１及び第２の電源供給端子間の電源電圧が予め
設定されたレベルを越えると所定のレベルの検出信号を
出力する電源電圧検出回路と、前記入力信号に応じて前
記一導電型及び逆導電型のトランジスタの少なくとも一
方がオン・オフするときの容量性負荷回路の充放電の時
定数を、前記検出信号のレベルに応じて切換える時定数
切換手段とを有している。
給端子と容量性負荷回路に接続する出力端子との間にそ
れぞれ接続され、入力信号のレベルに応じてオン・オフ
して前記容量性負荷回路を充放電する一導電型及び逆導
電型のトランジスタを備えたＣＭＯＳ型のインバータと
、前記第１及び第２の電源供給端子間の電源電圧が予め
設定されたレベルを越えると所定のレベルの検出信号を
出力する電源電圧検出回路と、前記入力信号に応じて前
記一導電型及び逆導電型のトランジスタの少なくとも一
方がオン・オフするときの容量性負荷回路の充放電の時
定数を、前記検出信号のレベルに応じて切換える時定数
切換手段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ゲート回路Ｇｌ、Ｇ２、インバータエ１
〜Ｉ３を備え、出力制御信号σ「が低レベルのとき入力
信号ＩＮと対応したレベルの信号をインバータ１２．Ｉ
３から出力し、出力制御信号ざ［が高レベルのときイン
バータＩ２の出力信号を高レベルにインバータＩ３の出
力信号を低レベルにする制御回路１と、第１の電源供給
端子（電源電圧Ｖｃｃ）及び第２の電源供給端子（基準
電位線）と容量性の負荷回路１０に接続する出力端子Ｔ
ｏとの間にそれぞれ接続され、入力信号ＩＮのレベルに
応じてオン・オフして負荷回路１０の負荷容量ＣＬを充
放電するＰチャネルＭＯ８型及びＮチャネルＭＯＳ型の
トランジスタＴｌ、Ｔ２を備えたＣＭＯＳ型のインバー
タ２と、ＰチャネルＭＯ８型のトランジスタＴ３〜Ｔ５
、ＮチャネルＭＯＳ型のトランジスタＴ６、及びダイオ
ード接続されたＮチャネルＭＯＳ型のトランジスタＴＤ
Ｉ〜ＴＤｎを備え、第１及び第２の電源供給端子間の電
源電圧Ｖｃｃが予め設定された基準電圧ＶＲを越えると
所定のレベルの検出信号ＶＤを出力する電源電圧検出回
路３と、抵抗Ｒ１，Ｒ２及びＰチャネルＭＯ３型のトラ
ンジスタＴ７を備えて制御回路１のインバータ■３とイ
ンバータ２のトランジスタＴ２のゲートとの間に設けら
れ、入力信号ＩＮに応じてトランジスタＴ２がオン・オ
フするときの負荷回路１０の負荷容量の放電の時定数を
、検出信号ＶＤにより切換える時定数切換回路４とを有
する構成となっている。
〜Ｉ３を備え、出力制御信号σ「が低レベルのとき入力
信号ＩＮと対応したレベルの信号をインバータ１２．Ｉ
３から出力し、出力制御信号ざ［が高レベルのときイン
バータＩ２の出力信号を高レベルにインバータＩ３の出
力信号を低レベルにする制御回路１と、第１の電源供給
端子（電源電圧Ｖｃｃ）及び第２の電源供給端子（基準
電位線）と容量性の負荷回路１０に接続する出力端子Ｔ
ｏとの間にそれぞれ接続され、入力信号ＩＮのレベルに
応じてオン・オフして負荷回路１０の負荷容量ＣＬを充
放電するＰチャネルＭＯ８型及びＮチャネルＭＯＳ型の
トランジスタＴｌ、Ｔ２を備えたＣＭＯＳ型のインバー
タ２と、ＰチャネルＭＯ８型のトランジスタＴ３〜Ｔ５
、ＮチャネルＭＯＳ型のトランジスタＴ６、及びダイオ
ード接続されたＮチャネルＭＯＳ型のトランジスタＴＤ
Ｉ〜ＴＤｎを備え、第１及び第２の電源供給端子間の電
源電圧Ｖｃｃが予め設定された基準電圧ＶＲを越えると
所定のレベルの検出信号ＶＤを出力する電源電圧検出回
路３と、抵抗Ｒ１，Ｒ２及びＰチャネルＭＯ３型のトラ
ンジスタＴ７を備えて制御回路１のインバータ■３とイ
ンバータ２のトランジスタＴ２のゲートとの間に設けら
れ、入力信号ＩＮに応じてトランジスタＴ２がオン・オ
フするときの負荷回路１０の負荷容量の放電の時定数を
、検出信号ＶＤにより切換える時定数切換回路４とを有
する構成となっている。
次に、この実施例の動作について説明する。
出力制御信号σ「が高レベルのときは、入力信号ＩＮに
関係なくインバータＩ２の出力は高レベル、インバータ
Ｉ３の出力は低レベルにあるので、トランジスタＴｌ、
Ｔ２は共にオフとなりインバータ２の出力は高インピー
ダンス状態となる。
関係なくインバータＩ２の出力は高レベル、インバータ
Ｉ３の出力は低レベルにあるので、トランジスタＴｌ、
Ｔ２は共にオフとなりインバータ２の出力は高インピー
ダンス状態となる。
出力制御信号ｒ［が低レベルのときは、インバータＩ２
．Ｉ３の出力は入力信号ＩＮと同一のレベルとなり、従
ってトランジスタＴｌ、Ｔ２は入力信号ＩＮのレベルに
応じてオン・オフする。ここまでの動作は従来例と同様
である。
．Ｉ３の出力は入力信号ＩＮと同一のレベルとなり、従
ってトランジスタＴｌ、Ｔ２は入力信号ＩＮのレベルに
応じてオン・オフする。ここまでの動作は従来例と同様
である。
電源電圧検出回路３は、出力制御信号丁が低レベルのと
き、電源電圧ＶＣＣが、ダイオード接続されかつ直列接
続されたトランジスタＴＤ１〜ＴＤｎで定まる基準電圧
Ｖ、より低いときは低レベル、高いときは高レベルの検
出信号ＶＤを出力する。この基準電圧ＶＲは、トランジ
スタＴＤＩ〜ＴＤｎの数やしきい値電圧を変えることに
より所望の値に設定することができる。
き、電源電圧ＶＣＣが、ダイオード接続されかつ直列接
続されたトランジスタＴＤ１〜ＴＤｎで定まる基準電圧
Ｖ、より低いときは低レベル、高いときは高レベルの検
出信号ＶＤを出力する。この基準電圧ＶＲは、トランジ
スタＴＤＩ〜ＴＤｎの数やしきい値電圧を変えることに
より所望の値に設定することができる。
時定数切換回路４は、検出信号ＶＤのレベルによりオン
・オフするトランジスタＴ７により、インバータＩ３と
トランジスタＴ２のゲートとの間の抵抗値を切換え、こ
れによりトランジスタＴ２を経由して放電する負荷容量
ＣＬの放電時定数を切換える。
・オフするトランジスタＴ７により、インバータＩ３と
トランジスタＴ２のゲートとの間の抵抗値を切換え、こ
れによりトランジスタＴ２を経由して放電する負荷容量
ＣＬの放電時定数を切換える。
まず、電源電圧ＶＣＣが基準電圧■８により低い低電源
電圧領域では、検出信号ＶＤは低レベルとなっているの
でトランジスタＴ７はオンとなり、抵抗Ｒ１，Ｒ２が並
列接続されてインバータＩ３とトランジスタＴ２のゲー
トとの間の抵抗値が小さくなり、トランジスタＴ２のオ
フからオンへの時間的変化は速くなる。
電圧領域では、検出信号ＶＤは低レベルとなっているの
でトランジスタＴ７はオンとなり、抵抗Ｒ１，Ｒ２が並
列接続されてインバータＩ３とトランジスタＴ２のゲー
トとの間の抵抗値が小さくなり、トランジスタＴ２のオ
フからオンへの時間的変化は速くなる。
従って、トランジスタＤ２を経由して流れる負荷容量Ｃ
Ｌの放電電流の時間的変化は速く、動作速度を速くする
ことができる。このとき、電源電圧Ｖ。０は低電源電圧
領域にあるので、放電電流の値は比較的小さく、放電電
流による基準電位線の電位の変動は少ない。
Ｌの放電電流の時間的変化は速く、動作速度を速くする
ことができる。このとき、電源電圧Ｖ。０は低電源電圧
領域にあるので、放電電流の値は比較的小さく、放電電
流による基準電位線の電位の変動は少ない。
一方、電源電圧Ｖｃｃが基準電圧Ｖ、より高い高電源電
圧領域では、検出信号ＶＤは高レベルとなっているので
トランジスタＴ７はオフとなり、抵抗Ｒ１のみがインバ
ータエ３とトランジスタＴ２のゲートとの間に接続され
た状態となるのでこの間の抵抗値が大きくなり、トラン
ジスタＴ２のオフからオンへの時間的変化は遅くなる。
圧領域では、検出信号ＶＤは高レベルとなっているので
トランジスタＴ７はオフとなり、抵抗Ｒ１のみがインバ
ータエ３とトランジスタＴ２のゲートとの間に接続され
た状態となるのでこの間の抵抗値が大きくなり、トラン
ジスタＴ２のオフからオンへの時間的変化は遅くなる。
従って、トランジスタＴ２を経由して流れる負荷容量Ｃ
ｔの放電電流の時間的変化は遅くなり、基準電位線の電
位の変動を少なくすることができる。通常、電源電圧■
ｃｏが高くなると動作速度も速くなるので、負荷容量Ｃ
Ｌの放電電流の時間的変化が遅くなるのを電源電圧ＶＣ
Ｃでカバーできる。
ｔの放電電流の時間的変化は遅くなり、基準電位線の電
位の変動を少なくすることができる。通常、電源電圧■
ｃｏが高くなると動作速度も速くなるので、負荷容量Ｃ
Ｌの放電電流の時間的変化が遅くなるのを電源電圧ＶＣ
Ｃでカバーできる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、インバータ２＾の基準電位線と出力端子
Ｔｏとの間に並列接続された２個のトランジスタＴ８．
Ｔ９を設け、切換制御回路５により、電源電圧ＶＣＣが
基準電圧■λより高いときは１個のトランジスタＴ８の
みで負荷容量ＣＬを放電し、電源電圧■。Ｃが基準電圧
■λより低いときは２個のトランジスタＴ８．Ｔ９の並
列で負荷容量ＣＬを放電することにより、高電源電圧領
域における基準電位線の電位の変動を低減し、低電源電
圧領域における動作速度を速めるようにしたものである
。
Ｔｏとの間に並列接続された２個のトランジスタＴ８．
Ｔ９を設け、切換制御回路５により、電源電圧ＶＣＣが
基準電圧■λより高いときは１個のトランジスタＴ８の
みで負荷容量ＣＬを放電し、電源電圧■。Ｃが基準電圧
■λより低いときは２個のトランジスタＴ８．Ｔ９の並
列で負荷容量ＣＬを放電することにより、高電源電圧領
域における基準電位線の電位の変動を低減し、低電源電
圧領域における動作速度を速めるようにしたものである
。
以上説明したように本発明は、電源電圧が予め設定され
た基準電圧より低いときは、出力段のインバータを介し
て流れる負荷回路の充放電時定数を小さくし、高いとき
はこの充放電時定数を大きくする構成とすることにより
、電源電圧が低い領域、高い領域の何れで動作させても
、動作速度を低下させることなく、基準電位線等の電位
の変動を抑えることができ、従って他の回路の誤動作を
防止することができる効果がある。
た基準電圧より低いときは、出力段のインバータを介し
て流れる負荷回路の充放電時定数を小さくし、高いとき
はこの充放電時定数を大きくする構成とすることにより
、電源電圧が低い領域、高い領域の何れで動作させても
、動作速度を低下させることなく、基準電位線等の電位
の変動を抑えることができ、従って他の回路の誤動作を
防止することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来のＣＭＯ３型Ｏ３回路
の一例を示す回路図である。 １・・・制御回路、２．２Ａ・・・インバータ、３・・
・電源電圧検出回路、４・・・時定数切換回路、５・・
・切換制御回路、１０・・・負荷回路、ＣＬ・・・負荷
容量、Ｇｌ、Ｇ２・・・ゲート回路、■１〜Ｉ３・・・
インバータ、Ｔ１−Ｔ１２．ＴＤ１〜ＴＤｎ・・・トラ
ンジスタ。
施例を示す回路図、第３図は従来のＣＭＯ３型Ｏ３回路
の一例を示す回路図である。 １・・・制御回路、２．２Ａ・・・インバータ、３・・
・電源電圧検出回路、４・・・時定数切換回路、５・・
・切換制御回路、１０・・・負荷回路、ＣＬ・・・負荷
容量、Ｇｌ、Ｇ２・・・ゲート回路、■１〜Ｉ３・・・
インバータ、Ｔ１−Ｔ１２．ＴＤ１〜ＴＤｎ・・・トラ
ンジスタ。
Claims (1)
- 第１及び第２の電源供給端子と容量性負荷回路に接続
する出力端子との間にそれぞれ接続され、入力信号のレ
ベルに応じてオン・オフして前記容量性負荷回路を充放
電する一導電型及び逆導電型のトランジスタを備えたＣ
ＭＯＳ型のインバータと、前記第１及び第２の電源供給
端子間の電源電圧が予め設定されたレベルを越えると所
定のレベルの検出信号を出力する電源電圧検出回路と、
前記入力信号に応じて前記一導電型及び逆導電型の、ト
ランジスタの少なくとも一方がオン・オフするときの容
量性負荷回路の充放電の時定数を、前記検出信号のレベ
ルに応じて切換える時定数切換手段とを有することを特
徴とするＣＭＯＳ型出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005096A JPH03210815A (ja) | 1990-01-12 | 1990-01-12 | Ｃｍｏｓ型出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005096A JPH03210815A (ja) | 1990-01-12 | 1990-01-12 | Ｃｍｏｓ型出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03210815A true JPH03210815A (ja) | 1991-09-13 |
Family
ID=11601852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005096A Pending JPH03210815A (ja) | 1990-01-12 | 1990-01-12 | Ｃｍｏｓ型出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03210815A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 出力バツフア |
| JPH076587A (ja) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | データ出力バッファー回路 |
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6008668A (en) * | 1997-03-21 | 1999-12-28 | Nec Corporation | Semiconductor device and input and output circuits thereof |
-
1990
- 1990-01-12 JP JP2005096A patent/JPH03210815A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 出力バツフア |
| JPH076587A (ja) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | データ出力バッファー回路 |
| US5929668A (en) * | 1992-12-16 | 1999-07-27 | Hyundai Electronice Industries Co., Ltd. | Data output buffer circuit |
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6008668A (en) * | 1997-03-21 | 1999-12-28 | Nec Corporation | Semiconductor device and input and output circuits thereof |
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