JPH04263514A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は、遷移時間の緩やかな
信号を高速に検出し得る論理回路に関する。

【０００３】

【従来の技術】入力信号の電位変化を検出して応答する
最も簡単な論理回路としては、例えばＣＭＯＳで構成さ
れたインバータ回路がある。

【０００４】このインバータ回路にあっては、通常それ
ぞれのトランジスタのしきい値が０．８〜１．０（ｖ）
程度に設定されて、それぞれのトランジスタの駆動能力
を同程度とし、入力信号が低位電源レベル（以下、「“
Ｌ”レベル」と呼ぶ）と高位電源レベル（以下、「“Ｈ
”レベル」と呼ぶ）との間の中間電位近傍において出力
信号が変化するように駆動制御されている。

【０００５】このようなインバータ回路にあっては、入
力信号が中間電位付近に達した時に出力信号が変化する
ため、入力信号電位の遷移時間が遅い場合、すなわち立
ち上がりあるいは立ち下がりの緩やかな信号を入力とす
る場合には、入力信号が中間電位に達するまでの時間が
長くなり、高速に応答することが極めて困難であった。

【０００６】そこで、上述したＣＭＯＳインバータ回路
に対して、図１５に示すように、Ｎチャネルのトランジ
スタＮ１のゲート幅をＰチャネルのトランジスタＰ１に
比して大幅に大きくとり、トランジスタＮ１の駆動能力
をトランジスタＰ１に比して著しく高くするように構成
されたインバータ回路がある。

【０００７】このような回路構成にあっては、Ｎチャネ
ルの駆動能力が高いために、入力信号が“Ｌ”レベルか
ら“Ｈ”レベルに緩やかに遷移する場合であっても、入
力信号電位がトランジスタＮ１のしきい値電位を越える
と出力信号が変化し始める。これにより、入力信号にお
ける“Ｌ”レベルから“Ｈ”レベルの電位変化に対して
出力信号の変化が開始されるまでの時間が速められ、入
力信号の変化を高速に検出することができる。

【０００８】一方、入力信号が“Ｈ”レベルから“Ｌ”
レベルに緩やかに遷移するような場合には、トランジス
タＰ１の駆動能力がトランジスタＮ１に比して低いため
、入力信号の電位変化に対して出力信号の変化が開始さ
れるまでの時間が遅くなると共に出力信号の遷移時間も
長くなり、入力信号変化に対する応答性が著しく悪化す
ることになる。

【０００９】このように、図１５に示すような構成にあ
っては入力信号電位の遷移速度が遅い場合に、出力信号
の応答性が入力信号電位の遷移方向に依存する。このた
め、用途が限定されることになる。

【００１０】一方、図１６に示すように、Ｐチャネルの
トランジスタＰ２のゲート幅をＮチャネルのトランジス
タＮ２に比して大幅に大きくとり、トランジスタＰ２の
駆動能力をトランジスタＮ２に比して著しく高くするよ
うに構成した回路にあっては、図１５に示した回路構成
と逆の応答特性を示すようになるが、図１５に示した回
路構成と同様に、出力信号の応答性が入力信号の遷移方
向に依存することになる。

【００１１】一方、このような回路構成に対して、図１
７に示すように、クロック信号を用いて同期式に構成さ
れたものがある。図１７に示す回路にあっては、クロッ
ク信号が“Ｌ”レべル状態時にＰチャネルのトランジス
タＰ３により出力信号を“Ｈ”レベルにプリチャージす
るとともにＮチャネルのトランジスタＮ４に与えられる
入力信号電位を確定させておき、このような状態からク
ロック信号を“Ｈ”レベルにすることによりＮチャネル
のトランジスタＮ３を導通状態にさせて回路を動作させ
、出力信号電位が決定される。

【００１２】このような回路構成にあっては、クロック
信号が“Ｈ”レベルになる前に入力信号電位を決定する
必要があるとともに、クロック信号が“Ｈ”レベル状態
時にのみ出力信号が有効となる。このため、回路の動作
タイミングに制約が生じ、用途が限定されていた。

【００１３】

【発明が解決しょうとする課題】以上説明したように、
遷移時間の遅い信号を検出する従来の論理回路にあって
は、検出しようとする入力信号の遷移方向によっては応
答が遅れるといった不具合を招き、使用範囲に制限を受
けていた。また、同期式のものにあっては、同期信号が
必要になるとともに、動作タイミングが制約されるとい
った不具合が生じていた。

【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、入力信号電位
の遷移方向に係らず、非同期式によって遷移時間の遅い
入力信号に対する高速応答性を低消費電力で達成し得る
論理回路を提供することにある。

【００１５】［発明の構成］

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、高位電源と出力端子間に直列接続され
た第１導電型の第１のＦＥＴ（電界効果トランジスタ）
及び第２のＦＥＴと、低位電源と出力端子間に直列接続
された第２導電型の第３のＦＥＴ及び第４のＦＥＴと、
前記第２のＦＥＴあるいは第３のＦＥＴが導通状態にな
った後に出力信号と同相の遅延信号を出力する遅延回路
とを備え、前記第１のＦＥＴ及び第４のＦＥＴが前記遅
延回路の遅延信号により導通制御され、前記第２のＦＥ
Ｔ及び第３のＦＥＴが共通の入力信号により導通制御さ
れてなる。

【００１７】

【作用】上記構成において、この発明は、出力信号を遅
延して得られる遅延信号を用いて、入力信号の遷移時に
高位電源と低位電源間に電流経路が形成されないように
して入力信号の遷移を検出するようにしている。

【００１８】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１９】図１はこの発明の一実施例に係る論理回路
の構成を示す図である。同図に示す実施例の論理回路は
、立ち上がり及び立ち下がり時間の緩やかな入力信号の
変化を高速に検出するようにしたものである。

【００２０】図１において、この実施例の論理回路は、
ＰチャネルのＦＥＴからなるトランジスタＰ１１，Ｐ１
２と、ＮチャネルのＦＥＴからなるトランジスタＮ１１
，Ｎ１２と、遅延回路１及びインバータ回路２を備えて
いる。

【００２１】トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ
１２は同程度の電流駆動能力を有し、しきい値電圧の絶
対値が高位電源電位と低位電源電位との間の中間電位よ
りも低く設定されている。このようなトランジスタＰ１
１，Ｐ１２は、高位電源と出力信号を得る出力端子との
間に直列接続されており、トランジスタＰ１１のゲート
端子には遅延回路１の出力信号となる帰還信号が与えら
れ、トランジスタＰ１２のゲート端子には入力信号が与
えられている。また、トランジスタＮ１１，Ｎ１２は、
出力端子と低位電源との間に直列接続されており、トラ
ンジスタＮ１１のゲート端子には入力信号が与えられ、
トランジスタＮ１２のゲート端子には帰還信号が与えら
れている。

【００２２】遅延回路１は、出力端子に得られる出力信
号を入力として、この信号を遅延し帰還信号として出力
する。信号の遅延時間は、入力信号の立ち上がり及び立
ち下がり時間よりも大きく設定される。

【００２３】すなわち、入力信号が“Ｌ”レベルから“
Ｈ”レベルに遷移する場合は、入力信号が十分に“Ｈ”
レベルとなりトランジスタＰ１２が非導通状態になるま
で出力信号を遅延して、帰還信号を“Ｈ”レベルに保ち
、トランジスタＰ１２が非導通状態になった後に帰還信
号を“Ｌ”レベルとする。一方、入力信号が“Ｈ”レベ
ルから“Ｌ”レベルに遷移する場合には、入力信号が十
分に“Ｌ”レベルとなりトランジスタＮ１１が非導通状
態になるまで出力信号を遅延して、帰還信号を“Ｌ”レ
ベルに保ち、トランジスタＮ１１が非導通状態になった
後帰還信号を“Ｈ”レベルとする。このように、遅延回
路１における遅延時間を設定することは、高位電源と低
位電源との間に直列接続されたすべてのトランジスタが
同時に導通状態になることを回避して、貫通電流の発生
を防止するためである。

【００２４】インバータ回路２は、入力信号を受けてそ
の反転出力信号を論理回路の出力信号を得る出力端子に
与えている。このインバータ回路２は、論理回路が定常
状態になると、出力端子はフローティング状態となるた
め、これを防止して出力信号電位を確定させるために設
けられており、インバータ回路２を構成するトランジス
タのサイズはトランジスタＰ１１，Ｐ１２，Ｎ１１、Ｎ
１２のサイズに比して十分に小さくとられており、電流
駆動能力が低く設定されている。

【００２５】次に、このように構成された論理回路の作
用動作を図２に示す動作タイミングチャートを参照して
説明する。

【００２６】まず、入力信号が“Ｌ”レベル、出力信号
が“Ｈ”レベル、遅延回路１の帰還信号が“Ｈ”レベル
の定常状態において、入力信号が“Ｌ”レベルから“Ｈ
”レベルへと緩やかに遷移し始めて、トランジスタＮ１
１のＶｇｓ（ゲート・ソース間電圧）がしきい値電圧Ｖ
ＴＮを越えると（時間ｔ１　）、トランジスタＮ１１は
非導通状態から導通状態となる。この時に、トランジス
タＰ１１は非導通状態、トランジスタＮ１２は導通状態
にあるため、入力信号の電位の上昇とともに出力信号電
位は急速に“Ｈ”レベルから“Ｌ”レベルと変化する。

【００２７】これは、出力端子に接続される負荷から電
荷がトランジスタＮ１１，Ｎ１２を介して低位電源に流
れる際に、高位電源と出力端子間に電流経路が形成され
ず、高位電源と低位電源間に貫通電流が流れないため、
負荷の電荷のみが放電されるためである。したがって、
過度応答時に貫通電流が生じないため、特に入力信号の
遷移時間が緩やかで過度応答時に貫通電流が流れる場合
に比して、出力信号の応答性が大幅に改善されることに
なる。

【００２８】出力信号が“Ｌ”レベルとなった後入力信
号電位が十分に“Ｈ”レベルとなり、設定された遅延時
間が経過すると（時間ｔ２　）、帰還信号は“Ｈ”レベ
ルから“Ｌ”レベルとなり、トランジスタＰ１１は導通
状態、トランジスタＮ１２は非導通状態となる。この時
に、入力信号電位が“Ｈ”レベルでトランジスタＰ１２
が非導通状態にあるため、貫通電流が流れることはない
。

【００２９】次に、入力信号が“Ｈ”レベル、出力信号
及び帰還信号が“Ｌ”レベルの定常状態において、入力
信号が“Ｈ”レベルから“Ｌ”レベルへと緩やかに遷移
し始めて、トランジスタＰ１２のＶｇｓがしきい値電圧
ＶＴＰを越えると（時間ｔ３　）、トランジスタＰ１２
は非導通状態から導通状態となる。この時に、トランジ
スタＮ１２は非導通状態、トランジスタＰ１１は導通状
態にあるので、入力信号電位の低下とともに出力信号電
位は急速に“Ｌ”レベルから“Ｈ”レベルと変化する。

【００３０】これは、高位電源から出力端子の負荷にト
ランジスタＰ１１，Ｐ１２を介して電荷が流れる際に、
出力端子と低位電源間に電流経路が形成されず、高位電
源と低位電源間に貫通電流が流れないため、高位電源か
らのすべての電荷によって負荷が充電されるためである
。したがって、入力信号が“Ｈ”レベルから“Ｌ”レベ
ルへ立ち下がる場合にあっても、上述したと同様に出力
信号の応答性が改善されることになる。

【００３１】出力信号が“Ｈ”レベルとなった後入力信
号電位が十分に“Ｌ”レベルとなり、設定された遅延時
間が経過すると（時間ｔ４　）、帰還信号は“Ｌ”レベ
ルから“Ｈ”レベルとなり、トランジスタＰ１１は非導
通状態、トランジスタＮ１２は導通状態となる。この時
に、入力信号電位が“Ｌ”レベルでトランジスタＮ１１
が非導通状態にあるため、貫通電流が流れることはない
。

【００３２】このように、入力信号が“Ｌ”レベルから
“Ｈ”レベルへ立ち上がる場合はＮ型のトランジスタの
みを動作させ、入力信号が“Ｈ”レベルから“Ｌ”レベ
ルへ立ち下がる場合にはＰ型のトランジスタのみを動作
させることによって、入力信号の遷移方向に係らず入力
信号電位が中間電位にあっても貫通電流を防止して入力
信号変化を検出しているので、低消費電力で高速応答を
実現することが可能となる。

【００３３】次に、この発明の他の実施例に係る論理回
路を図３乃至図１０を参照して説明する。

【００３４】図３乃至図５に示す論理回路は、図１に示
した論理回路の構成に対して、トランジスタＰ１１，Ｐ
１２，Ｎ１１，Ｎ１２のゲート端子に与える信号を変え
たものであり、他の構成は図１と同様である。

【００３５】図３にあっては、トランジスタＰ１１，Ｎ
１２のゲート端子に入力信号を与え、トランジスタＰ１
２，Ｎ１１のゲート端子に帰還信号を与えるようにして
いる。図４にあっては、トランジスタＰ１１，Ｎ１１の
ゲート端子に入力信号を与え、トランジスタＰ１２，Ｎ
１２のゲート端子に帰還信号を与えるようにしたもので
ある。図５にあっては、トランジスタＰ１２，Ｎ１２の
ゲート端子に入力信号を与え、トランジスタＰ１１，Ｎ
１１のゲート端子に与えるようにしている。

【００３６】図６に示す論理回路は、図１に示した構成
の論理回路に対して、インバータ回路２に代えて同様に
機能するラッチ回路３を設けて構成されたものである。

【００３７】このように、図３乃至図６に示す構成にあ
っても、図１に示した構成の論理回路と同様に作用動作
し、同様の効果を得ることができる。

【００３８】図７は図１に示した構成の論理回路に対し
て、入力信号の遷移時間に対応して帰還信号の遅延時間
をダイナミックに設定するようにした遅延回路１の一具
体的構成を示す図である。

【００３９】図７において、遅延回路１は、入力信号を
受けて入力信号電位が“Ｈ”レベルから“Ｌ”レベルに
遷移する初期段階を検出するＰチャネルのトランジスタ
Ｐ１３およびＮチャネルのトランジスタＮ１３からなる
インバータ回路と、このインバータ回路の出力を受けて
信号Ａを出力とするインバータ回路４と、入力信号を受
けて入力信号電位が“Ｌ”レベルから“Ｈ”レベルに遷
移する初期の段階を検出するＰチャネルのトランジスタ
Ｐ１４及びＮチャネルのトランジスタＮ１４からなるイ
ンバータ回路と、このインバータ回路の出力を受けて信
号Ｂを出力するインバータ回路５と、出力信号を遅延し
て信号Ｃを出力とするインバータ回路群６と、信号Ｂに
より導通制御されるＰチャネルのトランジスタからなる
伝達ゲートＰ１５及び信号Ａにより導通制御されるＮチ
ャネルのトランジスタからなる伝達ゲートＮ１５と、伝
達ゲートＰ１５，Ｎ１５が非導通状態時に帰還信号のフ
ローティング状態を防止するラッチ回路７を備えて構成
されている。

【００４０】トランジスタＰ１３は、トランジスタＮ１
３よりもゲート幅が十分に大きく電流駆動能力が高くな
るように設定されており、入力信号電位が“Ｈ”レベル
から“Ｌ”レベルへ遷移する際に、トランジスタＰ１３
のＶｇｓがしきい値電圧ＶＴＰを越えると信号Ａが“Ｈ
”レベルから“Ｌ”レベルに立ち下がるように構成され
ている。

【００４１】一方、トランジスタＮ１４は、トランジス
タＰ１４よりもゲート幅が十分に大きく電流駆動能力が
高くなるように設定されており、入力信号電位が“Ｌ”
レベルから“Ｈ”レベルへ遷移する際に、トランジスタ
Ｎ１４のＶｇｓがしきい値電圧ＶＴＮを越えると信号Ｂ
が“Ｌ”レベルから“Ｈ”レベルに立ち上がるように構
成されている。

【００４２】インバータ回路群６は、入力信号の遷移に
より出力信号が遷移する際に、両伝達ゲートＰ１５，Ｎ
１５が閉状態になるまでの間信号Ｃがそれまでのレベル
に保持される程度に出力信号を遅延させる。

【００４３】次に、上記構成の作用動作を図８の動作タ
イミングチャートを参照して説明する。

【００４４】まず、入力信号が“Ｌ”レベルから緩やか
に“Ｈ”レベルへと遷移し始めて、トランジスタＮ１１
及びトランジスタＮ１４のＶｇｓがしきい値電圧ＶＴＨ
を越えると、（時間ｔ１　）、トランジスタＮ１１は導
通状態となり、出力信号は急速に“Ｈ”レベルから“Ｌ
”レベルとなる。また、これと同時に、信号Ｂが“Ｌ”
レベルから“Ｈ”レベルとなり、伝達ゲートＰ１５は非
導通状態となり、両伝達ゲートＰ１５，Ｎ１５は閉状態
となる（時間ｔ２　）。これにより、帰還信号は信号Ｃ
と分離され、それまでのレベル状態の“Ｈ”レベルが保
持される。この後、出力信号が“Ｌ”レベルになったこ
とにより信号Ｃが“Ｈ”レベルから“Ｌ”レベルとなる
。

【００４５】入力信号電位が上昇して、トランジスタＰ
１３のＶｇｓがしきい値電圧ＶＴＰを越えると（時間ｔ
３　）、信号Ａは“Ｌ”レベルから“Ｈ”レベルとなり
、伝達ゲートＮ１５が導通状態となる（時間ｔ４　）。 これにより、帰還信号は信号Ｃと同じレベルの“Ｌ”レ
ベルとなり、トランジスタＰ１１が導通状態、トランジ
スタＮ１２が非導通状態となる。

【００４６】次に、このような状態から入力信号が“Ｈ
”レベルから“Ｌ”レベルと緩やかに遷移し始めて、ト
ランジスタＰ１２及びトランジスタＰ１３のＶｇｓがし
きい値電圧ＶＴＰを越えると（時間ｔ５　）、トランジ
スタＰ１２は導通状態となり、出力信号は急速に“Ｌ”
レベルから“Ｈ”レベルとなる。また、これと同時に、
信号Ａが“Ｈ”レベルから“Ｌ”レベルとなり、伝達ゲ
ートＮ１５は非導通状態となり、両伝達ゲートＰ１５，
Ｎ１５は閉状態となる（時間ｔ６　）。これにより、帰
還信号は信号Ｃと分離されて、それまでのレベル状態の
“Ｌ”レベルが保持される。この後、出力信号が“Ｈ”
レベルになったことにより信号Ｃが“Ｌ”レベルから“
Ｈ”レベルとなる。

【００４７】入力信号電位が低下して、トランジスタＮ
１４のＶｇｓがしきい値電圧ＶＴＮを越えると（時間ｔ
７　）、信号Ｂは“Ｈ”レベルから“Ｌ”レベルとなり
、伝達ゲートＰ１５が導通状態となる（時間ｔ８　）。 これにより、帰還信号は信号Ｃと同じレベルの“Ｈ”レ
ベルとなり、トランジスタＰ１１が非導通状態、トラン
ジスタＮ１２が導通状態となる。

【００４８】このように、上述した遅延回路１にあって
は、入力信号の遷移速度に応じて遅延回路１における帰
還信号の遅延時間を可変制御するようにしているので、
入力信号の遷移時間が変動するような場合であっても対
応することが可能となる。

【００４９】図９は、本発明を２入力の否定論理積回路
に適用した実施例の回路構成を示す図であり、図１０は
本発明を２入力否定論理和回路に適用した実施例の回路
構成を示す図である。このように、本発明は前述したイ
ンバータ回路の他に否定論理積回路や否定論理和回路等
の様々な論理回路に適用することが可能である。

【００５０】このような本発明の論理回路は、例えば図
１１に示すように、多入力信号Ｄｏ　〜Ｄｎ　における
“Ｌ”レベル検出回路に適用される。

【００５１】図１１に示す検出回路の特徴は、図１２の
動作タイミングチャートに示すように、クロック信号を
受けるＮチャネルのトランジスタＮ２２と直列接続され
たＮチャネルのトランジスタＮ２１に与えられる複数の
入力信号Ｄｏ〜Ｄｎ　のうち少なくとも１つの入力信号
が“Ｈ”レベルとなることにより、クロック信号を受け
るＰチャネルのトランジスタＰ２１によりプリチャージ
される信号Ｅを“Ｌ”レベルとし、これを本発明の論理
回路１１で検出することにある。

【００５２】このような回路にあっては、入力信号数が
多く信号Ｅを得るトランジスタＰ２１とトランジスタＮ
２１の接続点の負荷が大きくなり、１つの入力信号のみ
が“Ｈ”レベルとなることにより信号Ｅが“Ｌ”レベル
となる場合には、信号Ｅの立ち下がりが緩やかになるた
め、このような信号Ｅを検出する回路として本発明の論
理回路は好適である。

【００５３】また、複数の入力信号Ｄｏ　〜Ｄｎ　のう
ち少なくとも１つの入力信号が“Ｌ”レベルとなること
により、予め“Ｌ”レベルにディスチャージされた信号
Ｅを“Ｈ”レベルとするような場合にあっても、本発明
の理論回路は好適となる。

【００５４】上述したように、本発明の論理回路は、Ｐ
チャネルのトランジスタとＮチャネルのトランジスタと
からなる従来のインバータ回路と比較すると、図１３に
示すように、同様の入力信号に対する従来のインバータ
回路１２の出力信号Ａ及び本発明の論理回路１１の出力
信号Ｂは、図１４に示すようになり、従来の回路では入
力信号が中間電位付近に達した時に出力信号Ａの遷移が
開始されるのに対して、本発明の論理回路では入力信号
がトランジスタのしきい値を越えた時に出力信号の遷移
が始まるので、入力信号の変化に対して高速に応答する
ことができるようになる。

【００５５】

【発明の効果】以上説明したように、この発明によれば
、出力信号を遅延して得られる遅延信号を用いて、入力
信号の遷移時に高位電源と低位電源間に電流経路が形成
されないようにして入力信号の遷移を検出するようにし
たので、入力信号の遷移が緩やかな場合であっても入力
信号が中間電位の時に貫通電流の発生を防止することが
可能となる。

【００５６】これにより、入力信号の遷移方向に係らず
、同期信号を使用することなく遷移時間の緩やかな入力
信号に対する高速応答性を低消費電力で達成することが
できるようになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る論理回路の構成を示
す図である。

【図２】図１に示す回路の動作タイミングチャートを示
す図である。

【図３】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図４】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図５】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図６】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図７】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図８】図７に示す回路の動作タイミングチャートを示
す図である。

【図９】この発明の他の実施例に係る論理回路の構成を
示す図である。

【図１０】この発明の他の実施例に係る論理回路の構成
を示す図である。

【図１１】この発明の論理回路が適用された検出回路の
構成を示す図である。

【図１２】図１１に示す回路の動作タイミングチャート
を示す図である。

【図１３】この発明と従来例との比較構成を示す図であ
る。

【図１４】図１３に示す構成の動作波形を示す図である
。

【図１５】従来のインバータ回路の一構成例を示す図で
ある。

【図１６】従来のインバータ回路の一構成例を示す図で
ある。

【図１７】従来のインバータ回路の一構成例を示す図で
ある。

【符号の説明】

Ｐ１，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，
Ｐ１５，Ｐ２１　　ＰチャネルのトランジスタＮ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ
２１，Ｎ２２Ｎチャネルのトランジスタ１　　遅延回路 ２，４，５，６，１２　　インバータ回路３，７　　ラ
ッチ回路 １１　　本発明の論理回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　高位電源と出力端子間に直列接続され
   た第１導電型の第１のＦＥＴ（電界効果トランジスタ）
   及び第２のＦＥＴと、低位電源と前記出力端子間に直列
   接続された第２導電型の第３のＦＥＴ及び第４のＦＥＴ
   と、前記第２のＦＥＴあるいは第３のＦＥＴが導通状態
   になった後に出力信号と同相の遅延信号を出力する遅延
   回路とを備え、前記第１のＦＥＴ及び第４のＦＥＴが前
   記遅延回路の遅延信号により導通制御され、前記第２の
   ＦＥＴ及び第３のＦＥＴが共通の入力信号により導通制
   御されてなることを特徴とする論理回路。
2. 【請求項２】　　複数の入力信号により導通制御されて
   なる第１導電型のＦＥＴ群及び第２導電型のＦＥＴ群と
   、前記第１導電型のＦＥＴ群あるいは第２導電型のＦＥ
   Ｔ群が導通状態になった後に出力信号と同相の遅延信号
   を出力する遅延回路と、高位電源と出力端子間に前記第
   １導電型のＦＥＴ群と直列接続されて前記遅延回路の遅
   延信号により導通制御されてなる第１導電型のＦＥＴと
   、低位電源と出力端子間に前記第２導電型のＦＥＴ群と
   直列接続されて前記遅延回路の遅延信号により導通制御
   されてなる第２導電型のＦＥＴとを有することを特徴と
   する論理回路。
3. 【請求項３】　　前記遅延回路は、入力信号電位の遷移
   時間に対応して遅延信号の遅延時間を可変制御してなる
   ことを特徴とする請求項１又は請求項２記載の論理回路
   。