KR960006376B1

KR960006376B1 - 어드레스 천이 검출회로

Info

Publication number: KR960006376B1
Application number: KR1019930023066A
Authority: KR
Inventors: 권건태
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1993-11-02
Filing date: 1993-11-02
Publication date: 1996-05-15
Also published as: JP2618209B2; JPH07182867A; KR950015377A

Abstract

내용 없음.

Description

어드레스 천이 검출회로

제1도는 인버터 체인을 사용한 종래의 여드레스 천이 검출회로도.

제2도는 저항, 캐패시터 체인을 사용한 종래의 어드레스 천이 검출회로도.

제3도는 본 발명의 어드레스 천이 검출회로도.

제4도는 높은 전원전압에서의 제3도의 동작 결과를 도시한 시뮬레이션도.

제5도는 낮은 전원전압에서의 제3도의 동작 결과를 도시한 시뮬레이션도.

* 도면의 주요부분에 대한 부호의 설명

11 : 제1지연부 12 : 제2지연부

13 : 제3지연부 14 : 제4지연부

15 : 전원전압 검출부 16 : 출력 선택부

17 : 제1도의 회로 18 : 제2도의 회로

본 발명은 반도체 기억소자에 관한 것으로, 특히 낮은 전원전압 영역에서 높은 전원전압 영역까지 안정된 펄스폭을 갖는 신호를 출력하는 어드레스 천이 검출회로(address transition detector circuit)에 관한 것이다.

본 발명은 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static Random Access Memory), 마스크 롬(Mask ROM : Read Only Memory) 등의 반도체 기억소자에 적용할 수 있다.

일반적으로 어드레스 천이 검출회로는 소자 외부로부터 입력되는 어드레스가 천이될때에 그 신호를 입력으로 받아 일정한 폭을 갖는 신호를 출력하는 회로로서, 일정폭을 갖는 펄스 신호를 이용하여 펄스 신호가 인에이블된 시간 동안에만 소자를 동작시켜 불필요한 전력 소비를 줄이는 역할을 한다.

그러나, 근래의 반도체 기억소자는 낮은 전원전압에서 높은 전원전압 영역까지 동작하는 제품이 요구되고 있으므로, 이러한 관점에서 볼 때에 종래의 인버터 체인(inveter chain)으로 구성된 어드레스 천이 검출회로는 높은 전원전압 상태에서는 모든 MOS 트랜지스터(MOS transistor)의 천이 속도가 빨라지기 때문에 낮은 전원전압 상태와 비교하여 출력 신호의 펄스폭이 줄어들게 된다. 그에 따라 소자가 동작할 때에 동작마진(margin)폭이 줄어듬으로 인해 높은 전원전압 상태에서 소자가 원활하게 동작하지 못하는 문제점이 있었다.

그래서 상기 문제를 해결하기 위하여 저항 성분과 캐패시터 체인(resistor, capacitor chain)을 이용한 회로가 제안되었다. 저항, 캐패시터 체인은 MOS 트랜지스터 보다는 훨씬 전원전압의 변화에 덜 민감하여 높은 전원전압 상태에서도 안정된 펄스폭을 갖는 신호를 출력한다. 그러나, 낮은 전원전압 영역에서는 오히려 주변의 MOS 트랜지스터의 변화폭 보다도 출력 신호의 펄스폭이 적어서 동작 마진이 줄어듬으로 인해 동작이 안정되지 못한 문제가 있다.

따라서, 본 발명에서는 전원전압 검출부와 출력 선택부와 인버터 체인으로 구성된 어드레스 천이 검출회로와 저항, 캐패시터 체인으로 구성된 어드레스 천이 검출회로로 이루어진 새로운 어드레스 천이 검출회로를 사용하여, 전원전압이 높은 경우에는 저항, 캐패시터 체인으로 구성된 어드레스 천이 검출회로의 출력을 출력단으로 출력하고, 전원전압이 낮은 경우에는 인버터 체인으로 구성된 어드레스 천이 검출회로의 출력을 출력단으로 출력함으로써, 낮은 전원전압과 높은 전원전압 영역에서 소자가 항상 안정되게 동작 할 수 있도록 하였다.

제1도는 인버터 체인을 사용한 종래의 어드레스 천이 검출회로를 도시한 것으로서, 어드레스 입력(AFI)을 일정시간 지연시키는 제1지연부(11)와 상기 제1지연부(11)의 출력과 입력(AFI)를 조합하는 제1노아 게이트(NOR gate)와 상기 제1노아 게이트의 출력을 일정시간 지연시키는 제2지연부(12)와 상기 제2지연부(12)의 출력과 입력(AFI)를 조합하는 제2노아 게이트와 입력(AFI)를 반전시키는 인버터와 상기 인버터의출력을 일정시간 지연시키는 제3지연부(13)와 상기 제3지연부(13)의 출력과 인버터 출력을 조합하는 제3노아 게이트와 상기 제3노아 게이트의 출력을 일정시간 지연시키는 제4지연부(14) 상기 제4지연부(14)의 출력과 인버터 출력을 조합하는 제4노아 게이트와 상기 제2노아 게이트와 제4노아 게이트의 출력을 조합하여 출력단(PAT1B)로 펄스 신호를 출력하는 제5노아 게이트로 이루어진다.

상기 제1, 2, 3, 4지연부(11, 12, 13, 14)는 짝수 개의 인버터 체인으로 구성된다.

제1도의 동작은 입력(AFI)가 로우 레벨에서 하이 레벨로 천이하는 경우에는 제3지연부(13)와 제4지연부(14)에서의 시간 지연 동안 출력단(PAT1B)에 로우 레벨의 신호가 출력되고, 입력(AFI)가 하이 레벨에서 로우 레벨로 천이하는 경우에는 제1지연부(11)와 제2지연부(12)에서의 시간 지연 동안 출력단(RAT1B)에로우 레벨의 신호가 출력된다.

즉, 입력(AFI)가 로우 레벨에서 하이 레벨 또는 하이 레벨에서 로우 레벨로 천이하는 경우에는 출력단(PAT1B)에 일정한 펄스폭을 갖는 로우 레벨의 신호가 출력되어, 소자 외부로부터 입력되는 어드레스의 변화를 소자 내부로 전달하게 된다.

그러나, 상기 제1도에 도시된 어드레스 천이 검출회로의 경우는 높은 전원전압 상태에서 모든 MOS 트랜지스터의 천이 속도가 빨라지기 때문에 낮은 전원전압 상태와 비교하면 출력 신호의 펄스폭이 줄어들게되어 소자가 동작할때에 동작 마진 폭이 줄어듬으로 인해 높은 전원전압 상태에서 소자가 원활하게 동작하지 못하는 문제점이 있다.

제2도는 저항, 캐패시터 체인을 사용한 종래의 어드레스 천이 검출회로로서, 어드레스 입력(AFI)을 일정시간 지연시키는 제1지연부(11)와 상기 제1지연부(11)의 출력과 입력(AFI)를 조합하는 제1노아 게이트와상기 제1노아 게이트의 출력을 일정시간 지연시키는 제2지연부(12)와 상기 제2지연부(12)의 출릭과 입력(AFI)를 조합하는 제2노아 게이트와 입력(AFI)를 반전시키는 인버터와 상기 인버터의 출력을 일정시간 지연시키는 제3지연부(13)와 상기 제3지연부(13)의 출력과 인버터 출력을 조합하는 제3노아 게이트와 상기 제3노아 게이트의 출력을 일정시간 지연시키는 제4지연부(14)와 상기 제4지연부(14)의 출력과 인버터 출력을 조합하는 제4노아 게이트와 상기 제2노아 게이트와 제4노아 게이트의 출력을 조합하여 출력단(RAT1B)로 펄스 신호를 출력하는 제5노아 게이트로 이루어진다.

상기 제1, 2, 3, 4지연부(11, 12, 13, 14)는 짝수 개의 저항 성분과 짝수 개의 캐패시터가 교대로 접속된 구조를 이루고 있다.

상기 제2도의 동작은 제1도에 도시된 회로와 동일하게 이루어진다.

그러나, 상기 제2도에 도시된 어드레스 천이 검출회로는 저항, 캐패시터 체인이 MOS 트랜지스터 보다는 전원전압의 변화에 덜 민감하여 높은 전원전압 상태에서는 안정된 펄스폭을 갖는 신호를 출력하지만, 낮은 전원전압 영역에서는 오히려 주변의 MOS 트랜지스터의 변화폭 보다도 출력 선호의 펄스폭이 적어서 동작 마진이 줄어듬으로 인해 동작이 안정되지 못한 문제가 있다.

따라서, 본 발명에서는 낮은 전원전압에서 높은 전원전압까지 안정된 펄스폭의 신호를 출력하는 어드레스 천이 검출회로를 제공하는데에 그 목적이 있다.

본 발명에서는 전원전압 검출부와 출력 선택부와 상기 제1도와 제2도의 회로로 구성된 새로운 어드레스천이 검출회로를 사용하여, 전원전압이 높은 경우에는 제2도에 도시된 어드레스 천이 검출회로의 출력을 출력단으로 출력하고, 전원전압이 낮은 경우에는 제1도에 도시된 어드레스 천이 검출회로의 출력을 출력단으로 출력함으로써, 낮은 전원전압과 높은 전원전압 영역에서 소자가 항상 안정되게 동작할 수 있도록 하였다.

제3도는 본 발명의 어드레스 천이 검출회로로서, 전원전압 검출부(15)와 제1도의 회로(17)와 제2도의 회로(18)와 출력 선택부(16)로 구성되어 있다.

전원전압 검출부(15)는 제3도에 도시된 바와 같이 7개의 PMOS 트랜지스터(P1 내지 P7)와 1개의 NMOS 트랜지스터(N1)와 2개의 인버터 게이트(G1, G2)로 이루어진다. 이 회로는 칩 인에이블(chip enable)신호(CSB)가 로우 레벨로 입력될 때 동작한다. 이때 다이오드 구조로 접속된 PMOS 트랜지스터(P1 내지 P5)에 의해 전원전압이 전압 강하되어, 전원전압이 하이 레벨이거나 로우 레벨이거나 상관없이 PMOS 트랜지스터(P4)의 드레인과 PMOS 트랜지스터(P5)의 소오스가 접속된 노드(CS)에 Vcc - 3(Vcc : 전원전압, Vtp : PMOS 트랜지스터의 문턱전압)의 전위를 전달하게 된다. 이 전압 강하된 노드(CS)의 전위는 PMOS 트랜지스터(P1 내지 P5)에 크기나 다이오드 구졸로 접속된 트랜지스터의 수를 조절함으로써 조정할 수 있다.

상기에서 전압 강하된 노드(CS) 출력은 PMOS 트랜지스터(P7)과 NMOS 트랜지스터(N1)으로 구성된 인버터를 거치면서 인버터의 로직 문턱전압(logic threshold voltage)에 의해 전원전압 검출부(15)의 출력단(A, B)에 하이 또는 로우 레벨의 신호를 출력하게 된다. 즉, 높은 전원전압 상태이면 인버터(G1)의 출력 노드(A)에 하이, 인버터(G2)의 출력 노드(B)에 로우 레벨의 신호를 출력하고, 낮은 전원전압 상태이면 노드(A)에 로우, 노드(B)에 하이 레벨의 신호를 출력한다.

출력 선택부(16)는 제3도에 도시된 바와 같이 각각 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된 2개의 전달 게이트(transfer gate) (G5, G6)와 2개의 PMOS 트랜지스터(P8, P9)와 2 입력 낸드게이트(NAND gate) (G3)과 인버터(G4)로 구성되어 있다.

전달 게이트(G5)로는 제1도의 회로(17)의 출력(PAT1B)이 입력되고, 전달 게이트(G6)로는 제2도의 회로(18)의 출력(PAT2B)가 입력된다.

전달 게이트(G5, G6)의 게이트로는 전원전압 검출부(15)의 출력이 연결되어, 전원전압이 높은 상태이면노드(A)는 하이, 노드(B)는 로우 레벨이 되고 이 신호에 의하여 노드(D)에 연결된 전달 게이트(G6)는 턴-온(turn-on), 노드(C)에 연결된 전달 게이트(G5)는 턴-오프(turn-off)되어 최종 출력단(PATB)에 제2도의 회로(18)의 출력(RAT2B)가 전달되고, 전원전압이 낮은 상태이면 노드(A)는 로우, 노드(B)는 하이 레벨이되고 이 신호에 의하여 노드(C)에 연결된 전달 게이트(G5)는 턴-온, 노드(D)에 연결된 전달 게이트(G6)는턴-오프되어 최종 출력단(PATB)에 제1도의 회로(17)의 출력(PAT1B)가 전달된다.

제4도는 높은 전원전압에서의 제3도의 동작 결과를 도시한 것으로서, 전원전압이 높은 상태일 때에 출력(PAT2B)의 펄스폭이 출력(PAT1B)의 펄스폭보다 크고 최종 출력(PATB)는 출력(PAT2B)가 전달된 노드(D)의 펄스폭과 같아서 소자의 동작 상태에서의 충분한 마진폭을 얻음을 알 수 있다.

제5도는 낮은 전원전압에서의 제3도의 동작 결과를 도시한 것으로서, 전원전압이 낮은 상태일 때에 출력(PAT1B)의 펄스폭이 출력(PAT2B)의 펄스폭 보다 크고 최종 출력(RATB)는 출력(PAT1B)가 전달된 노드(C)의 펄스폭과 같아서 소자의 동작 상태에서의 충분한 마진폭을 얻음을 알 수 있다.

이상 제3도 내지 제5도에서 설명한 바와 같이, 본 발명의 어드레스 천이 검출회로를 소자 내부에 구현하게 되면 낮은 전원전압 영역에서 높은 전원전압 영역까지 안정된 펄스폭을 갖는 신호를 출력할 수 있어서 반도체 기억소자를 안정되게 동작시킬 수 있으므로, 사용자들의 요구를 충분히 수용하는 반도체 기억소자를 제조할 수 있는 효과가 있다.

Claims

반도체 기억소자의 어드레스 천이 검출회로에 있어서, 전원전압의 전위를 검출하는 전원전압 검출부와, 입력되는 신호의 변화를 감지하고 인버터가 직렬 접속된 지연회로를 사용하여 일정한 펄스폭을 갖는 하이 (또는 로우) 레벨의 신호를 출력하는 제1 어드레스 천이 검출회로와, 입력되는 신호의 변화를 감지하고 저항 성분과 캐패시터로 구성된 지연회로를 사용하여 일정한 펄스폭을 갖는 하이 (또는 로우) 레벨의신호를 출력하는 제2어드레스 천이 검출회로와, 상기 제1 어드레스 천이 검출회로와 제2어드레스 천이 검출회로와 접속되고 상기 전원전압 검출부의 출력에 의해 제어되어, 전원전압의 전위가 기준 전위 보다 높으면 상기 제2 어드레스 천이 검출회로의 출력을 최종 출력단으로 출력하고, 전원전압의 전위가 기준 전위보다 낮으면 상기 제1어드레스 천이 검출회로의 출력을 최종 출력단으로 출력하는 출력 선택부로 이루어지는 것을 특징으로 하는 어드레스 천이 검출회로.
제1항에 있어서, 전원전압 검출부는, 소오스가 전원전압에 접속되고 게이트가 칩 인에이블 신호에 의해 제어되는 제1 및 제2 PMOS 트랜지스터와, 다이오드 구조로 상기 제1 PMOS 트랜지스터의 드레인과 접지전압 사이에 직렬 접속되어 있는 제3, 제4, 제5, 제6 PMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터와 접지전압 사이에 인버터 구조로 접속되어 있으며, 공통 게이트가 상기 제6 PMOS 트랜지스터의 소오스에 접속되는 제7 PMOS 트랜지스터 및 NMOS 트랜지스터와, 입력단이 상기 인버터 구조의 제7 PMOS 트랜지스터 및 NMOS 트랜지스터의 공통 드레인에 접속되고 직렬로 연결된 제1 인버터 및 제2 인버터로 이루어지는 것을 특징으로 하는 어드레스 천이 검출회로.
제1항에 있어서, 출력선택부는, 각각의 드레인이 상기 제1 어드레스 천이 검출회로의 출력에 공통 접속되고 각각의 게이트는 상기 전원전압 검출부의 제1 인버터 출력과 제2 인버터 출력에 의해 제어되며, 각각의 소오스는 제1 노드에 공통 접속되는 제1 PMOS 트랜지스터 및 제1 WOS 트랜지스터와, 각각의 소오스는 제1 노드에 공통 접속되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터와, 각각의 드레인이 상기 제2 어드레스 천이 검출회로의 출력에 공통 접속되고 각각의 게이트는 상기 전원전압 검출부의 제2인버터 출력과 제1 인버터 출력에 의해 제어되며, 각각의 소오스는 제2 노드에 공통 접속되는 제2 PMOS트랜지스터 및 제2 NMOS 트랜지스터와, 전원전압과 상기 제1 노드 사이에 접속되고 게이트가 전원전압 검출부의 제1 인버터의 출력에 의해 제어되는 제3 PMOS 트랜지스터와, 전원전압과 상기 제2 노드 사이에 접속되고 게이트가 전원전압 검출부의 제2 인버터의 출력에 의해 제어되는 제4 PMOS 트랜지스터와, 상기 제1 노드와 제2 노드를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트로 전달된 신호를 반전시켜 최종 출력단으로 출력하는 인버터로 이루어지는 것을 특징으로 하는 어드레스 천이 검출회로.