JP3335886B2

JP3335886B2 - プログラマブル・インピーダンス回路

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Publication number: JP3335886B2
Application number: JP23594997A
Authority: JP
Inventors: 澄篤川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-01
Filing date: 1997-09-01
Publication date: 2002-10-21
Anticipated expiration: 2017-09-01
Also published as: JPH1174776A; US6127862A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のインピーダ
ンス値のいずれかを選択信号の論理に応じて選択可能な
プログラマブル・インピーダンス回路に関する。

【０００２】

【従来の技術】近年の半導体集積回路の高速化に伴い、
半導体集積回路間の信号伝送も高速化する必要性が生じ
てきた。高速で信号伝送を行うには、出力バッファと伝
送線路の各インピーダンス値を一致させるインピーダン
スマッチングが重要な条件の一つとなる。

【０００３】伝送線路のインピーダンス値をＺ0、出力
バッファのインピーダンス値をＺsとし、終端処理（タ
ーミネーション）を行わないとすると、伝送線路の終端
で反射率ρ＝(Ｚs−Ｚ0)／(Ｚs＋Ｚ0)の反射が起きる。
伝送線路の立ち上がり時間や立ち下がり時間を早くする
ためには、Ｚsを小さくする必要があるが、上述した反
射率の式から明らかなように、Ｚsを極端に小さくする
と、逆相のデータが反射されてしまい、伝送線路の電位
が振動するリンギングが発生する。

【０００４】図１１(a)はリンギングのない正常な波
形、図１１(b)はリンギングの起きた波形を示してお
り、強いリンギングが発生すると、もはや正常なデータ
伝送は不可能になる。リンギングを起こさずに最高速で
信号を伝送するためには、伝送線路のインピーダンス値
と出力バッファのインピーダンス値を一致させる必要が
ある。

【０００５】伝送線路のインピーダンス値は、半導体集
積回路が実装されるプリント基板の材質等により異なる
ため、半導体集積回路の出力バッファのインピーダンス
値と伝送線路のインピーダンス値とを、常に一致させる
のは困難である。また、仮に両インピーダンス値が一致
したとしても、MOSトランジスタのみで出力バッファを
構成すると、半導体集積回路の動作条件（例えば、外気
温や電源電圧等）の違いによって半導体集積回路の出力
バッファのインピーダンス値が変化してしまい、インピ
ーダンスマッチングが取れなくなる。

【０００６】このような問題を解決するため、出力バッ
ファのインピーダンス値をプログラマブルに変更可能な
プログラマブル・インピーダンス回路が提案されてい
る。この種のプログラマブル・インピーダンス回路は、
外付けしたダミー抵抗のインピーダンス値を周期的にモ
ニターし、オンするMOSトランジスタの種類と数を変え
ることにより、出力バッファのインピーダンス値をダミ
ー抵抗のインピーダンス値ｒに比例したインピーダンス
値Ｒ（例えばＲ＝ｒ×1/5）に設定するものである。こ
れにより、出力バッファのインピーダンス値を、外部か
らの設定により可変制御することが可能となる。

【０００７】図１２は従来のプログラマブル・インピー
ダンス回路の回路図である。図１１の回路は、MOSトラ
ンジスタＱ１〜Ｑ６と、NANDゲートＧ１〜Ｇ４と、イン
バータINV１〜INV４とで構成される。図１２の回路に
は、外部から、相補入力データup，downと、選択信号Ｓ
１，Ｓ２とが入力され、選択信号Ｓ１，Ｓ２によって選
択されたインピーダンス値で、相補入力データの一方up
と同論理のデータが出力される。

【０００８】図１１の回路は、３つのバッファ部Ｂ１〜
Ｂ３に分かれており、このうちの２つのバッファ部Ｂ
２，Ｂ３には２ビットの選択信号Ｓ１，Ｓ２が入力さ
れ、バッファ部Ｂ１は常に活性化（オン）している。選
択信号Ｓ１，Ｓ２の論理を切り換えることにより、４種
類の出力インピーダンス値のいずれかが選択される。ま
た、選択信号Ｓ１，Ｓ２が入力されないバッファ部Ｂ１
により、出力インピーダンス値の最大値が設定される。

【０００９】

【発明が解決しようとする課題】図１１に示した従来の
プログラマブル・インピーダンス回路は、選択信号Ｓ
１，Ｓ２の論理によって出力インピーダンス値を可変制
御することができるが、出力バッファの特性に依存した
以下の問題が生じる。

【００１０】すなわち、出力インピーダンス値は、ある
バイアス条件下で、外付けしたダミー抵抗の抵抗値に応
じた値に調整されているので、過渡状態では、必ずしも
所望のインピーダンス値が得られない。例えば、図１３
は、NMOSトランジスタを用いて図１１の回路を構成した
場合において、ハイレベルからローレベルに信号電圧が
変化した場合の、出力電圧−出力電流の特性を示す図で
ある。図中の実線は出力電圧−出力電流の実測曲線、点
線はインピーダンス値が変化しないと仮定した場合の理
想直線である。図１３から明らかなように、出力電圧が
高いときほど、理想直線とのずれが大きくなる。

【００１１】したがって、出力電圧が変化している過渡
状態では、インピーダンス値も大きく変化するため、反
射によってリンギングが起きてしまう。

【００１２】本発明は、このような点に鑑みてなされた
ものであり、その目的は、出力バッファの過渡状態にお
いても、インピーダンス値が変動することがないプログ
ラマブル・インピーダンス回路を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、選択信号の論理に応じて、互いに異なる
複数のインピーダンス値のいずれかを設定可能で複数の
バッファ部を有する出力バッファと、前記複数のバッフ
ァ部のそれぞれに対応して設けられ、互いに異なるイン
ピーダンス値を有する複数のダミーバッファ部と、前記
ダミーバッファ部の中から、外付けされたダミー抵抗と
略等しいインピーダンス値を有するダミーバッファ部を
検出し、検出されたダミーバッファ部に応じた論理の前
記選択信号を出力する選択信号出力回路と、を備え、前
記複数のバッファ部のそれぞれには、論理が相反する相
補入力データが入力され、前記複数のバッファ部の各出
力は、互いに接続され、前記複数のバッファ部の少なく
とも一つは、前記相補入力データの一方に対応して、第
１のMOSトランジスタと、この第１のMOSトランジスタの
ドレイン端子またはソース端子に接続された抵抗素子と
を有し、かつ、前記相補入力データの他方に対応して、
第２のMOSトランジスタと、この第２のMOSトランジスタ
のドレイン端子またはソース端子に接続された抵抗素子
とを有し、前記相補入力データおよび前記選択信号の論
理に応じて、前記第１および第２のMOSトランジスタの
いずれか一方がオンし、オンした第１または第２のMOS
トランジスタのオン抵抗と、このMOSトランジスタに接
続された前記抵抗素子の抵抗値とに応じて、対応する前
記バッファ部のインピーダンス値を設定する。また、本
発明は、選択信号の論理に応じて、互いに異なる複数の
インピーダンス値のいずれかを設定可能で複数のバッフ
ァ部を有する出力バッファと、前記複数のバッファ部の
それぞれに対応して設けられ、互いに異なるインピーダ
ンス値を有する複数のダミーバッファ部と、前記ダミー
バッファ部の中から、外付けされたダミー抵抗と略等し
いインピーダンス値を有するダミーバッファ部を検出
し、検出されたダミーバッファ部に応じた論理の前記選
択信号を出力する選択信号出力回路と、を備え、前記複
数のバッファ部のそれぞれには、単入力データが入力さ
れ、前記複数のバッファ部の各出力は、互いに接続さ
れ、前記複数のバッファ部の少なくとも一つは、第１の
トランジスタと、この第１のトランジスタのドレイン端
子またはソース端子に接続された抵抗素子と、第２のト
ランジスタと、この第２のトランジスタのドレイン端子
またはソース端子に接続された抵抗素子とを有し、前記
単入力データの論理および前記選択信号の論理に応じ
て、第１のトランジスタと第２のトランジスタとのいず
れか一方がオンし、オンしたMOSトランジスタのオン抵
抗と、このMOSトランジスタに接続された前記抵抗素子
の抵抗値とに応じて、対応する前記バッファ部のインピ
ーダンス値を設定する。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】請求項９の発明は、請求項２〜６に記載の
プログラマブル・インピーダンス回路において、前記複
数のバッファ部のそれぞれには、単入力データが入力さ
れ、前記複数のバッファ部の各出力は、互いに接続さ
れ、前記複数のバッファ部の少なくとも一つは、PMOSト
ランジスタと、このPMOSトランジスタのドレイン端子ま
たはソース端子に接続された抵抗素子と、NMOSトランジ
スタと、このNMOSトランジスタのドレイン端子またはソ
ース端子に接続された抵抗素子とを有し、前記単入力デ
ータの論理および前記選択信号の論理に応じて、PMOSト
ランジスタとNMOSトランジスタとのいずれか一方がオン
し、オンしたMOSトランジスタのオン抵抗と、このMOSト
ランジスタに接続された前記抵抗素子の抵抗値とに応じ
て、対応する前記バッファ部のインピーダンス値を設定
する。

【００２１】請求項１０の発明は、請求項２〜９に記載
のプログラマブル・インピーダンス回路において、前記
複数のバッファ部のそれぞれに対応して設けられ、互い
に異なるインピーダンス値を有する複数のダミーバッフ
ァ部と、前記ダミーバッファ部の中から、外付けされた
ダミー抵抗と略等しいインピーダンス値を有するダミー
バッファ部を検出し、検出されたダミーバッファ部に応
じた論理の前記選択信号を出力する選択信号出力回路
と、を備える。

【００２２】

【発明の実施の形態】以下、本発明を適用したプログラ
マブル・インピーダンス回路について、図面を参照しな
がら具体的に説明する。本実施形態のプログラマブル・
インピーダンス回路は、半導体基板上に形成されるもの
である。

【００２３】図１は本発明に係るプログラマブル・イン
ピーダンス回路の一実施形態のブロック図である。図１
の回路は、ダミー抵抗素子Ｒdと、基準電流検出回路１
と、Ａ／Ｄコンバータ２と、クロック発生回路３と、出
力バッファ４とを備える。

【００２４】ダミー抵抗素子Ｒdの抵抗値は、プリント
基板の特性インピーダンス値に応じて、予め所定の値
（例えば、250〜500オーム)に設定される。基準電流検
出回路１は、ダミー抵抗素子Ｒdに流れる電流を検出し
て、その電流をＡ／Ｄコンバータ２に転送する。Ａ／Ｄ
コンバータ２は、図２に詳細構成を示すように、出力バ
ッファ４のインピーダンス値の切り換え制御を行う。な
お、Ａ／Ｄコンバータ２の構成および動作は後述する。

【００２５】クロック発生回路３は、外部から入力され
る基準クロックCLKに基づいて、Ａ／Ｄコンバータ２の
動作タイミング信号CLK1を生成してＡ／Ｄコンバータ２
に供給する。出力バッファ４は、図３に詳細構成を示す
ように、Ａ／Ｄコンバータ２からの選択信号Ｓ１，Ｓ２
に応じて、出力インピーダンスが変更可能とされ、出力
バッファ４の出力端子outは、Ｉ／Ｏデータ端子に接続
されている。なお、出力バッファ４の構成および動作は
後述する。

【００２６】センスアンプ５には、アドレスデコーダ６
でのデコード結果に応じてメモリセルアレイ７から読み
出されたセルデータがカラムセレクタ８を介して入力さ
れる。センスアンプ５は、入力されたセルデータを増幅
して相補出力し、センスアンプ５から出力された相補デ
ータup信号，down信号は、出力バッファ４に入力され
る。

【００２７】図２はＡ／Ｄコンバータ２の内部構成を示
す図である。Ａ／Ｄコンバータ２の内部には、複数のダ
ミーバッファ部ＤＢ１〜ＤＢ３と、電流比較器９と、カ
ウンタ＆クロック１０とが設けられている。

【００２８】ダミーバッファ部ＤＢ１は、直列に接続さ
れたトランジスタＱ１１と抵抗素子Ｒ１１とを有し、ト
ランジスタＱ１１のドレイン端子は電源端子Ｖccに、そ
のソース端子は抵抗素子Ｒ１１の一端に接続され、抵抗
素子Ｒ１１の他端は接地されている。また、トランジス
タＱ１１のゲート端子は、常時ハイレベルに設定され、
トランジスタＱ１１は常に活性状態（オン状態）にあ
る。

【００２９】ダミーバッファ部ＤＢ２，ＤＢ３は、ダミ
ーバッファ部ＤＢ１と同様に構成されるが、トランジス
タＱ１２のゲート端子には、カウンタ＆レジスタ１０か
ら出力された選択信号Ｓ１が入力され、トランジスタＱ
１３のゲート端子には、カウンタ＆レジスタ１０から出
力された選択信号Ｓ２が入力される。また、各ダミーバ
ッファ部ＤＢ１〜ＤＢ３のインピーダンス値は互いに異
なっている。

【００３０】電流比較器９は、ダミーバッファ部ＤＢ１
〜ＤＢ３に流れる電流の総和と、ダミー抵抗素子Ｒdに
流れる電流とを比較し、両者の電流差に応じた信号をカ
ウンタ＆レジスタ１０に供給する。

【００３１】カウンタ＆レジスタ１０は、電流比較器９
の出力に応じて、ダミーバッファ部ＤＢ２，ＤＢ３と出
力バッファ４とに供給する選択信号Ｓ１，Ｓ２の論理を
切り換える。すなわち、カウンタ＆レジスタ１０は、選
択信号Ｓ１，Ｓ２の論理を切り換えて、ダミーバッファ
部ＤＢ１〜ＤＢ３に流れる電流の総和と、ダミー抵抗素
子Ｒdに流れる電流と、が等しくなるように制御する。
両電流が等しくなると、インピーダンスが整合したとみ
なされ、そのときの選択信号Ｓ１，Ｓ２の論理に応じ
て、出力バッファ４は出力インピーダンスの設定を行
う。

【００３２】図３は出力バッファ４の内部構成を示すブ
ロック図である。図３では、図１２に示す従来の出力バ
ッファと共通する構成部分には同一符号を付している。
図３の出力バッファ４は、３つのバッファ部Ｂ１〜Ｂ３
を有する点では図１２の出力バッファと共通するが、各
バッファ部Ｂ１〜Ｂ３内のMOSトランジスタＱ１〜Ｑ６
のドレイン端子に抵抗素子Ｒ１〜Ｒ６が接続されている
点で図１２と異なる。バッファ部Ｂ１は、NMOSトランジ
スタＱ１，Ｑ２と、抵抗素子Ｒ１，Ｒ２とを有し、抵抗
素子Ｒ１の一端は電源端子Ｖccに、抵抗素子Ｒ１の他端
はトランジスタＱ１のドレイン端子に、そのソース端子
は抵抗素子Ｒ２の一端に、抵抗素子Ｒ２の他端はトラン
ジスタＱ２のドレイン端子にそれぞれ接続され、トラン
ジスタＱ２のソース端子は接地されている。また、トラ
ンジスタＱ１のゲート端子には、図１に示したセンスア
ンプ５から出力されたUP信号が、トランジスタＱ２のゲ
ート端子には、センスアンプ５から出力されたdown信号
が入力される。

【００３３】また、バッファ部Ｂ２は、バッファ部Ｂ１
と同様に接続されたNMOSトランジスタＱ３，Ｑ４と、抵
抗素子Ｒ３，Ｒ４とを有する他に、NANDゲートＧ１，Ｇ
２と、インバータＩＮＶ１，ＩＮＶ２とを有する。NAND
ゲートＧ１の一方の入力端子にはup信号が入力され、他
方の入力端子には選択信号Ｓ１が入力される。NANDゲー
トＧ１の出力は、インバータＩＮＶ１を介してNMOSトラ
ンジスタＱ３のゲート端子に入力される。また、NANDゲ
ートＧ２の一方の入力端子にはdown信号が入力され、他
方の入力端子には選択信号Ｓ１が入力される。NANDゲー
トＧ２の出力は、インバータＩＮＶ２を介してNMOSトラ
ンジスタＱ４のゲート端子に入力される。

【００３４】また、バッファ部Ｂ３は、バッファ部Ｂ１
と同様に接続されたNMOSトランジスタＱ５，Ｑ６と、抵
抗素子Ｒ５，Ｒ６とを有する他に、NANDゲートＧ３，Ｇ
４と、インバータＩＮＶ３，ＩＮＶ４とを有する。NAND
ゲートＧ３の一方の入力端子にはup信号が入力され、他
方の入力端子には選択信号Ｓ２が入力される。NANDゲー
トＧ３の出力は、インバータＩＮＶ３を介してNMOSトラ
ンジスタＱ５のゲート端子に入力される。また、NANDゲ
ートＧ４の一方の入力端子にはdown信号が入力され、他
方の入力端子には選択信号Ｓ２が入力される。NANDゲー
トＧ４の出力は、インバータＩＮＶ４を介してNMOSトラ
ンジスタＱ６のゲート端子に入力される。

【００３５】図３に示す出力バッファ４内の各バッファ
部Ｂ１〜Ｂ３は、図２に示したダミーバッファ部ＤＢ１
〜ＤＢ３に対応して設けられ、ダミーバッファ部ＤＢ２
とバッファ部Ｂ２、ダミーバッファ部ＤＢ３とバッファ
部Ｂ３は、選択信号Ｓ１，Ｓ２の論理に応じて、それぞ
れ組にして選択される。一方、ダミーバッファ部ＤＢ１
とバッファ部Ｂ１は、選択信号の論理に関係なく選択さ
れる。また、ダミーバッファ部ＤＢ１〜ＤＢ３のインピ
ーダンス値は、バッファ部Ｂ１〜Ｂ３のインピーダンス
値の整数倍（例えば５倍）に設定される。

【００３６】より詳細には、各バッファ部Ｂ１〜Ｂ３内
のMOSトランジスタＱ１，Ｑ３，Ｑ５のオン抵抗の比
と、抵抗素子Ｒ１，Ｒ３，Ｒ５の比は略等しくされ、同
様に、MOSトランジスタＱ２，Ｑ４，Ｑ６のオン抵抗の
比と、抵抗素子Ｒ２，Ｒ４，Ｒ６の比は略等しくされ
る。

【００３７】例えば、図２に示したダミー抵抗素子Ｒd
に流れる電流とダミーバッファＤＢ１に流れる電流とが
略等しい場合には、選択信号Ｓ１，Ｓ２は(0,0)にな
り、出力バッファ４のインピーダンス値は、バッファ部
Ｂ１のインピーダンス値により設定される。

【００３８】より詳細には、選択信号Ｓ１，Ｓ２が(0,
0)で、センスアンプ５から出力されるup信号がハイレベ
ルであれば、図３のMOSトランジスタＱ１がオンし、出
力バッファ４のインピーダンス値は、MOSトランジスタ
Ｑ１のオン抵抗と抵抗素子Ｒ１の抵抗値により設定され
る。また、センスアンプ５から出力されるdown信号がハ
イレベルであればMOSトランジスタＱ２がオンし、出力
バッファ４のインピーダンス値は、MOSトランジスタＱ
２のオン抵抗と抵抗素子Ｒ２の抵抗値とにより設定され
る。

【００３９】一方、ダミーバッファＤＢ１，ＤＢ２に流
れる電流の和と、図２に示したダミー抵抗素子Ｒdに流
れる電流とが略等しい場合には、選択信号Ｓ１，Ｓ２は
(1,0)になり、出力バッファ４のインピーダンス値は、
バッファ部Ｂ１，Ｂ２のインピーダンス値の和により設
定される。

【００４０】より詳細には、選択信号Ｓ１，Ｓ２が(1,
0)で、センスアンプ５から出力されるup信号がハイレベ
ルであれば、図３のMOSトランジスタＱ１，Ｑ３がオン
し、出力バッファ４のインピーダンス値は、MOSトラン
ジスタＱ１，Ｑ３のオン抵抗と、抵抗素子Ｒ１，Ｒ３の
抵抗値とにより設定される。また、センスアンプ５から
出力されるdown信号がハイレベルであれば、MOSトラン
ジスタＱ２，Ｑ４がオンし、出力バッファ４のインピー
ダンス値は、MOSトランジスタＱ２，Ｑ４のオン抵抗
と、抵抗素子Ｒ２，Ｒ４の抵抗値とにより設定される。

【００４１】一方、ダミーバッファＤＢ１，ＤＢ３に流
れる電流の和と、図２に示したダミー抵抗素子Ｒdに流
れる電流とが略等しい場合には、選択信号Ｓ１，Ｓ２は
(0,1)になり、出力バッファ４のインピーダンス値は、
バッファ部Ｂ１，Ｂ３のインピーダンス値により設定さ
れる。

【００４２】より詳細には、選択信号Ｓ１，Ｓ２が(0,
1)で、センスアンプ５から出力されるup信号がハイレベ
ルであれば、図３のMOSトランジスタＱ１，Ｑ５がオン
し、出力バッファ４のインピーダンス値は、MOSトラン
ジスタＱ１，Ｑ５のオン抵抗と、抵抗素子Ｒ１，Ｒ５の
抵抗値とにより設定される。また、センスアンプ５から
出力されるdown信号がハイレベルであれば、図３のMOS
トランジスタＱ２，Ｑ６がオンし、出力バッファ４のイ
ンピーダンス値は、MOSトランジスタＱ２，Ｑ６のオン
抵抗と、抵抗素子Ｒ２，Ｒ６の抵抗値とにより設定され
る。

【００４３】図４は、出力バッファ４の出力電圧と出力
電流との関係を示す図である。図４では、バッファ部Ｂ
１〜Ｂ３内のMOSトランジスタＱ１等のオン抵抗と抵抗
素子Ｒ１等の総和を一定にして、この総和に占める抵抗
素子Ｒ１等の抵抗値の比率を変えた場合の特性変化の様
子を示している。

【００４４】同図に示すように、抵抗素子Ｒ１〜Ｒ６の
抵抗値の比率を高くするほど、出力電圧と出力電流は線
形的に変化し、過渡状態におけるインピーダンス値の変
動が少なくなる。ただし、抵抗素子Ｒ１〜Ｒ６の抵抗値
の比率を高めるには、MOSトランジスタのゲート幅を大
きくしてオン抵抗を下げる必要がある。

【００４５】図５は、抵抗素子Ｒ１〜Ｒ６の抵抗値の比
率と、MOSトランジスタＱ１〜Ｑ６のゲート幅との関係
を示す図である。図５の縦線は、抵抗素子Ｒ１〜Ｒ６を
設けない場合のMOSトランジスタＱ１〜Ｑ４のゲート幅
を１として、MOSトランジスタＱ１〜Ｑ４のゲート幅の
比率を表している。

【００４６】図５から明らかなように、抵抗素子Ｒ１〜
Ｒ６の抵抗値の比率を例えば70％以上にするには、MOS
トランジスタＱ１〜Ｑ６のゲート幅を３倍以上にする必
要がある。ところが、MOSトランジスタＱ１〜Ｑ６のゲ
ート幅を大きくすると、チップが大型化するという問題
があり、実用的には50〜70％程度に設定するのが望まし
い。

【００４７】このように、第１の実施形態のプログラマ
ブル・インピーダンス回路は、出力バッファ４を構成す
る各バッファ部Ｂ１〜Ｂ３の内部にMOSトランジスタＱ
１〜Ｑ６と抵抗素子Ｒ１〜Ｒ６とを設け、MOSトランジ
スタＱ１〜Ｑ６のオン抵抗と抵抗素子Ｒ１〜Ｒ６の抵抗
値とにより各バッファ部Ｂ１〜Ｂ３のインピーダンス値
を設定するため、出力電圧が過渡的に変化する状態であ
っても、各バッファ部Ｂ１〜Ｂ３のインピーダンス変動
が少なくなり、プリント基板等に実装した場合のインピ
ーダンス整合が取りやすくなる。

【００４８】なお、図３に示した抵抗素子Ｒ１〜Ｒ６を
半導体基板上に形成する場合には、イオン注入する不純
物イオン量や、抵抗素子の幅や長さなどが製造工程でば
らつくことから、抵抗素子Ｒ１〜Ｒ６のインピーダンス
値もばらついてしまうが、本実施形態では、外付けした
ダミー抵抗素子Ｒdのインピーダンス値に応じて出力バ
ッファ４のインピーダンス値を合わせ込むため、個々の
抵抗素子の抵抗値のばらつきに左右されることなく、出
力バッファ４のインピーダンス値を設定できる。

【００４９】ところで、図３に示した出力バッファ４で
は、MOSトランジスタＱ１〜Ｑ６の各ドレイン端子にそ
れぞれ抵抗素子Ｒ１〜Ｒ６を接続しているが、ソース端
子に接続してもよい。

【００５０】図６はMOSトランジスタＱ１〜Ｑ６のソー
ス端子にそれぞれ抵抗素子Ｒ１〜Ｒ６を接続した出力バ
ッファ４′の一例を示す図である。この場合も、各バッ
ファ部Ｂ１〜Ｂ３のインピーダンス値は、MOSトランジ
スタＱ１〜Ｑ６のオン抵抗と、抵抗素子Ｒ１〜Ｒ６の抵
抗値で定まり、図３の出力バッファ３と同様に、インピ
ーダンス変動を抑制できる。

【００５１】また、図３および図６のいずれにおいて
も、MOSトランジスタＱ１〜Ｑ６にそれぞれ抵抗素子Ｒ
１〜Ｒ６を接続しているため、ドレイン−ソース間電圧
ＶDSを小さくできることから、ホットキャリアの発生を
防止することができる。

【００５２】さらに、図３の抵抗素子Ｒ２，Ｒ４，Ｒ６
と、図６の抵抗素子Ｒ１，Ｒ３，Ｒ５は、出力バッファ
４′の出力端子outに外部から静電気による高電圧が印
加された場合の保護回路としても作用し、これら抵抗を
設けることにより、静電破壊が起きにくくなる。

【００５３】ただし、図６のように、MOSトランジスタ
Ｑ１〜Ｑ６のソース端子に抵抗素子Ｒ１〜Ｒ６を接続し
た場合には、ドレイン端子に接続する場合に比べて、ゲ
ート−ソース間電圧ＶGSが小さくなるため、MOSトラン
ジスタＱ１〜Ｑ６のオン抵抗が上がるおそれがある。

【００５４】〔第２の実施形態〕第１の実施形態では、
出力バッファ４を構成する各バッファ部の内部に、抵抗
素子を設ける例を説明したが、一部のバッファ部のみ
に、抵抗素子を設けてもよい。

【００５５】図７は第２の実施形態における出力バッフ
ァ４″の内部構成を示す回路図である。図７の出力バッ
ファ４″は、３つのバッファ部Ｂ１′，Ｂ２′，Ｂ３′
を備える。

【００５６】バッファ部Ｂ１′は、NMOSトランジスタＱ
１と、NMOSトランジスタＱ２と、抵抗素子Ｒ７，Ｒ８と
を有し、NMOSトランジスタＱ１のソース端子は電源端子
Ｖccに、そのドレイン端子は抵抗素子Ｒ７の一端に、抵
抗素子Ｒ７の他端は抵抗素子Ｒ８の一端に、抵抗素子Ｒ
８の他端はNMOSトランジスタＱ２のドレイン端子にそれ
ぞれ接続され、NMOSトランジスタＱ２のソース端子は接
地されている。また、トランジスタＱ１′のゲート端子
には、図１に示したセンスアンプ５からのUP信号が、ト
ランジスタＱ２のゲート端子には、センスアンプ５から
のdown信号が入力される。

【００５７】また、バッファ部Ｂ２′は、PMOSトランジ
スタＱ３′と、NMOSトランジスタＱ４と、NANDゲートＧ
１，Ｇ２と、インバータＩＮＶ２とを有する。NANDゲー
トＧ１の一方の入力端子にはup信号が入力され、他方の
入力端子には選択信号Ｓ１が入力される。NANDゲートＧ
１の出力は、PMOSトランジスタＱ３′のゲート端子に入
力される。また、NANDゲートＧ２の一方の入力端子には
down信号が入力され、他方の入力端子には選択信号Ｓ１
が入力される。NANDゲートＧ２の出力は、インバータＩ
ＮＶ２を介してNMOSトランジスタＱ４のゲート端子に入
力される。

【００５８】また、バッファ部Ｂ３は、バッファ部Ｂ２
と同様に接続されたPMOSトランジスタＱ５′と、NMOSト
ランジスタＱ６と、NANDゲートＧ３，Ｇ４と、インバー
タＩＮＶ４とを有する。

【００５９】図１のＡ／Ｄコンバータ２から出力された
選択信号Ｓ１，Ｓ２が(0,0)の場合には、センスアンプ
５から出力されるup信号がハイレベルであれば、NMOSト
ランジスタＱ１がオンし、出力バッファ４のインピーダ
ンス値は、NMOSトランジスタＱ１のオン抵抗と抵抗素子
Ｒ７の抵抗値とにより設定される。また、down信号がハ
イレベルであれば、出力バッファ４のインピーダンス値
は、NMOSトランジスタＱ２のオン抵抗と抵抗素子Ｒ８の
抵抗値とにより設定される。

【００６０】一方、選択信号Ｓ１，Ｓ２が(1,0)の場合
には、up信号がハイレベルであれば、NMOSトランジスタ
Ｑ１とPMOSトランジスタＱ３′がオンし、出力バッファ
４のインピーダンス値は、トランジスタＱ１，Ｑ３′の
オン抵抗と、抵抗素子Ｒ７の抵抗値とにより設定され
る。また、down信号がハイレベルであれば、NMOSトラン
ジスタＱ２，Ｑ４がオンし、出力バッファ４のインピー
ダンス値は、NMOSトランジスタＱ２，Ｑ４のオン抵抗
と、抵抗素子Ｒ８の抵抗値とにより設定される。

【００６１】一方、選択信号Ｓ１，Ｓ２が(0,1)の場合
には、up信号がハイレベルであれば、NMOSトランジスタ
Ｑ１とPMOSトランジスタＱ５′がオンし、出力バッファ
４のインピーダンス値は、トランジスタＱ１，Ｑ５′の
オン抵抗と、抵抗素子Ｒ７の抵抗値により設定される。
また、down信号がハイレベルであれば、NMOSトランジス
タＱ２，Ｑ６がオンし、出力バッファ４のインピーダン
ス値は、NMOSトランジスタＱ２，Ｑ６のオン抵抗と、抵
抗素子Ｒ８の抵抗値とにより設定される。

【００６２】図８に示す実線は、出力バッファ４の出力
がローレベルからハイレベルに変化する場合の、出力電
圧と出力電流との関係を示す実測曲線であり、点線は、
インピーダンス値が一定の場合の理想直線である。図示
のように、図７の出力バッファ４″は、出力電圧が変化
する過渡状態でも、インピーダンス値をほぼ一定に制御
できる。

【００６３】このように、第２の実施形態は、３つのバ
ッファ部Ｂ１〜Ｂ３のうち、１つのバッファ部Ｂ１のみ
が抵抗素子Ｒ７，Ｒ８を有するが、選択信号Ｓ１，Ｓ２
をどのように切り換えても、出力バッファ４のインピー
ダンス値は、抵抗素子Ｒ７，Ｒ８の抵抗値に依存した値
になる。したがって、出力バッファ４のインピーダンス
値に対する抵抗素子Ｒ７，Ｒ８の抵抗値の比率が、例え
ば50％になるように、予め抵抗素子Ｒ７，Ｒ８のインピ
ーダンス値を設定すれば、過渡状態におけるインピーダ
ンス値の変動は小さくなる。

【００６４】また、図７の抵抗素子Ｒ７，Ｒ８は、出力
バッファ４′の出力端子outに外部から静電気による高
電圧が印加された場合の保護回路としても作用し、これ
ら抵抗を設けることにより、静電破壊が起きにくくな
る。

【００６５】〔第３の実施形態〕第１，２の実施形態で
は、出力バッファ４に相補入力データを入力する例を説
明したが、本発明は、単入力データが入力される出力バ
ッファ４にも適用可能である。

【００６６】図９は第３の実施形態における出力バッフ
ァ４ａの内部構成を示す回路図である。図９の出力バッ
ファ４ａは、バッファ部Ｂ１″，Ｂ２″を備える。

【００６７】バッファ部Ｂ１″は、PMOSトランジスタＱ
７，Ｑ８と、NMOSトランジスタＱ９，Ｑ１０と、インバ
ータＩＮＶ５と、抵抗素子Ｒ９，Ｒ１０とを有する。PM
OSトランジスタＱ７のソース端子は電源Ｖccに、そのド
レイン端子はPMOSトランジスタＱ８のソース端子に、そ
のドレイン端子は抵抗素子Ｒ９の一端に、抵抗素子Ｒ９
の他端は抵抗素子Ｒ１０の一端に、抵抗素子Ｒ１０の他
端はNMOSトランジスタＱ９のドレイン端子に、そのソー
ス端子はNMOSトランジスタＱ１０のドレイン端子にそれ
ぞれ接続され、NMOSトランジスタＱ１０のソース端子は
接地されている。また、PMOSトランジスタＱ７とNMOSト
ランジスタＱ１０のゲート端子には、同一信号（up信号
またはdown信号）が入力され、NMOSトランジスタＱ９の
ゲート端子には選択信号Ｓ１が、PMOSトランジスタＱ８
のゲート端子には、選択信号Ｓ１の反転信号が入力され
る。

【００６８】一方、バッファ部Ｂ２″は、PMOSトランジ
スタＱ１１，Ｑ１２と、NMOSトランジスタＱ１３，Ｑ１
４と、インバータＩＮＶ６と、抵抗素子Ｒ１１，Ｒ１２
とを有する。PMOSトランジスタＱ１１のソース端子は電
源Ｖccに、そのドレイン端子はPMOSトランジスタＱ１２
のソース端子に、そのドレイン端子は抵抗素子Ｒ１１の
一端に、抵抗素子Ｒ１１の他端は抵抗素子Ｒ１２の一端
に、抵抗素子Ｒ１２の他端はNMOSトランジスタＱ１３の
ドレイン端子に、そのソース端子はNMOSトランジスタＱ
１４のドレイン端子にそれぞれ接続され、NMOSトランジ
スタＱ１４のソース端子は接地されている。また、PMOS
トランジスタＱ１１とNMOSトランジスタＱ１４のゲート
端子には、PMOSトランジスタＱ７のゲート端子に入力さ
れる信号と同じ信号が入力され、NMOSトランジスタＱ１
３のゲート端子には選択信号Ｓ２が、PMOSトランジスタ
Ｑ１２のゲート端子には、選択信号Ｓ２の反転信号が入
力される。

【００６９】図９において、例えば、選択信号Ｓ１，Ｓ
２が(1,0)の場合には、PMOSトランジスタＱ８とNMOSト
ランジスタＱ９がともにオンする。このとき、単入力デ
ータがローレベルであればPMOSトランジスタＱ７がオン
し、出力バッファ４ａのインピーダンス値は、PMOSトラ
ンジスタＱ７，Ｑ８のオン抵抗と抵抗素子Ｒ９の抵抗値
とにより設定される。また、単入力データがハイレベル
であればNMOSトランジスタＱ１０がオンし、出力バッフ
ァ４のインピーダンス値は、NMOSトランジスタＱ９，Ｑ
１０のオン抵抗と抵抗素子Ｒ１０の抵抗値とにより設定
される。

【００７０】一方、選択信号Ｓ１，Ｓ２が(0,1)の場合
には、PMOSトランジスタＱ１２とNMOSトランジスタＱ１
３がともにオンする。このとき、単入力データがローレ
ベルであればPMOSトランジスタＱ１１がオンし、出力バ
ッファ４のインピーダンス値は、PMOSトランジスタＱ１
１，Ｑ１２のオン抵抗と抵抗素子Ｒ１１の抵抗値とによ
り設定される。また、単入力データがハイレベルであれ
ばNMOSトランジスタＱ１４がオンし、出力バッファ４の
インピーダンス値は、NMOSトランジスタＱ１３，Ｑ１４
のオン抵抗と抵抗素子Ｒ１２の抵抗値とにより設定され
る。

【００７１】このように、単入力データが入力される出
力バッファの場合であっても、選択信号Ｓ１，Ｓ２の論
理に応じたインピーダンス値を設定することができる。

【００７２】上述した第１および第２の実施形態では、
３つのバッファ部Ｂ１〜Ｂ３により出力バッファ４を構
成する例を説明したが、バッファ部やダミーバッファ部
の数は３つに限定されない。同様に、第３の実施形態に
おいても、３つ以上のバッファ部を設けてもよい。

【００７３】また、第１〜第３の実施形態において、各
バッファ部Ｂ１〜Ｂ３を構成する回路素子は、各図に示
したものに限定されない。例えば、NANDゲートの代わり
にANDゲートを設けたり、インバータを削除してNMOSト
ランジスタの代わりにPMOSトランジスタを接続してもよ
い。

【００７４】さらに、図７では、バッファ部Ｂ１の内部
のみに抵抗素子Ｒ７，Ｒ８を設けたが、バッファ部Ｂ
２，Ｂ３の内部のみに抵抗素子を設けてもよい。

【００７５】例えば、図１０は、バッファ部Ｂ１に抵抗
素子を設けない代わりに、バッファ部Ｂ２，Ｂ３に抵抗
素子を設けた例を示す回路図である。この場合、選択信
号Ｓ１，Ｓ２が(0,0)の場合には、抵抗素子によるイン
ピーダンスの設定を行うことができないが、選択信号Ｓ
１，Ｓ２が(1,0)あるいは(0,1)の場合には、図７と同様
の効果が得られる。

【００７６】図７や図１０のように、MOSトランジスタ
Ｑ１〜Ｑ６の一部のみに抵抗素子を入れる場合には、な
るべくコンダクタンスの大きいMOSトランジスタに抵抗
素子を接続するのが望ましい。その理由は、回路全体の
インピーダンスは、コンダクタンスの大きいMOSトラン
ジスタのオン抵抗に大きく影響されるためである。

【００７７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、出力バッファ内に、直列接続されたスイッチング
素子と抵抗素子を設け、スイッチング素子のオン抵抗と
抵抗素子の抵抗値とに応じて、出力バッファのインピー
ダンス値を設定するため、スイッチング素子のオン抵抗
だけで出力バッファのインピーダンス値を設定する場合
に比べて、出力バッファの過渡状態におけるインピーダ
ンス変動を抑制できる。

【図面の簡単な説明】

【図１】プログラマブル・インピーダンス回路の一実施
形態のブロック図。

【図２】Ａ／Ｄコンバータの内部構成を示す図。

【図３】出力バッファの内部構成を示すブロック図。

【図４】出力バッファの出力電圧と出力電流との関係を
示す図。

【図５】抵抗素子の抵抗値の比率と、MOSトランジスタ
のゲート幅との関係を示す図。

【図６】MOSトランジスタのソース端子に抵抗素子を接
続した出力バッファの一例を示す図。

【図７】第２の実施形態における出力バッファの内部構
成を示す回路図。

【図８】出力バッファをローレベル駆動する場合の出力
電圧と出力電流との関係を示す図。

【図９】第３の実施形態における出力バッファの内部構
成を示す回路図。

【図１０】図７の変形例で、バッファ部Ｂ２，Ｂ３に抵
抗素子を設けた例を示す図。

【図１１】(a)はリンギングのない正常な波形、(b)はリ
ンギングの起きた波形図。

【図１２】従来のプログラマブル・インピーダンス回路
の回路図。

【図１３】出力バッファをローレベル駆動する場合の出
力電圧と出力電流との関係を示す図。

【図１４】出力バッファをハイレベル駆動する場合の出
力電圧と出力電流との関係を示す図。

【符号の説明】

１基準電流検出回路２Ａ／Ｄコンバータ３クロック発生回路４出力バッファ５センスアンプ６アドレスデコーダ７メモリセルアレイ８カラムセレクタ９電流比較器Ｂ１〜Ｂ３バッファ部ＤＢ１〜ＤＢ３ダミーバッファ部Ｒd ダミー抵抗Ｑ１〜Ｑ６ MOSトランジスタＲ１〜Ｒ６抵抗素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 H03H 11/24

Claims

(57)【特許請求の範囲】

【請求項１】選択信号の論理に応じて、互いに異なる複
数のインピーダンス値のいずれかを設定可能で複数のバ
ッファ部を有する出力バッファと、前記複数のバッファ部のそれぞれに対応して設けられ、
互いに異なるインピーダンス値を有する複数のダミーバ
ッファ部と、前記ダミーバッファ部の中から、外付けされるダミー抵
抗と略等しいインピーダンス値を有するダミーバッファ
部を検出し、検出されたダミーバッファ部に応じた論理
の前記選択信号を出力する選択信号出力回路と、を備
え、前記複数のバッファ部のそれぞれには、論理が相反する
相補入力データが入力され、前記複数のバッファ部の各出力は、互いに接続され、前記複数のバッファ部の少なくとも一つは、前記相補入
力データの一方に対応して、第１のMOSトランジスタ
と、この第１のMOSトランジスタのドレイン端子または
ソース端子に接続された抵抗素子とを有し、かつ、前記
相補入力データの他方に対応して、第２のMOSトランジ
スタと、この第２のMOSトランジスタのドレイン端子ま
たはソース端子に接続された抵抗素子とを有し、前記相
補入力データおよび前記選択信号の論理に応じて、前記
第１および第２のMOSトランジスタのいずれか一方がオ
ンし、オンした第１または第２のMOSトランジスタのオ
ン抵抗と、このMOSトランジスタに接続された前記抵抗
素子の抵抗値とに応じて、対応する前記バッファ部のイ
ンピーダンス値を設定することを特徴とするプログラマ
ブル・インピーダンス回路。
【請求項２】選択信号の論理に応じて、互いに異なる複
数のインピーダンス値のいずれかを設定可能で複数のバ
ッファ部を有する出力バッファと、前記複数のバッファ部のそれぞれに対応して設けられ、
互いに異なるインピーダンス値を有する複数のダミーバ
ッファ部と、前記ダミーバッファ部の中から、外付けされるダミー抵
抗と略等しいインピーダンス値を有するダミーバッファ
部を検出し、検出されたダミーバッファ部に応じた論理
の前記選択信号を出力する選択信号出力回路と、を備
え、前記複数のバッファ部のそれぞれには、単入力データが
入力され、前記複数のバッファ部の各出力は、互いに接続され、前記複数のバッファ部の少なくとも一つは、第１のトラ
ンジスタと、この第１のトランジスタのドレイン端子ま
たはソース端子に接続された抵抗素子と、第２のトラン
ジスタと、この第２のトランジスタのドレイン端子また
はソース端子に接続された抵抗素子とを有し、前記単入力データの論理および前記選択信号の論理に応
じて、第１のトランジスタと第２のトランジスタとのい
ずれか一方がオンし、オンしたMOSトランジスタのオン
抵抗と、このMOSトランジスタに接続された前記抵抗素
子の抵抗値とに応じて、対応する前記バッファ部のイン
ピーダンス値を設定することを特徴とするプログラマブ
ル・インピーダンス回路。
【請求項３】前記複数のバッファ部は互いにインピーダ
ンス値が異なっていることを特徴とする請求項１または
２に記載のプログラマブル・インピーダンス回路。
【請求項４】前記抵抗素子は、半導体基板に不純物イオ
ンを拡散して形成される拡散抵抗、または多結晶シリコ
ンによるポリ抵抗であることを特徴とする請求項１及至
３のいずれかに記載のプログラマブル・インピーダンス
回路。
【請求項５】前記第１及び第２のMOSトランジスタのオ
ン抵抗と前記抵抗素子の抵抗値との合計値により、対応
する前記バッファ部のインピーダンス値を設定すること
を特徴とする請求項１及至４のいずれかに記載のプログ
ラマブル・インピーダンス回路。
【請求項６】前記バッファ部のそれぞれは、前記第１及
び第２のMOSトランジスタと、これら第１及び第２のMOS
トランジスタのドレイン端子またはソース端子に接続さ
れた抵抗素子とを有し、前記第１及び第２のMOSトランジスタのオン抵抗と前記
抵抗素子の抵抗値とは、前記バッファ部のそれぞれごと
に異なっており、前記バッファ部それぞれの前記第１及
び第２のMOSトランジスタのオン抵抗の比率と、前記抵
抗素子それぞれの抵抗値の比率とを略等しくしたことを
特徴とする請求項５に記載のプログラマブル・インピー
ダンス回路。
【請求項７】前記バッファ部の少なくとも一つは、ドレ
イン端子およびソース端子のいずれにも前記抵抗素子が
接続されない第３のMOSトランジスタを有し、このバッ
ファ部のインピーダンス値は、前記第３のMOSトランジ
スタのオン抵抗により設定されることを特徴とする請求
項５に記載のプログラマブル・インピーダンス回路。
【請求項８】前記相補入力データは、メモリセルから読
み出したセルデータを増幅するセンスアンプの出力であ
ることを特徴とする請求項１に記載のプログラマブル・
インピーダンス回路。