JPS6385852A - バス回路 - Google Patents
バス回路Info
- Publication number
- JPS6385852A JPS6385852A JP23146186A JP23146186A JPS6385852A JP S6385852 A JPS6385852 A JP S6385852A JP 23146186 A JP23146186 A JP 23146186A JP 23146186 A JP23146186 A JP 23146186A JP S6385852 A JPS6385852 A JP S6385852A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- bus
- turned
- ternary
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理ＬＳＩ内部におけるバス回路の構成に関す
るものである。
るものである。
従来ＬＳＩ内部におけるバス回路は第３図に示すように
３値回路ＧＴＩ〜ＧＴｎのゲート出力と受信用のゲー）
ＧＩＩ〜ＧＩｎの入力とにバスラインＢＵＳが接続され
ている。各３値回路ＧＴＩ〜ＧＴｎの出力は制御信号Ｃ
１〜Ｃｎが論理”０＃等の所定のレベルになると論理″
１”でも′Ｏ″でもない高インピーダンス状態となる。
３値回路ＧＴＩ〜ＧＴｎのゲート出力と受信用のゲー）
ＧＩＩ〜ＧＩｎの入力とにバスラインＢＵＳが接続され
ている。各３値回路ＧＴＩ〜ＧＴｎの出力は制御信号Ｃ
１〜Ｃｎが論理”０＃等の所定のレベルになると論理″
１”でも′Ｏ″でもない高インピーダンス状態となる。
制御信号Ｃ１〜Ｃｎが論理″１”になると各３値回路Ｇ
ＴＩ〜ＧＴｎは対応する入力データＤ１〜Ｄｎをそのま
ま出力に出すか所定の論理に従った演算結果を出力に出
す。
ＴＩ〜ＧＴｎは対応する入力データＤ１〜Ｄｎをそのま
ま出力に出すか所定の論理に従った演算結果を出力に出
す。
バス回路の使用規則としては１つの３値回路だけがデー
タ入力に応じた出力を出すように制御信号０１〜Ｃｎで
制御され、他の３値回路はその動作中の３値回路に影響
しないように高インピーダンスの出力となっている。と
ころが各制御信号Ｃ１〜Ｃｎのタイミング又は制御信号
Ｃ１〜Ｃｎの組合せにより上記使用規則が守られない場
合がある。
タ入力に応じた出力を出すように制御信号０１〜Ｃｎで
制御され、他の３値回路はその動作中の３値回路に影響
しないように高インピーダンスの出力となっている。と
ころが各制御信号Ｃ１〜Ｃｎのタイミング又は制御信号
Ｃ１〜Ｃｎの組合せにより上記使用規則が守られない場
合がある。
例えば全ての３値回路ＧＴＩ〜ＧＴｎが高インピーダン
スになった場合バスラインＢＵＳのデータが定まらなく
なり、６ＭＯ８等では受信用ゲートＣ１〜Ｃｎに中間の
レベルが入シ、電源（ＶＤＤ）からグラウンド（ＧＮＤ
）に向かって多大な電流が流れ信頼性上の問題、異常電
流等によ、ＤＬＳＩチップの故障、誤動作につながる可
能性がある。そこですべての３値回路ＧＴＩ〜ＧＴｎの
出力が高インピーダンスすなわち７０−ティングになら
ないように制御信号Ｃ１〜Ｃｎの組み合せを制御する方
法が考えられている。第４図にその方法を示す図面の記
号は第３図と同じであるがバスラインＢＵＳの高インピ
ーダンス防止の為ＮＯＲゲートＧＣ１及び３値回路ＧＴ
ｎ＋ｘが付加されている。制御端子Ｃ１〜Ｃｎが０にな
った時バスラインＢＵＳは高インピーダンスになるがＮ
ＯＲゲーゲート１がこれを検出し３値回路ＧＴｎ＋１へ
の制御信号を論理１１”にすることによシ３値回路ＧＴ
ｎ＋１の入力である接地電位ＧＮＤがバスラインＢＵＳ
に与えられるようにし、バスラインＢＵＳのフローティ
ングの状態は避けられる。
スになった場合バスラインＢＵＳのデータが定まらなく
なり、６ＭＯ８等では受信用ゲートＣ１〜Ｃｎに中間の
レベルが入シ、電源（ＶＤＤ）からグラウンド（ＧＮＤ
）に向かって多大な電流が流れ信頼性上の問題、異常電
流等によ、ＤＬＳＩチップの故障、誤動作につながる可
能性がある。そこですべての３値回路ＧＴＩ〜ＧＴｎの
出力が高インピーダンスすなわち７０−ティングになら
ないように制御信号Ｃ１〜Ｃｎの組み合せを制御する方
法が考えられている。第４図にその方法を示す図面の記
号は第３図と同じであるがバスラインＢＵＳの高インピ
ーダンス防止の為ＮＯＲゲートＧＣ１及び３値回路ＧＴ
ｎ＋ｘが付加されている。制御端子Ｃ１〜Ｃｎが０にな
った時バスラインＢＵＳは高インピーダンスになるがＮ
ＯＲゲーゲート１がこれを検出し３値回路ＧＴｎ＋１へ
の制御信号を論理１１”にすることによシ３値回路ＧＴ
ｎ＋１の入力である接地電位ＧＮＤがバスラインＢＵＳ
に与えられるようにし、バスラインＢＵＳのフローティ
ングの状態は避けられる。
上述した従来のバスのフローティング防止回路は３値回
路を使い更に入力を接地又は電源に接続されなければな
らないため多くのトランジスタ（ＣＭＯ８の場合にトラ
ンジスタ）及び配線が必要になるという欠点がある。
路を使い更に入力を接地又は電源に接続されなければな
らないため多くのトランジスタ（ＣＭＯ８の場合にトラ
ンジスタ）及び配線が必要になるという欠点がある。
ゲートの入力とが接続されるバスラインの電位を全ての
３値回路の出力が高インピーダンス状態となった時電源
電位にするために、バスラインと電源電位の間にトラン
ジスタスイッチを有し、このトランジスタスイッチを全
ての３値回路の制御信号で制御している。
３値回路の出力が高インピーダンス状態となった時電源
電位にするために、バスラインと電源電位の間にトラン
ジスタスイッチを有し、このトランジスタスイッチを全
ての３値回路の制御信号で制御している。
第１１は本発明による一実施例である。ＢＵＳはバスラ
イン、ＧＴ１〜ＧＴｎは３値回路、Ｐ １−Ｐ ｎはバ
スへの入力データ Ｃ１〜Ｃｎは各３値回路の制御信号
、ＧＩＩ〜ＧＩｎはバスのデータを受信する為のゲート
、０１〜Ｏｎは各受信用ゲートの出力、ＧＣＩはＮＯＲ
ゲー）、ＴＲＮはオープンドレインのトランジスタであ
る。本回路では制御端子Ｃ１〜Ｃｎ が全て０になりた
時バスラインＢＵＳは全ての３値回路の出力が高インピ
ーダンスになるのでフローティングとなるがこれをＮＯ
Ｒゲーゲート１が検出し、トランジスタＴＲ，Ｎへの入
力を論理１工”にすることによりオープンドレインＮチ
ャンネルトランジスタ’ｌ’ＲＮがＯＮ状態となりバス
ラインＢＵＳはトランジスタＴＲＮのＯＮ抵抗を介し接
地レベルが印加されることになる。従ってオーブトドレ
イントランジスタＴＲＮがプルダウン抵抗の役割を果す
ことになシフローティングは避けられる。
イン、ＧＴ１〜ＧＴｎは３値回路、Ｐ １−Ｐ ｎはバ
スへの入力データ Ｃ１〜Ｃｎは各３値回路の制御信号
、ＧＩＩ〜ＧＩｎはバスのデータを受信する為のゲート
、０１〜Ｏｎは各受信用ゲートの出力、ＧＣＩはＮＯＲ
ゲー）、ＴＲＮはオープンドレインのトランジスタであ
る。本回路では制御端子Ｃ１〜Ｃｎ が全て０になりた
時バスラインＢＵＳは全ての３値回路の出力が高インピ
ーダンスになるのでフローティングとなるがこれをＮＯ
Ｒゲーゲート１が検出し、トランジスタＴＲ，Ｎへの入
力を論理１工”にすることによりオープンドレインＮチ
ャンネルトランジスタ’ｌ’ＲＮがＯＮ状態となりバス
ラインＢＵＳはトランジスタＴＲＮのＯＮ抵抗を介し接
地レベルが印加されることになる。従ってオーブトドレ
イントランジスタＴＲＮがプルダウン抵抗の役割を果す
ことになシフローティングは避けられる。
第２図は本発明による他の実施例である。本回路では前
記一実施例のＮチャンネルトランジスタＴＲＨのかわり
にＰチャンネルトランジスタＴＲＰが使われている。全
３値回路ＧＴＩ〜ＧＴｎの出力が、全ての制御端子Ｃ１
〜Ｃｎが論理１０”になって高インピーダンス状態とな
シ、バスラインＢＵＳが７０−ティングになった時、Ｏ
ＲゲートＧＣ２がこれを検出しオープンドレインＮチャ
ンネルトランジスタＴＲＰのゲートに論理１０＃を入力
する事によりＯＮ状態にし、バスラインＢＵＳにプルア
ップ抵抗が付いたようにバスラインの電位を電位ＶＤＤ
にする。
記一実施例のＮチャンネルトランジスタＴＲＨのかわり
にＰチャンネルトランジスタＴＲＰが使われている。全
３値回路ＧＴＩ〜ＧＴｎの出力が、全ての制御端子Ｃ１
〜Ｃｎが論理１０”になって高インピーダンス状態とな
シ、バスラインＢＵＳが７０−ティングになった時、Ｏ
ＲゲートＧＣ２がこれを検出しオープンドレインＮチャ
ンネルトランジスタＴＲＰのゲートに論理１０＃を入力
する事によりＯＮ状態にし、バスラインＢＵＳにプルア
ップ抵抗が付いたようにバスラインの電位を電位ＶＤＤ
にする。
以上説明したように本発明はバスラインがフローティン
グ時にオープンドレイントランジスタを導通させたプル
アップ、プルダウンの利用によシバスラインの７０−テ
ィングを回避し安定した論理動作が得られる効果がある
。
グ時にオープンドレイントランジスタを導通させたプル
アップ、プルダウンの利用によシバスラインの７０−テ
ィングを回避し安定した論理動作が得られる効果がある
。
第１図、第２図はそれぞれ本発明による実施例を示すブ
ロック図、第３図は従来のバス回路のブロック図、第４
図は従来のフローティングを防止したバス回路のブロッ
ク図である。 ＢＵＳ・・・・・・バスライン、ＧＴ１〜ＣＴｎ・・・
・・・３値回路、Ｄ、〜Ｄｎ・・・・・・入力データ、
ｃＩ〜Ｃｎ・・・・・・制御信号、ＧＩ ｌ””Ｇ Ｉ
ｎ・・・・・・受信用ゲート、０１〜Ｏｎ・・・・・
・各受信用ゲートの出力、ＧＣｌ・・・・・・ＮＯＲゲ
ート、ＧＣ２−・・・・・ＯＲ’ｌ−トｓ ＴＲＮ・・
・・・・Ｎチャンネルトランジスタ％ＴＲＰ・・・・・
・Ｐチャンネルトランジスタ。 茅 Ｉ Ｍ 茅 ２ＴＩＪ ノ＼スラＩン ｆｉｌ〜ｆｌ−−−−４シイ乞■可ゲニト０／へ０４−
一一広方 ＃ ３ 図 差 ４ 図
ロック図、第３図は従来のバス回路のブロック図、第４
図は従来のフローティングを防止したバス回路のブロッ
ク図である。 ＢＵＳ・・・・・・バスライン、ＧＴ１〜ＣＴｎ・・・
・・・３値回路、Ｄ、〜Ｄｎ・・・・・・入力データ、
ｃＩ〜Ｃｎ・・・・・・制御信号、ＧＩ ｌ””Ｇ Ｉ
ｎ・・・・・・受信用ゲート、０１〜Ｏｎ・・・・・
・各受信用ゲートの出力、ＧＣｌ・・・・・・ＮＯＲゲ
ート、ＧＣ２−・・・・・ＯＲ’ｌ−トｓ ＴＲＮ・・
・・・・Ｎチャンネルトランジスタ％ＴＲＰ・・・・・
・Ｐチャンネルトランジスタ。 茅 Ｉ Ｍ 茅 ２ＴＩＪ ノ＼スラＩン ｆｉｌ〜ｆｌ−−−−４シイ乞■可ゲニト０／へ０４−
一一広方 ＃ ３ 図 差 ４ 図
Claims (1)
- 複数の３値回路の出力と受信用のゲートの入力が接続さ
れたバスラインと電源端子との間にトランジスタスイッ
チが接続され、前記複数の３値回路の出力が全て高イン
ピーダンス状態になったことを検出する論理回路の出力
によって前記トランジスタスイッチをオンすることを特
徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146186A JPS6385852A (ja) | 1986-09-29 | 1986-09-29 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146186A JPS6385852A (ja) | 1986-09-29 | 1986-09-29 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385852A true JPS6385852A (ja) | 1988-04-16 |
Family
ID=16923870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23146186A Pending JPS6385852A (ja) | 1986-09-29 | 1986-09-29 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488266A (ja) * | 1990-07-31 | 1992-03-23 | Toyota Motor Corp | 積層型ガスケット |
| JPH05210623A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | マイクロプロセッサ及びデータ処理装置 |
| US6857039B1 (en) | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869121A (ja) * | 1981-10-21 | 1983-04-25 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-09-29 JP JP23146186A patent/JPS6385852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869121A (ja) * | 1981-10-21 | 1983-04-25 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488266A (ja) * | 1990-07-31 | 1992-03-23 | Toyota Motor Corp | 積層型ガスケット |
| JPH05210623A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | マイクロプロセッサ及びデータ処理装置 |
| US6857039B1 (en) | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
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