JP3249285B2 - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
- Publication number
- JP3249285B2 JP3249285B2 JP04391294A JP4391294A JP3249285B2 JP 3249285 B2 JP3249285 B2 JP 3249285B2 JP 04391294 A JP04391294 A JP 04391294A JP 4391294 A JP4391294 A JP 4391294A JP 3249285 B2 JP3249285 B2 JP 3249285B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- terminal
- input
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、データのシリアル転送
を確実に行うのに好適なシリアル入出力回路に関する。
を確実に行うのに好適なシリアル入出力回路に関する。
【０００２】
【従来の技術】図３は従来のシリアル入出力回路を示す
図である。図３において、一点鎖線に示す（１）は第１
マイクロコンピュータ、（２）は第２マイクロコンピュ
ータであり、第１及び第２マイクロコンピュータ（１）
（２）の間でデータのシリアル転送を行う為の要部を以
下に示す。先ず、第１マイクロコンピュータ（１）に
は、シリアルデータを入力する為の入力端子（３）、シ
リアルデータを出力する為の出力端子（４）、及び後述
するシフトレジスタのシフト動作の為のクロックを入出
力するクロック端子（５）が設けられている。また、第
１マイクロコンピュータ（１）内部において、（６）は
クロック発生器である。（７）（８）は電源Ｖdd及び接
地の間に直列接続されたＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタである。（９）（１０）はＮＡＮＤゲ
ート及びＮＯＲゲートである。そして、両ゲート（９）
（１０）の一方の入力端子はクロック発生器（６）の出
力端子と接続され、両ゲート（９）（１０）の出力端子
は各々トランジスタ（７）（８）のゲートと接続されて
いる。そして、両ゲート（９）（１０）は他方の入力端
子に印加される制御信号によって動作制御される。該制
御信号は、第１マイクロコンピュータ（１）のプログラ
ムによって発生するものであり、ｎ周期のクロック発生
期間だけハイレベル（論理「１」）となる。即ち、制御
信号が「１」になると、両ゲート（９）（１０）が開
き、クロック発生器（６）の発生クロックを反転して各
々トランジスタ（７）（８）に印加する。従って、トラ
ンジスタ（７）（８）のドレインはクロック発生器
（６）の発生クロックのレベルと同じレベルになる。逆
に、制御信号が「０」になると、クロック発生器（６）
の出力はトランジスタ（７）（８）のドレインから出力
されることなく遮断される。（１１）はｎビット（例え
ば８ビット）のシフトレジスタであり、トランジスタ
（７）（８）のドレインから出力されるクロックに同期
してデータのシフト動作を実行できるものである。（１
２）（１３）は電源Ｖdd及び接地の間に直列接続された
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであ
り、両トランジスタ（１２）（１３）のゲートは入力端
子（３）と共通接続されている。即ち、両トランジスタ
（１２）（１３）はインバータを構成し、第２マイクロ
コンピュータ（２）から出力されて来るシリアルデータ
を入力端子（３）を介して反転するものである。前記シ
フトレジスタ（１１）は、データ入力を行う時、入力ク
ロックの立上りに同期して、トランジスタ（１２）（１
３）のドレイン出力をインバータ（１４）を介してデー
タとして取り込む。また、前記シフトレジスタ（１１）
は、データ出力を行う時、予めプリセットされたｎビッ
トデータを入力クロックの立下りに同期して出力する。
（１５）（１６）は電源Ｖdd及び接地の間に直列接続さ
れたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで
ある。（１７）（１８）はＮＡＮＤゲート及びＮＯＲゲ
ートである。そして、両ゲート（１７）（１８）の一方
の入力端子はシフトレジスタ（１１）の出力端子と接続
され、両ゲート（１７）（１８）の出力端子は各々トラ
ンジスタ（１５）（１６）のゲートと接続されている。
そして、両ゲート（１７）（１８）は他方の入力端子に
印加される前記制御信号によって動作制御される。即
ち、制御信号が「１」になると、両ゲート（１７）（１
８）が開き、シフトレジスタ（１１）の出力データを反
転して各々トランジスタ（１５）（１６）に印加する。
従って、トランジスタ（１５）（１６）のドレインはシ
フトレジスタ（１１）の出力データのレベルと同じレベ
ルになり、出力データが出力端子（４）から出力される
ことになる。逆に、制御信号が「０」になると、シフト
レジスタ（１１）の出力はトランジスタ（１５）（１
６）のドレインから出力されることなく遮断される。
図である。図３において、一点鎖線に示す（１）は第１
マイクロコンピュータ、（２）は第２マイクロコンピュ
ータであり、第１及び第２マイクロコンピュータ（１）
（２）の間でデータのシリアル転送を行う為の要部を以
下に示す。先ず、第１マイクロコンピュータ（１）に
は、シリアルデータを入力する為の入力端子（３）、シ
リアルデータを出力する為の出力端子（４）、及び後述
するシフトレジスタのシフト動作の為のクロックを入出
力するクロック端子（５）が設けられている。また、第
１マイクロコンピュータ（１）内部において、（６）は
クロック発生器である。（７）（８）は電源Ｖdd及び接
地の間に直列接続されたＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタである。（９）（１０）はＮＡＮＤゲ
ート及びＮＯＲゲートである。そして、両ゲート（９）
（１０）の一方の入力端子はクロック発生器（６）の出
力端子と接続され、両ゲート（９）（１０）の出力端子
は各々トランジスタ（７）（８）のゲートと接続されて
いる。そして、両ゲート（９）（１０）は他方の入力端
子に印加される制御信号によって動作制御される。該制
御信号は、第１マイクロコンピュータ（１）のプログラ
ムによって発生するものであり、ｎ周期のクロック発生
期間だけハイレベル（論理「１」）となる。即ち、制御
信号が「１」になると、両ゲート（９）（１０）が開
き、クロック発生器（６）の発生クロックを反転して各
々トランジスタ（７）（８）に印加する。従って、トラ
ンジスタ（７）（８）のドレインはクロック発生器
（６）の発生クロックのレベルと同じレベルになる。逆
に、制御信号が「０」になると、クロック発生器（６）
の出力はトランジスタ（７）（８）のドレインから出力
されることなく遮断される。（１１）はｎビット（例え
ば８ビット）のシフトレジスタであり、トランジスタ
（７）（８）のドレインから出力されるクロックに同期
してデータのシフト動作を実行できるものである。（１
２）（１３）は電源Ｖdd及び接地の間に直列接続された
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであ
り、両トランジスタ（１２）（１３）のゲートは入力端
子（３）と共通接続されている。即ち、両トランジスタ
（１２）（１３）はインバータを構成し、第２マイクロ
コンピュータ（２）から出力されて来るシリアルデータ
を入力端子（３）を介して反転するものである。前記シ
フトレジスタ（１１）は、データ入力を行う時、入力ク
ロックの立上りに同期して、トランジスタ（１２）（１
３）のドレイン出力をインバータ（１４）を介してデー
タとして取り込む。また、前記シフトレジスタ（１１）
は、データ出力を行う時、予めプリセットされたｎビッ
トデータを入力クロックの立下りに同期して出力する。
（１５）（１６）は電源Ｖdd及び接地の間に直列接続さ
れたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで
ある。（１７）（１８）はＮＡＮＤゲート及びＮＯＲゲ
ートである。そして、両ゲート（１７）（１８）の一方
の入力端子はシフトレジスタ（１１）の出力端子と接続
され、両ゲート（１７）（１８）の出力端子は各々トラ
ンジスタ（１５）（１６）のゲートと接続されている。
そして、両ゲート（１７）（１８）は他方の入力端子に
印加される前記制御信号によって動作制御される。即
ち、制御信号が「１」になると、両ゲート（１７）（１
８）が開き、シフトレジスタ（１１）の出力データを反
転して各々トランジスタ（１５）（１６）に印加する。
従って、トランジスタ（１５）（１６）のドレインはシ
フトレジスタ（１１）の出力データのレベルと同じレベ
ルになり、出力データが出力端子（４）から出力される
ことになる。逆に、制御信号が「０」になると、シフト
レジスタ（１１）の出力はトランジスタ（１５）（１
６）のドレインから出力されることなく遮断される。
【０００３】以上が、第１マイクロコンピュータ（１）
内部の要部構成であるが、第２マイクロコンピュータ
（２）内部にも同じ構成が設けられている。それ故に、
第２マイクロコンピュータ（２）内部の説明は省略する
が、第２マイクロコンピュータ（２）内部の構成素子に
は、第１マイクロコンピュータ（１）の対応素子の番号
に’を付して記すものとする。
内部の要部構成であるが、第２マイクロコンピュータ
（２）内部にも同じ構成が設けられている。それ故に、
第２マイクロコンピュータ（２）内部の説明は省略する
が、第２マイクロコンピュータ（２）内部の構成素子に
は、第１マイクロコンピュータ（１）の対応素子の番号
に’を付して記すものとする。
【０００４】第１及び第２マイクロコンピュータ（１）
（２）の間において、入力端子（３）（３’）及び出力
端子（４）（４’）は共通接続され、また、クロック端
子（５）（５’）も接続されている。更に、（１９）は
プルアップ抵抗であり、入力端子（３）（３’）及び出
力端子（４）（４’）と共通接続されている。該プルア
ップ抵抗（１９）は、出力端子（４）（４’）がフロー
ティング状態になって入力端子（３）（３’）の状態が
不定となるのを防止するものである。また、（２０）も
プルアップ抵抗であり、クロック端子（５）（５’）が
フローティング状態となってシフトレジスタ（１１）
（１１’）に悪影響を与えるのを防止する為に設けられ
ている。
（２）の間において、入力端子（３）（３’）及び出力
端子（４）（４’）は共通接続され、また、クロック端
子（５）（５’）も接続されている。更に、（１９）は
プルアップ抵抗であり、入力端子（３）（３’）及び出
力端子（４）（４’）と共通接続されている。該プルア
ップ抵抗（１９）は、出力端子（４）（４’）がフロー
ティング状態になって入力端子（３）（３’）の状態が
不定となるのを防止するものである。また、（２０）も
プルアップ抵抗であり、クロック端子（５）（５’）が
フローティング状態となってシフトレジスタ（１１）
（１１’）に悪影響を与えるのを防止する為に設けられ
ている。
【０００５】以下、図３の動作として、第１マイクロコ
ンピュータ（１）から第２マイクロコンピュータ（２）
へシリアルデータを転送する場合について、特に、第１
マイクロコンピュータ（１）内部のクロック発生器
（６）を用いて第１及び第２マイクロコンピュータ
（１）（２）を同期化する場合について、図４のタイム
チャートを基に説明する。尚、第２マイクロコンピュー
タ（２）から第１マイクロコンピュータ（１）へ、第２
マイクロコンピュータ（２）内部のクロック発生器
（６’）の発生クロックに同期してデータのシリアル転
送を行う場合については、データの転送方向が逆になる
だけであるので、その説明は省略する。
ンピュータ（１）から第２マイクロコンピュータ（２）
へシリアルデータを転送する場合について、特に、第１
マイクロコンピュータ（１）内部のクロック発生器
（６）を用いて第１及び第２マイクロコンピュータ
（１）（２）を同期化する場合について、図４のタイム
チャートを基に説明する。尚、第２マイクロコンピュー
タ（２）から第１マイクロコンピュータ（１）へ、第２
マイクロコンピュータ（２）内部のクロック発生器
（６’）の発生クロックに同期してデータのシリアル転
送を行う場合については、データの転送方向が逆になる
だけであるので、その説明は省略する。
【０００６】先ず、第１マイクロコンピュータ（１）の
ＲＯＭ（図示せず）から読み出されたプログラムに応じ
て、ＮＡＮＤゲート（９）（１７）及びＮＯＲゲート
（１０）（１８）には「１」の制御信号が印加された状
態となる。即ち、クロック発生器（６）から発生するク
ロックがシフトレジスタ（１１）に供給されると共にク
ロック端子（５）（５’）を介してシフトレジスタ（１
１’）にも供給され、シフトレジスタ（１１）の内容が
出力端子（４）及び入力端子（３’）を介してシフトレ
ジスタ（１１’）に供給される様になっている。一方、
第２マイクロコンピュータ（２）のＲＯＭ（図示せず）
から読み出されたプログラムに応じて、ＮＡＮＤゲート
（９’）（１７’）及びＮＯＲゲート（１０’）（１
８’）には「０」の制御信号が印加された状態となる。
即ち、クロック発生器（６’）及びクロック端子
（５’）の間は遮断され、シフトレジスタ（１１’）の
出力端子及び出力端子（４’）の間も遮断された状態と
なる。
ＲＯＭ（図示せず）から読み出されたプログラムに応じ
て、ＮＡＮＤゲート（９）（１７）及びＮＯＲゲート
（１０）（１８）には「１」の制御信号が印加された状
態となる。即ち、クロック発生器（６）から発生するク
ロックがシフトレジスタ（１１）に供給されると共にク
ロック端子（５）（５’）を介してシフトレジスタ（１
１’）にも供給され、シフトレジスタ（１１）の内容が
出力端子（４）及び入力端子（３’）を介してシフトレ
ジスタ（１１’）に供給される様になっている。一方、
第２マイクロコンピュータ（２）のＲＯＭ（図示せず）
から読み出されたプログラムに応じて、ＮＡＮＤゲート
（９’）（１７’）及びＮＯＲゲート（１０’）（１
８’）には「０」の制御信号が印加された状態となる。
即ち、クロック発生器（６’）及びクロック端子
（５’）の間は遮断され、シフトレジスタ（１１’）の
出力端子及び出力端子（４’）の間も遮断された状態と
なる。
【０００７】そして、シフトレジスタ（１１）にｎビッ
トの所定データがプリセットされた状態で、シフトレジ
スタ（１１）のクロック入力にトランジスタ（７）
（８）のドレイン出力即ち送信クロックが供給される
と、シフトレジスタ（１１）から送信クロックの立下り
に同期してｎビットデータが順次送出される。すると、
トランジスタ（１５）（１６）のドレインから前記ｎビ
ットデータと同一レベルのｎビットデータが出力され、
出力端子（４）からシリアル出力される。このｎビット
データは入力端子（３’）に供給され、トランジスタ
（１２’）（１３’）から成るインバータ及びインバー
タ（１４’）を介して同一レベルのままシフトレジスタ
（１１’）に供給されようとする。ここで、シフトレジ
スタ（１１’）はクロック端子（５）（５’）を介した
トランジスタ（７）（８）のドレイン出力即ち受信クロ
ックの立上りに同期してシフト動作を行う。これによっ
て、第１マイクロコンピュータ（１）内部のシフトレジ
スタ（１１）にプリセットされていたｎビットデータ
が、第２マイクロコンピュータ（２）内部のシフトレジ
スタ（１１’）にシリアル転送されることになる。ｎビ
ットデータのシリアル転送が終了すると、第１マイクロ
コンピュータ（１）内部のＲＯＭのプログラムに応じ
て、ＮＡＮＤゲート（９）（１７）及びＮＯＲゲート
（１０）（１８）に印加される制御信号が「０」に変化
し、出力端子（４）及びクロック端子（５）は各々シフ
トレジスタ（１１）及びクロック発生器（６）とは遮断
される。すると、入力端子（３）（３’）及びクロック
端子（５）（５’）はフローティング状態になろうとす
るが、プルアップ抵抗（１９）（２０）によりハイレベ
ルに引き上げられ、第１及び第２マイクロコンピュータ
（１）（２）内部のシフトレジスタ（１１）（１１’）
が誤動作したりすることが無い様になっている。
トの所定データがプリセットされた状態で、シフトレジ
スタ（１１）のクロック入力にトランジスタ（７）
（８）のドレイン出力即ち送信クロックが供給される
と、シフトレジスタ（１１）から送信クロックの立下り
に同期してｎビットデータが順次送出される。すると、
トランジスタ（１５）（１６）のドレインから前記ｎビ
ットデータと同一レベルのｎビットデータが出力され、
出力端子（４）からシリアル出力される。このｎビット
データは入力端子（３’）に供給され、トランジスタ
（１２’）（１３’）から成るインバータ及びインバー
タ（１４’）を介して同一レベルのままシフトレジスタ
（１１’）に供給されようとする。ここで、シフトレジ
スタ（１１’）はクロック端子（５）（５’）を介した
トランジスタ（７）（８）のドレイン出力即ち受信クロ
ックの立上りに同期してシフト動作を行う。これによっ
て、第１マイクロコンピュータ（１）内部のシフトレジ
スタ（１１）にプリセットされていたｎビットデータ
が、第２マイクロコンピュータ（２）内部のシフトレジ
スタ（１１’）にシリアル転送されることになる。ｎビ
ットデータのシリアル転送が終了すると、第１マイクロ
コンピュータ（１）内部のＲＯＭのプログラムに応じ
て、ＮＡＮＤゲート（９）（１７）及びＮＯＲゲート
（１０）（１８）に印加される制御信号が「０」に変化
し、出力端子（４）及びクロック端子（５）は各々シフ
トレジスタ（１１）及びクロック発生器（６）とは遮断
される。すると、入力端子（３）（３’）及びクロック
端子（５）（５’）はフローティング状態になろうとす
るが、プルアップ抵抗（１９）（２０）によりハイレベ
ルに引き上げられ、第１及び第２マイクロコンピュータ
（１）（２）内部のシフトレジスタ（１１）（１１’）
が誤動作したりすることが無い様になっている。
【０００８】
【発明が解決しようとする課題】しかしながら、図４に
示す様に、第１及び第２マイクロコンピュータ（１）
（２）の間の配線の取り回しの仕方によっては、シフト
レジスタ（１１’）の入力端子部分における送信データ
に比べてクロック入力部分における受信クロックの方が
遅延してしまうことがある。すると、第１マイクロコン
ピュータ（１）内部のプログラムによって最後のｎ周期
目の送信クロックの立下りを検出した後の時刻ｔにおい
て、第１マイクロコンピュータ（１）内部の制御信号が
「１」から「０」に変化してしまうと、ｎビット目の送
信データはその時点の状態に関係なく強制的に「１」に
なってしまう。従って、受信クロックの最後の立上り
で、送信データの最終ビットのデータをシフトレジスタ
（１１’）に正しくシリアル転送できなくなってしまう
問題があった。
示す様に、第１及び第２マイクロコンピュータ（１）
（２）の間の配線の取り回しの仕方によっては、シフト
レジスタ（１１’）の入力端子部分における送信データ
に比べてクロック入力部分における受信クロックの方が
遅延してしまうことがある。すると、第１マイクロコン
ピュータ（１）内部のプログラムによって最後のｎ周期
目の送信クロックの立下りを検出した後の時刻ｔにおい
て、第１マイクロコンピュータ（１）内部の制御信号が
「１」から「０」に変化してしまうと、ｎビット目の送
信データはその時点の状態に関係なく強制的に「１」に
なってしまう。従って、受信クロックの最後の立上り
で、送信データの最終ビットのデータをシフトレジスタ
（１１’）に正しくシリアル転送できなくなってしまう
問題があった。
【０００９】また、第１及び第２マイクロコンピュータ
（１）（２）の間にプルアップ抵抗（１９）（２０）を
外部接続しなければならず、外付素子が増えてしまう問
題があった。そこで、本発明は、第１マイクロコンピュ
ータ（第１装置）及び第２マイクロコンピュータ（第２
装置）の間で、データのシリアル転送を確実に正しく行
うことのできるシリアル入出力回路を提供することを目
的とする。
（１）（２）の間にプルアップ抵抗（１９）（２０）を
外部接続しなければならず、外付素子が増えてしまう問
題があった。そこで、本発明は、第１マイクロコンピュ
ータ（第１装置）及び第２マイクロコンピュータ（第２
装置）の間で、データのシリアル転送を確実に正しく行
うことのできるシリアル入出力回路を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、シリアルデータを入力する第１入力端子、前記第
１入力端子に入力されたシリアルデータを保持する第１
シフトレジスタ、及び、前記第１シフトレジスタの内容
をシリアル出力する第１出力端子を有する第１装置と、
シリアルデータを入力する第２入力端子、前記第２入力
端子に入力されたシリアルデータを保持する第２シフト
レジスタ、及び、前記第２シフトレジスタの内容をシリ
アル出力する第２出力端子を有する第２装置との間で、
前記第１入力端子、前記第１出力端子、前記第２入力端
子、及び、前記第２出力端子を共通接続した状態で、シ
リアルデータの転送を行うシリアル入出力回路におい
て、第１電源及び第２電源の間に直列接続され、相補的
に導通する第１及び第２スイッチング素子と、前記第１
又は第２スイッチング素子が導通している時に前記第１
及び第２スイッチング素子の接続路を所定インピーダン
スとする手段と、ヒステリシスを有し、入力端子が前記
第１及び第２スイッチング素子の接続点と接続されると
共に出力端子が前記第１及び第２スイッチング素子の入
力端子と接続され、前記第１及び第２スイッチング素子
を相補的に導通させるシュミットインバータ回路と、
を、前記第１装置及び前記第２装置の何れか一方の入力
端子とシフトレジスタのデータ入力との間に設けた点で
ある。
解決する為に成されたものであり、その特徴とするとこ
ろは、シリアルデータを入力する第１入力端子、前記第
１入力端子に入力されたシリアルデータを保持する第１
シフトレジスタ、及び、前記第１シフトレジスタの内容
をシリアル出力する第１出力端子を有する第１装置と、
シリアルデータを入力する第２入力端子、前記第２入力
端子に入力されたシリアルデータを保持する第２シフト
レジスタ、及び、前記第２シフトレジスタの内容をシリ
アル出力する第２出力端子を有する第２装置との間で、
前記第１入力端子、前記第１出力端子、前記第２入力端
子、及び、前記第２出力端子を共通接続した状態で、シ
リアルデータの転送を行うシリアル入出力回路におい
て、第１電源及び第２電源の間に直列接続され、相補的
に導通する第１及び第２スイッチング素子と、前記第１
又は第２スイッチング素子が導通している時に前記第１
及び第２スイッチング素子の接続路を所定インピーダン
スとする手段と、ヒステリシスを有し、入力端子が前記
第１及び第２スイッチング素子の接続点と接続されると
共に出力端子が前記第１及び第２スイッチング素子の入
力端子と接続され、前記第１及び第２スイッチング素子
を相補的に導通させるシュミットインバータ回路と、
を、前記第１装置及び前記第２装置の何れか一方の入力
端子とシフトレジスタのデータ入力との間に設けた点で
ある。
【００１１】
【作用】本発明によれば、第１装置及び第２装置の間で
デジタルデータのシリアル転送を終了した後、第１装置
及び第２装置の出力端子が遮断されたとしても、前記デ
ジタルデータの最終ビットの状態に応答してシュミット
インバータ回路がハイ又はローレベルを出力し、これに
応じて第１及び第２スイッチング素子が相補的にオンオ
フし、第１装置及び第２装置の出力端子はハイレベル又
はローレベルに固定される。従って、第１シフトレジス
タ及び第２シフトレジスタの間でデータ転送を行って
も、最終ビットデータを確実に正しく一方のシフトレジ
スタに転送できる。また、従来必要とした外付けのプル
アップ抵抗が不要となる。
デジタルデータのシリアル転送を終了した後、第１装置
及び第２装置の出力端子が遮断されたとしても、前記デ
ジタルデータの最終ビットの状態に応答してシュミット
インバータ回路がハイ又はローレベルを出力し、これに
応じて第１及び第２スイッチング素子が相補的にオンオ
フし、第１装置及び第２装置の出力端子はハイレベル又
はローレベルに固定される。従って、第１シフトレジス
タ及び第２シフトレジスタの間でデータ転送を行って
も、最終ビットデータを確実に正しく一方のシフトレジ
スタに転送できる。また、従来必要とした外付けのプル
アップ抵抗が不要となる。
【００１２】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のシリアル入出力回路を示す図であ
る。尚、図１において、図３と同一素子については同一
番号を記し、その説明を省略するものとする。図１にお
いて、（２１）（２２）は電源Ｖdd及び接地の間に直列
接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタである。尚、前記ＰＭＯＳトランジスタ（２１）及
びＮＭＯＳトランジスタ（２２）は、オンした時に比較
的大きな抵抗値（例えば５００ＫΩ程度）を有する様
に、ソースドレイン幅に比べてソースドレイン間距離を
比較的長くした状態で、第１マイクロコンピュータ
（１）上にマスクで作り込んでいる。（２３）はヒステ
リシスを有するショミットインバータ回路であり、入力
端子はＰＭＯＳトランジスタ（２１）及びＮＭＯＳトラ
ンジスタ（２２）のドレインと接続され、出力端子はＰ
ＭＯＳトランジスタ（２１）及びＮＭＯＳトランジスタ
（２２）のゲートと接続されると共にインバータ（２
４）を介してシフトレジスタ（１１）のデータ入力と接
続されている。前記シュミットインバータ回路（２３）
は、高い側のスレッショルド電圧Ｖthh及び低い側のス
レッショルド電圧Ｖthlを有し、入力端子（３）の電圧
がスレッショルド電圧Ｖthh以上になった時にローレベ
ルを出力し、又、入力端子（３）の電圧がスレッショル
ド電圧Ｖthl以下になった時にハイレベルを出力する。
従って、出力端子（４）（４’）の出力が遮断され、こ
の出力端子（４）（４’）の出力状態が不定になったと
しても、出力端子（４）（４’）のレベルが前記スレッ
ショルド電圧Ｖthh又はＶthlに至ると、シュミットイン
バータ回路（２３）の出力によりＰＭＯＮトランジスタ
（２１）及びＮＭＯＳトランジスタ（２２）の何れか一
方が強制的にオンし、これより入力端子（３）（３’）
は強制的にハイレベル又はローレベルに固定される。
る。図１は本発明のシリアル入出力回路を示す図であ
る。尚、図１において、図３と同一素子については同一
番号を記し、その説明を省略するものとする。図１にお
いて、（２１）（２２）は電源Ｖdd及び接地の間に直列
接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタである。尚、前記ＰＭＯＳトランジスタ（２１）及
びＮＭＯＳトランジスタ（２２）は、オンした時に比較
的大きな抵抗値（例えば５００ＫΩ程度）を有する様
に、ソースドレイン幅に比べてソースドレイン間距離を
比較的長くした状態で、第１マイクロコンピュータ
（１）上にマスクで作り込んでいる。（２３）はヒステ
リシスを有するショミットインバータ回路であり、入力
端子はＰＭＯＳトランジスタ（２１）及びＮＭＯＳトラ
ンジスタ（２２）のドレインと接続され、出力端子はＰ
ＭＯＳトランジスタ（２１）及びＮＭＯＳトランジスタ
（２２）のゲートと接続されると共にインバータ（２
４）を介してシフトレジスタ（１１）のデータ入力と接
続されている。前記シュミットインバータ回路（２３）
は、高い側のスレッショルド電圧Ｖthh及び低い側のス
レッショルド電圧Ｖthlを有し、入力端子（３）の電圧
がスレッショルド電圧Ｖthh以上になった時にローレベ
ルを出力し、又、入力端子（３）の電圧がスレッショル
ド電圧Ｖthl以下になった時にハイレベルを出力する。
従って、出力端子（４）（４’）の出力が遮断され、こ
の出力端子（４）（４’）の出力状態が不定になったと
しても、出力端子（４）（４’）のレベルが前記スレッ
ショルド電圧Ｖthh又はＶthlに至ると、シュミットイン
バータ回路（２３）の出力によりＰＭＯＮトランジスタ
（２１）及びＮＭＯＳトランジスタ（２２）の何れか一
方が強制的にオンし、これより入力端子（３）（３’）
は強制的にハイレベル又はローレベルに固定される。
【００１３】同様に、（２５）（２６）は電源Ｖdd及び
接地の間に直列接続されたＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタである。前記ＰＭＯＳトランジスタ
（２５）及びＮＭＯＳトランジスタ（２６）は、オンし
た時に比較的大きな抵抗値（例えば５００ＫΩ程度）を
有する様に、ソースドレイン幅に比べてソースドレイン
間距離を比較的長くした状態で、第１マイクロコンピュ
ータ（１）上にマスクで作り込んでいる。（２７）はヒ
ステリシスを有するショミットインバータ回路であり、
入力端子はＰＭＯＳトランジスタ（２５）及びＮＭＯＳ
トランジスタ（２６）のドレインと接続され、出力端子
はＰＭＯＳトランジスタ（２５）及びＮＭＯＳトランジ
スタ（２６）のゲートと接続されると共にインバータ
（２８）を介してシフトレジスタ（１１）のクロック入
力と接続されている。前記シュミットインバータ回路
（２７）は、高い側のスレッショルド電圧Ｖthh及び低
い側のスレッショルド電圧Ｖthlを有し、クロック端子
（５）の電圧がスレッショルド電圧Ｖthh以上になった
時にローレベルを出力し、又、クロック端子（５）の電
圧がスレッショルド電圧Ｖthl以下になった時にハイレ
ベルを出力する。従ってクロック端子（５）（５’）の
出力が遮断され、このクロック端子（５）（５’）の状
態が不定になったとしても、クロック端子（５）
（５’）のレベルが前記スレッショルド電圧Ｖthh又は
Ｖthlに至ると、シュミットインバータ回路（２７）の
出力によりＰＭＯＮトランジスタ（２５）及びＮＭＯＳ
トランジスタ（２６）の何れか一方が強制的にオンし、
これよりクロック端子（５）（５’）は強制的にハイレ
ベル又はローレベルに固定される。よって、シフトレジ
スタ（１１）（１１’）の誤動作を防止できる。尚、出
力端子（４）（４’）及びクロック端子（５）（５’）
の状態変化がスレッショルド電圧Ｖthh及びＶthlの電位
差を越えない様に、前記スレッショルド電圧Ｖthh及び
Ｖthlを定めている。
接地の間に直列接続されたＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタである。前記ＰＭＯＳトランジスタ
（２５）及びＮＭＯＳトランジスタ（２６）は、オンし
た時に比較的大きな抵抗値（例えば５００ＫΩ程度）を
有する様に、ソースドレイン幅に比べてソースドレイン
間距離を比較的長くした状態で、第１マイクロコンピュ
ータ（１）上にマスクで作り込んでいる。（２７）はヒ
ステリシスを有するショミットインバータ回路であり、
入力端子はＰＭＯＳトランジスタ（２５）及びＮＭＯＳ
トランジスタ（２６）のドレインと接続され、出力端子
はＰＭＯＳトランジスタ（２５）及びＮＭＯＳトランジ
スタ（２６）のゲートと接続されると共にインバータ
（２８）を介してシフトレジスタ（１１）のクロック入
力と接続されている。前記シュミットインバータ回路
（２７）は、高い側のスレッショルド電圧Ｖthh及び低
い側のスレッショルド電圧Ｖthlを有し、クロック端子
（５）の電圧がスレッショルド電圧Ｖthh以上になった
時にローレベルを出力し、又、クロック端子（５）の電
圧がスレッショルド電圧Ｖthl以下になった時にハイレ
ベルを出力する。従ってクロック端子（５）（５’）の
出力が遮断され、このクロック端子（５）（５’）の状
態が不定になったとしても、クロック端子（５）
（５’）のレベルが前記スレッショルド電圧Ｖthh又は
Ｖthlに至ると、シュミットインバータ回路（２７）の
出力によりＰＭＯＮトランジスタ（２５）及びＮＭＯＳ
トランジスタ（２６）の何れか一方が強制的にオンし、
これよりクロック端子（５）（５’）は強制的にハイレ
ベル又はローレベルに固定される。よって、シフトレジ
スタ（１１）（１１’）の誤動作を防止できる。尚、出
力端子（４）（４’）及びクロック端子（５）（５’）
の状態変化がスレッショルド電圧Ｖthh及びＶthlの電位
差を越えない様に、前記スレッショルド電圧Ｖthh及び
Ｖthlを定めている。
【００１４】以下、図２のタイムチャートを基に図１の
動作を説明する。図１において、第１マイクロコンピュ
ータ（１）内部のクロック発生器（６）から発生するク
ロックに同期してシフトレジスタ（１１）（１１’）を
動作させた状態で、第１マイクロコンピュータ（１）内
部のシフトレジスタ（１１）に予めプリセットされたｎ
ビットデータを第２マイクロコンピュータ（２）内部の
シフトレジスタ（１１’）にシリアル転送する場合につ
いて説明する。
動作を説明する。図１において、第１マイクロコンピュ
ータ（１）内部のクロック発生器（６）から発生するク
ロックに同期してシフトレジスタ（１１）（１１’）を
動作させた状態で、第１マイクロコンピュータ（１）内
部のシフトレジスタ（１１）に予めプリセットされたｎ
ビットデータを第２マイクロコンピュータ（２）内部の
シフトレジスタ（１１’）にシリアル転送する場合につ
いて説明する。
【００１５】先ず、第１マイクロコンピュータ（１）内
部において、ＲＯＭ（図示せず）から読み出されたプロ
グラム命令に応じて制御信号は「１」となる。即ち、ク
ロック発生器（６）の発生クロックと同一レベルがトラ
ンジスタ（７）（８）のドレインに発生し、シュミット
インバータ回路（２７）及びインバータ（２８）を介し
て送信クロックとしてシフトレジスタ（１１）のクロッ
ク入力に供給され、且つ、クロック端子（５）（５’）
を介して受信クロックとしてシフトレジスタ（１１’）
のクロック入力に供給される。又、ＮＡＮＤゲート（１
７）及びＮＯＲゲート（１８）が開き、トランジスタ
（１５）（１６）のドレインには、送信クロックの立下
りに同期してシフトレジスタ（１１）からシリアル出力
されるデータと同一レベルが発生する。一方、第２マイ
クロコンピュータ（２）内部において、ＲＯＭ（図示せ
ず）から読み出されたプログラム命令に応じて、制御信
号は「０」となる。即ち、クロック発生器（５’）の出
力及びクロック端子（５’）の間は遮断され、又、シフ
トレジスタ（１１’）のデータ出力及び出力端子
（４’）の間も遮断される。
部において、ＲＯＭ（図示せず）から読み出されたプロ
グラム命令に応じて制御信号は「１」となる。即ち、ク
ロック発生器（６）の発生クロックと同一レベルがトラ
ンジスタ（７）（８）のドレインに発生し、シュミット
インバータ回路（２７）及びインバータ（２８）を介し
て送信クロックとしてシフトレジスタ（１１）のクロッ
ク入力に供給され、且つ、クロック端子（５）（５’）
を介して受信クロックとしてシフトレジスタ（１１’）
のクロック入力に供給される。又、ＮＡＮＤゲート（１
７）及びＮＯＲゲート（１８）が開き、トランジスタ
（１５）（１６）のドレインには、送信クロックの立下
りに同期してシフトレジスタ（１１）からシリアル出力
されるデータと同一レベルが発生する。一方、第２マイ
クロコンピュータ（２）内部において、ＲＯＭ（図示せ
ず）から読み出されたプログラム命令に応じて、制御信
号は「０」となる。即ち、クロック発生器（５’）の出
力及びクロック端子（５’）の間は遮断され、又、シフ
トレジスタ（１１’）のデータ出力及び出力端子
（４’）の間も遮断される。
【００１６】こうした状態において、送信クロックがシ
フトレジスタ（１１）に供給されると、前記送信クロッ
クの立下りに同期して、シフトレジスタ（１１）から該
シフトレジスタ（１１）に予めプリセットされているｎ
ビットデータが最上位ビットから順次シリアル出力され
る。このｎビットデータは、出力端子（４）、入力端子
（３’）、トランジスタ（１２’）（１３’）から成る
インバータ、及び、インバータ（１４’）を介してシフ
トレジスタ（１１’）に供給され、受信クロックの立上
りに同期してシリアルに取り込まれる。そして、第１マ
イクロコンピュータ（１）から第２マイクロコンピュー
タ（２）へのデータシリアル転送が終了すると、第１マ
イクロコンピュータ（１）内部の制御信号は、前記ＲＯ
Ｍから読み出されるプログラム命令に応じて「１」から
「０」へと変化する。即ち、出力端子（４）（４’）及
びクロック端子（５）（５’）は、状態が不定となりフ
ローティング状態になろうとする。
フトレジスタ（１１）に供給されると、前記送信クロッ
クの立下りに同期して、シフトレジスタ（１１）から該
シフトレジスタ（１１）に予めプリセットされているｎ
ビットデータが最上位ビットから順次シリアル出力され
る。このｎビットデータは、出力端子（４）、入力端子
（３’）、トランジスタ（１２’）（１３’）から成る
インバータ、及び、インバータ（１４’）を介してシフ
トレジスタ（１１’）に供給され、受信クロックの立上
りに同期してシリアルに取り込まれる。そして、第１マ
イクロコンピュータ（１）から第２マイクロコンピュー
タ（２）へのデータシリアル転送が終了すると、第１マ
イクロコンピュータ（１）内部の制御信号は、前記ＲＯ
Ｍから読み出されるプログラム命令に応じて「１」から
「０」へと変化する。即ち、出力端子（４）（４’）及
びクロック端子（５）（５’）は、状態が不定となりフ
ローティング状態になろうとする。
【００１７】ところが、出力端子（４）から出力された
シフトレジスタ（１１）の最終ビットの値に応じてＰＭ
ＯＳトランジスタ（２１）又はＮＭＯＳトランジスタ
（２２）がオンし、入力端子（３）（３’）及び出力端
子（４）（４’）は強制的にハイ又はローレベルに固定
される。例えば、シフトレジスタ（１１）から読み出さ
れる最終ビットが「１」の時、ＰＭＯＳトランジスタ
（２１）がオンして入力端子（３）（３’）及び出力端
子（４）（４’）はハイレベルにプルアップされ、反対
に、シフトレジスタ（１１）から読み出される最終ビッ
トが「０」の時、ＮＭＯＳトランジスタ（２２）がオン
して入力端子（３）（３’）及び出力端子（４）
（４’）はローレベルにプルダウンされる。クロック端
子（５）（５’）も同様にして、最後のクロックレベル
に応じてハイ又はローレベルに固定される。
シフトレジスタ（１１）の最終ビットの値に応じてＰＭ
ＯＳトランジスタ（２１）又はＮＭＯＳトランジスタ
（２２）がオンし、入力端子（３）（３’）及び出力端
子（４）（４’）は強制的にハイ又はローレベルに固定
される。例えば、シフトレジスタ（１１）から読み出さ
れる最終ビットが「１」の時、ＰＭＯＳトランジスタ
（２１）がオンして入力端子（３）（３’）及び出力端
子（４）（４’）はハイレベルにプルアップされ、反対
に、シフトレジスタ（１１）から読み出される最終ビッ
トが「０」の時、ＮＭＯＳトランジスタ（２２）がオン
して入力端子（３）（３’）及び出力端子（４）
（４’）はローレベルにプルダウンされる。クロック端
子（５）（５’）も同様にして、最後のクロックレベル
に応じてハイ又はローレベルに固定される。
【００１８】よって、図２に示す様に、第１及び第２マ
イクロコンピュータ（１）（２）の間を接続する配線の
持つ容量等によって、受信クロックが送信クロックより
遅延したとしても、送信データの最終ビットが制御信号
の変化に関係なく確実にシフトレジスタ（１１’）に供
給されるので、受信クロックの立上りに同期して、シフ
トレジスタ（１１）のｎビットデータをシフトレジスタ
（１１’）に確実にシリアル転送できることになる。更
に、ｎビットデータのシリアル転送終了後において、入
力端子（３）（３’）及び出力端子（４）（４’）はシ
フトレジスタ（１１）の最終ビットと同じ論理レベルに
固定され、又、クロック端子（５）（５’）は送信クロ
ックに最後の変化レベルと同じ論理レベルに固定される
ので、シフトレジスタ（１１）（１１’）の誤動作も防
止できる。又、従来の様に、第１及び第２マイクロコン
ピュータ（１）（２）の間にプルアップ抵抗を設ける必
要もなくなる。
イクロコンピュータ（１）（２）の間を接続する配線の
持つ容量等によって、受信クロックが送信クロックより
遅延したとしても、送信データの最終ビットが制御信号
の変化に関係なく確実にシフトレジスタ（１１’）に供
給されるので、受信クロックの立上りに同期して、シフ
トレジスタ（１１）のｎビットデータをシフトレジスタ
（１１’）に確実にシリアル転送できることになる。更
に、ｎビットデータのシリアル転送終了後において、入
力端子（３）（３’）及び出力端子（４）（４’）はシ
フトレジスタ（１１）の最終ビットと同じ論理レベルに
固定され、又、クロック端子（５）（５’）は送信クロ
ックに最後の変化レベルと同じ論理レベルに固定される
ので、シフトレジスタ（１１）（１１’）の誤動作も防
止できる。又、従来の様に、第１及び第２マイクロコン
ピュータ（１）（２）の間にプルアップ抵抗を設ける必
要もなくなる。
【００１９】
【発明の効果】本発明によれば、シフトレジスタを有す
る第１装置及び第２装置の間において、ｎビットデータ
を確実にシリアル転送できる。また、従来必要としてい
た外付抵抗も不要とできる利点が得られる。
る第１装置及び第２装置の間において、ｎビットデータ
を確実にシリアル転送できる。また、従来必要としてい
た外付抵抗も不要とできる利点が得られる。
【図１】本発明のシリアル入出力回路を示す図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来のシリアル入出力回路を示す図である。
【図４】図３の動作を示すタイムチャートである。
（１） 第１マイクロコンピュータ （２） 第２マイクロコンピュータ （３）（３’） 入力端子 （４）（４’） 出力端子 （５）（５’） クロック端子 （６）（６’） クロック発生器 （１１）（１１’） シフトレジスタ （２１）（２５） ＰＭＯＳトランジスタ （２２）（２６） ＮＭＯＳトランジスタ （２３）（２７） シュミットインバータ回路
Claims (3)
- 【請求項１】 シリアルデータを入力する第１入力端
子、前記第１入力端子に入力されたシリアルデータを保
持する第１シフトレジスタ、及び、前記第１シフトレジ
スタの内容をシリアル出力する第１出力端子を有する第
１装置と、シリアルデータを入力する第２入力端子、前
記第２入力端子に入力されたシリアルデータを保持する
第２シフトレジスタ、及び、前記第２シフトレジスタの
内容をシリアル出力する第２出力端子を有する第２装置
との間で、前記第１入力端子、前記第１出力端子、前記
第２入力端子、及び、前記第２出力端子を共通接続した
状態で、シリアルデータの転送を行うシリアル入出力回
路において、 第１電源及び第２電源の間に直列接続され、相補的に導
通する第１及び第２スイッチング素子と、 前記第１又は第２スイッチング素子が導通した時に前記
第１及び第２スイッチング素子の接続路を所定インピー
ダンスとする手段と、 ヒステリシスを有し、入力端子が前記第１及び第２スイ
ッチング素子の接続点と接続されると共に出力端子が前
記第１及び第２スイッチング素子の入力端子と接続さ
れ、前記第１及び第２スイッチング素子を相補的に導通
させるシュミットインバータ回路と、を、前記第１装置
及び前記第２装置の何れか一方の入力端子とシフトレジ
スタのデータ入力との間に設けたことを特徴とするシリ
アル入出力回路。 - 【請求項２】 前記第１装置及び前記第２装置の各々の
前記シフトレジスタ及び前記出力端子の間に、制御信号
に応じて前記シフトレジスタのデータ出力を導出又は禁
止できる出力回路を設けたことを特徴とする請求項１記
載のシリアル入出力回路。 - 【請求項３】 前記第１装置に設けた第１クロック端子
と、前記第２装置に設け前記第１クロック端子と接続さ
れた第２クロック端子と、前記第１及び第２シフトレジ
スタのシフトクロックを発生する第１及び第２クロック
発生器と、制御信号に応じて前記第１及び第２クロック
発生器の発生クロックを導出又は禁止する第１及び第２
出力回路と、を備え、前記第１及び第２シフトレジスタ
を前記第１又は第２クロック発生器の発生クロックに同
期して動作させるシリアル入出力回路において、 前記第１装置及び前記第２装置の何れか一方の前記第１
及び第２出力回路と前記第１及び第２シフトレジスタの
クロック入力との間に、前記第１及び第２スイッチング
素子、前記手段、及び、前記シュミットインバータ回路
から成る構成を設けたことを特徴とする請求項２記載の
シリアル入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04391294A JP3249285B2 (ja) | 1994-03-15 | 1994-03-15 | シリアル入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04391294A JP3249285B2 (ja) | 1994-03-15 | 1994-03-15 | シリアル入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254914A JPH07254914A (ja) | 1995-10-03 |
| JP3249285B2 true JP3249285B2 (ja) | 2002-01-21 |
Family
ID=12676935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04391294A Expired - Fee Related JP3249285B2 (ja) | 1994-03-15 | 1994-03-15 | シリアル入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249285B2 (ja) |
-
1994
- 1994-03-15 JP JP04391294A patent/JP3249285B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254914A (ja) | 1995-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7782081B2 (en) | Circuit for controlling driver of semiconductor memory apparatus and method of controlling the same | |
| KR950002077B1 (ko) | 출력 전압 레벨을 임시로 시프트하는 고속 출력 버퍼 장치 | |
| EP0162932B1 (en) | Data processing system with output switching circuit | |
| US5367205A (en) | High speed output buffer with reduced voltage bounce and no cross current | |
| JP2000180511A (ja) | 半導体装置 | |
| JP3820559B2 (ja) | 半導体装置のモードレジスターセット回路 | |
| US4661728A (en) | Programmable logic array circuit | |
| KR100338337B1 (ko) | 모드 설정 확정 신호 발생 회로 | |
| JP3249285B2 (ja) | シリアル入出力回路 | |
| KR19980058197A (ko) | 제어신호를 이용한 출력패드 회로 | |
| US5834949A (en) | Bus driver failure detection system | |
| US6054875A (en) | Output buffer for a mixed voltage environment | |
| US5748541A (en) | Latch circuit operating in synchronization with clock signals | |
| JPH0457020B2 (ja) | ||
| JP3077840B2 (ja) | 半導体集積回路の出力バッファ | |
| US5053642A (en) | Bus circuit and operating method thereof | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| US5430391A (en) | Data input/output control circuit | |
| JPS6227408B2 (ja) | ||
| JP3524216B2 (ja) | 半導体集積回路 | |
| JP2912053B2 (ja) | 半導体集積回路 | |
| US6384635B1 (en) | Signal transmitting circuit | |
| JP3723993B2 (ja) | 低速動作保証リードオンリメモリ | |
| KR0156826B1 (ko) | 자기 3 상태를 갖는 3상 구동기 | |
| JPS6385852A (ja) | バス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |