KR100338337B1 - 모드 설정 확정 신호 발생 회로 - Google Patents

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닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 파워-업 동안 인가된 파워-온 신호에 기초하여 모드 설정 확정 신호를 생성하며, 하이 또는 로우 레벨 중 어느 한 레벨로 고정된 출력 신호를 생성하는 신호 발생 수단, 신호 발생 수단으로부터의 출력 신호와 파워-온 신호 간의 NOR 또는 OR 논리에 기초하여 신호를 출력하는 제1 논리 회로부, 파워-온 신호의 극성과 반대인 극성을 갖는 파워-온 신호와 신호 발생 수단으로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제2 논리 회로부, 모드 설정 확정 신호 출력 단자에서의 신호와 제2 논리 회로부로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제3 논리 회로부, 모드 설정 제어 신호에 기초하여 상기 제3 논리 회로부로부터의 출력 신호 또는 모드 설정 신호 중 어느 하나를 출력 신호로서 출력하는 전송 게이트 회로부, 및 전송 게이트 회로부로부터의 출력 신호와 제1 논리 회로부로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하기 위한 제4 논리 회로부를 포함하는 모드 설정 확정 신호 발생 회로를 제공한다.

Description

모드 설정 확정 신호 발생 회로{MODE SETTING DETERMINATION SIGNAL GENERATION CIRCUIT}
본 발명은, 모드 설정 확정 신호 발생 회로에 관한 것으로, 특히 파워-업 동안 동작 모드의 초기 설정을 표시하는 모드 설정 확정 신호를 발생하는 메모리 회로에 관한 것이다.
메모리 장치는, 파워-업 동안 결정한 동작 모드의 초기 설정을 필요로 한다. 따라서, 메모리 장치는 동작 모드의 초기 설정을 표시하는 모드 설정 확정 신호를 발생하는 회로는 필요로 한다.
도 8은 종래의 모드 설정 확정 신호 발생 회로를 도시한다. 이 회로는, NAND 회로(100), 인버터(NOT 회로)(101, 102), 및 전송 회로(전송 게이트)(103,104)로 구성된다.
NAND 회로(100)의 한 입력 단자에는 부 논리의 파워-온 신호(파워-업 동안 원샷 펄스를 발생하는 회로로부터의 출력 신호이고, 이 신호를 이하 '파워-온 신호 바'라고 부른다)가 입력되고, 다른 입력 단자에는 전송 회로(103, 104)로부터의 출력 신호가 입력된다.
NAND 회로(100)로부터의 출력 신호가 인버터(101)에 입력되고, 모드 설정 제어 신호가 인버터(102)에 입력된다. 모드 설정 확정 신호는 장치의 동작 모드를 선택하는 기능을 한다. 인버터(101)의 출력 단자가 전송 회로(103)의 소스에 접속된다. 모드 설정 제어 신호가 전송 회로(103)의 제1 회로에 인가되고, 인버터(102)의 출력 단자가 제2 회로에 접속된다. 모드 설정 신호는 전송 회로(104)의 소스에 인가된다. 인버터(102)의 출력 단자가 전송 회로(104)의 제1 회로에 접속되고, 모드 설정 제어 신호가 제2 회로에 인가된다.
전송 회로(103 및 104)의 드레인 모두 NAND 회로(100)의 다른 입력 단자에 접속된다.
이러한 구성으로, 파워-업 동안, 파워-온 바 신호에 기초하여 동작 모드가 설정된다(모드 설정 확정 신호가 송출된다). 먼저, 전송 회로(104)에 인가된 모드 설정 신호가 H 레벨로 설정된다. H 레벨의 인가된 모드 설정 신호가 전송 회로(104)를 통해 NAND 회로(100)의 다른 입력 단자에 인가된다. 파워-온 신호 바(L 레벨)가 NAND 회로(100)의 한 입력 단자에 인가되고, NAND 회로(100)의 출력 단자가 H 레벨로 설정된다. 이 신호는 모드 설정 확정 신호로서 기능을 한다.
도 9는 또 다른 종래의 모드 설정 확정 신호 발생 회로를 도시한다. 이 반도체 기억 장치는 NOR 회로(110), 인버터(111, 112), 및 전송 회로(113, 114)로 구성된다.
도 9의 반도체 기억 장치는, 도 8의 NAND 회로(100)를 N0R 회로(110)로 바꾸면, 전체적으로 도 8과 동일한 구성을 갖는다. 즉, 인버터(111, 112)는 인버터(101, 102)에 대응하고, 전송 회로(113, 114)는 전송 회로(103, 104)에 대응한다.
도 9의 구성에 의하면, 파워-업 동안, 파워-온 신호(H 레벨)가 회로의 동작 모드를 설정한다. 먼저, 전송 회로(104)에 인가된 모드 설정 신호가 H 레벨로 설정된다. 이 반도체 장치에서는, H 레벨의 파워-온 신호가 NOR 회로(110) 및 전송 회로(104)를 통해 NAND 회로(100)의 다른 입력 단자에 인가된다. NOR 회로(110)는, 입력 단자 둘 다가 L 레벨인 경우 L 레벨의 신호를 출력한다. 따라서, 모드 설정 신호가 H 레벨이면, L 레벨 모드 설정 확정 신호가 출력된다.
도 8 및 도 9에서는, NAND 회로(100) 또는 NOR 회로(110)의 출력이 L 레벨로 일단 설정되었으면, NAND 회로(100)와 인버터(101) 사이의 경로 또는 NOR 회로(110)와 인버터(111) 사이의 경로에 대응 데이타가 래치된다. 상술한 바와 같이, 파워-업 동안 동작 모드의 설정은 1개의 값으로 된다.
또한, 도 8 및 도 9에서, 전원을 투입한 후에 동작 모드의 설정을 변경하기 위해서, 외부에서 제공되는 모드 설정 제어 신호가 H에서 L 레벨로 쉬프트된다. 그 다음, 전송 회로(103, 113)가 턴 오프되고 전송 회로(104, 114)가 턴 온되어 동작 모드 설정이 바뀐다.
그러나, 종래의 회로에 따르면, 동작 모드 설정(모드 설정 확정 신호)을 단순히 파워-업 동안 파워-온 신호에 의해 결정하여, 동작 모드를 H 또는 L 레벨로만 설정할 수 있도록 한다. 근년, 사용자가 파워-업 동안 동작 모드의 다양한 초기 설정을 요구하고 있지만, 종래의 모드 설정 확정 신호 발생 회로는 이러한 요구에 응할 수 없다.
본 발명의 목적은, 파워-업 동안 동작 모드의 복수의 초기 설정을 가능하게 하는 모드 설정 확정 신호 발생 회로를 제공하는 것이다.
본 발명은, 파워-업 동안 인가되는 파워-온 신호에 기초하여 모드 설정 확신 신호를 발생하는 모드 설정 확정 신호 발생 회로로서, 하이 또는 로우 레벨로 고정된 출력 신호를 발생하는 신호 발생 수단, 신호 발생 수단으로부터의 출력 신호와 파워-온 신호와의 NOR 또는 OR 논리에 기초하여 신호를 출력하는 제1 논리 회로부, 상기한 파워-온 신호와 반대되는 극성을 갖는 파워-온 신호와 신호 발생 수단으로부터의 출력 신호와의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제2 논리 회로부, 모드 설정 확정 신호 출력 단자의 신호와 제2 논리 회로부로부터의 출력 신호와의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제3 논리 회로부, 제3 논리 회로부로부터의 출력 신호 또는 모드 설정 제어 신호에 기초하여 출력 신호로서의 모드 설정 신호를 출력하는 전송 게이트 회로, 및 전송 게이트 회로부로부터의 출력 신호와 제1 논리 회로부로부터의 출력 신호와의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제4 논리 회로부를 포함하는 모드 설정 확정 신호 발생 회로를 제공한다.
신호 발생 수단은 제1 전원과 제2 전원 사이에 직렬로 접속된 제1 트랜지스터와 제2 트랜지스터를 갖고, 제1 및 제2 트랜지스터는 서로 다른 전압 임계치를 갖는다.
제1 또는 제2 트랜지스터에 이온이 주입되어 이 트랜지스터의 전압 임계치가 변하게 된다.
도 1은 본 발명에 따른 모드 설정 확정 신호 발생 회로의 제1 실시예를 도시하는 회로도.
도 2는 파워-업 동안 모드 설정 확정 신호가 L로 설정된 경우에 행해지는 동작을 도시하는 타이밍도.
도 3은 파워-업 동안 모드 설정 확정 신호가 H 레벨로 설정된 경우에 행해지는 동작을 도시하는 타이밍도.
도 4는 파워-업 이후에 모드 설정 확정 신호가 H 레벨로 변한 경우에 행해지는 동작을 도시하는 타이밍도.
도 5는 파워-업 이후에 모드 설정 확정 신호가 L 레벨로 변한 경우에 행해지는 동작을 도시하는 타이밍도.
도 6은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 도시하는 회로도.
도 7은 본 발명의 제2 실시예에 따라, 신호 발생 회로(11)가 파워-업 동안 모드 설정 확정 신호를 여러 가지 방식으로 설정하는 것을 도시하는 예시적인 도면.
도 8은 종래의 모드 설정 확정 신호 발생 회로를 도시하는 회로도.
도 9는 또 다른 종래의 모드 설정 확정 신호 발생 회로를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 신호 발생 회로
2 ; NOR 회로
3 : 인버터
4, 5 : NAND 회로
6 : 인버터
7, 8 : 전송 회로
9 : NAND 회로
본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 제1 실시예를 도시한다.
본 발명에 따른 반도체 기억 장치는 신호 발생 회로(1), NOR 회로(2), 인버터(3), NAND 회로(4, 5), 인버터(6), 전송 회로(7, 8), 및 NAND 회로(9)로 구성된다.
부 논리의 파워-온 신호(파워-온 신호 바)가 NOR 회로(2)의 한 입력 단자에 입력되고, 다른 입력 단자에는 신호 발생 회로(1)로부터의 출력 신호가 입력된다. 인버터(3)의 입력 단자가 NOR 회로(2)의 출력 단자에 접속되고, NAND 회로(4)의 한 입력 단자가 인버터(3)의 출력 단자에 접속된다.
NAND 회로(4)의 출력 단자가 모드 설정 확정 신호를 출력한다. 정(positive) 논리의 파워-온 신호가 NAND 회로(9)의 한 입력 단자에 입력되고, 다른 입력 단자에는 신호 발생 회로(1)로부터의 출력 신호가 입력된다. NAND회로(5)의 한 입력 단자는 NAND 회로(9)의 출력 단자에 접속되고, NAND 회로(5)의 다른 출력 단자가 NAND 회로(4)의 출력 단자에 접속된다.
전송 회로(7)의 소스가 NAND 회로(5)의 출력 단자에 접속되고, 전송 회로(7)의 드레인이 NAND 회로(4)의 다른 입력 단자에 접속된다. 모드 설정 제어 회로가 전송 회로(7)의 한 회로에 입력되고, 인버터(6)의 출력 단자가 전송 회로(7)의 다른 회로에 접속된다.
또한, 모드 설정 신호가 전송 회로(8)의 소스에 입력되고, 드레인이 NAND 회로(4)의 다른 입력 단자에 접속된다. 전송 회로(8)의 한 회로가 인버터(6)의 출력 단자에 접속되고, 모드 설정 제어 신호가 다른 회로에 입력된다.
신호 발생 회로(1)는 전원 VS와 접지 사이에 직렬 방식으로 접속된 P 채널 트랜지스터(p1, p2), N 채널 트랜지스터(n), 전원 VS와 트랜지스터(p1)의 회로 사이에 접속된 저항(R)으로 구성된다. 트랜지스터(P1)의 드레인과 트랜지스터(P2)의 회로가 서로 접속되고, 트랜지스터(P1)의 회로와 트랜지스터(n)의 회로가 서로 접속되어, 트랜지스터 p1의 드레인이 출력 단자로서 작용하여 출력 신호 A를 출력한다.
이 신호 발생 회로(1)에서는, 트랜지스터(p1 또는 p2)에 이온이 주입될 때, 이 트랜지스터의 VT(임계 전압)가 변하여, 파워-업 동안 동작 모드 설정이 변할 수 있다. 따라서, 모드 설정 신호를 외부에서 변하게 함으로써, 동작 모드가 서로 다른 모드로 변할 수 있다.
다음으로, 도 1의 반도체 기억 장치의 동작을 설명한다. 신호 발생 회로의P 채널 트랜지스터(p1 또는 p2)에 이온이 주입되어 VT가 변하고, 출력 신호 A가 H 레벨(또는 L 레벨) 상의 원하는 값에 도달하면, 임계치가 일정하게 된다.
따라서, NAND회로(4)로부터의 출력된 모드 설정 확정 신호가 H 레벨(또는 L레벨)로 설정된다. 파워-온 신호 바는, 파워-업 동안 원샷 펄스를 발생시키는 회로로부터 공급된다. 또한, 모드 설정 확정 신호는 H 또는 L 레벨이고, 이에 의해 장치의 동작모드를 선택할 수 있다. 또한, 파워-업 이후에 동작 모드를 바꾸려면, 모드 설정 제어 신호를 L 레벨로 설정한다. 이러한 변경을 수행하려면, H 레벨의 모드 설정 신호를 입력하여 모드 설정 확정 신호를 L 레벨로 설정하고, L 레벨 모드 설정 신호를 입력하여 모드 설정 확정 신호를 H 레벨로 설정한다. 파워-업 이후에, 출력 신호 A를 H 또는 L 레벨로 설정하는 경우에 수행되는 장치의 동작에 대해 설명한다.
먼저, 신호 발생 회로(1)로부터의 출력 신호 A를 H 레벨이라고 상정하고, 즉, 트랜지스터 p1에만 이온을 주입한다. 이 경우, 트랜지스터 p1이 턴 온되고, 트랜지스터 p2는 턴 오프되어, 출력 신호 A를 H 레벨로 설정한다. H 레벨의 출력 신호 A가 NOR 회로(2)에 입력된 다음, L 레벨의 신호를 출력하여 인버터(3)의 출력을 H 레벨로 설정한다.
정상적으로는, H 레벨 출력 신호 A 및 파워-온 신호가 NAND 회로(9)에 입력된 다음, H 레벨의 신호가 출력되어, 전송 회로(7)는 턴 온되고, 전송 회로(8)는 턴 오프된다. 따라서, H 레벨 신호가 NAND 회로(5) 및 인버터(3)로부터 NAND 회로(4)에 입력되는 경우, NAND 회로(4)는 L 레벨의 모드 설정 확정 신호를 출력한다. 또한, L 레벨 데이타가 NAND 회로(4, 5)에 래치되는 경우, NAND 회로(4)가 H 레벨의 모드 설정 확정 신호를 출력한다.
다음으로, 신호 발생 회로(1)로부터의 출력 신호 A를 L 레벨로 설정한 경우, 즉, 트랜지스터(p2)에만 이온을 주입한 경우에 대해 설명한다. 이 경우, 트랜지스터(p1)가 턴 오프되고 트랜지스터(p2)가 턴 온되기 때문에, 출력 신호 A가 L 레벨로 설정된다. L 레벨의 출력 신호 A 및 파워-온 신호(L 레벨)가 NOR 회로(2)에 입력되고, H레벨 신호가 출력되어 인버터(#)의 출력을 L 레벨로 설정한다. L 레벨 신호의 입력으로 인해, NAND 회로(4)가 H 레벨 신호를 출력한다. 이 H 레벨 신호는 모드 설정 확정 신호로서 기능한다. 그 다음, L 레벨 출력 신호가 NAND 회로(9)에 입력된 다음, H 레벨의 출력 신호가 출력된다. 모드 설정 확정 신호(H 레벨) 및 NAND 회로(9)로부터의 출력 신호(H 레벨)를 수신했을 때, NAND 회로(5)는 L 레벨의 신호를 출력한다. 또한, NAND 회로(4, 5)는 H 레벨 신호를 래치한다.
상술한 바와 같이, 신호 발생 회로(1)의 트랜지스터(p1 또는 p2)에 이온을 주입하여 VT를 변화시킴으로써, 파워-업 동안 모드 설정 확정 신호가 H 또는 L 레벨로 설정될 수 있다. 그 결과, 이온 주입에 의해 동작 모드 설정을 파워-업 동안에도 자유롭게 변화시킬 수 있다.
다음으로, 파워-업 이후에 동작 모드를 변화시키는 경우에 대해 설명한다.
파워-업 이후에 동작 모드를 변화시키기 위해, 모드 설정 제어 신호가 L 레벨로 설정된다. 이 동작은 트랜지스터 회로(7)를 턴 오프시키고 트랜지스터 회로(8)를 턴 온시킨다. 그 다음, 모드 설정 확정 신호가 모드 설정 신호를 H 레벨(또는 L 레벨)로 외부에서 설정함으로써 변화된다. NOR 회로(2)는 파워-온 신호 바를 수신하여 L 레벨의 신호를 출력한다. 이 L 레벨 신호는 인버터(3)에 의해 반전되어, H 레벨의 신호가 출력된다. L 레벨의 파워-온 신호를 수신했을 때, NAND 회로(9)는 H 레벨의 신호를 출력한다.
모드 설정 확정 신호를 H 레벨로 설정하기 위하여, 모드 설정 신호는 L 레벨로 설정된다. 다음으로, 2개의 H 레벨 신호는 NAND 회로(4)에 입력되고, 이는 H 레벨 신호를 출력한다. 한편, 모드 설정 확정 신호를 L 레벨로 설정하기 위하여, 모드 설정 신호는 H 레벨로 설정된다. 이 동작은 인버터(3)로부터의 H 레벨 신호와 H 레벨 모드 설정 신호를 NAND 회로(4)에 입력되게 하여, L 레벨 신호를 출력한다.
도 2는 모드 설정 확정 신호가 파워-업 동안 L 레벨로 설정될 때 수행된 동작을 나타낸다. 이 도면에서, 각기 INV는 인버터를 지칭하고, NOR는 NOR 회로를 지칭하며, NAND는 NAND 회로를 지칭한다. 도 2에서, 파워-업 동안 모드 설정 확정 신호를 L 레벨로 설정하기 위하여, 이온들은 신호 발생 회로(1)로부터의 출력 신호 A를 H 레벨로 설정하는 트랜지스터 p1에만 주입된다. H 레벨 출력 신호 A는 NOR 회로(2)에 입력되고, 인버터(3)의 출력을 H 레벨로 설정하는 L 레벨 출력 신호를 생성한다.
또한, H 레벨 출력 신호 A와 H 레벨 파워-온 신호는 NAND 회로(9)에 입력되고, 이는 L 레벨 신호를 출력한다. L 레벨 신호를 수신할 시, NAND 회로(5)는 H 레벨 신호를 출력한다. 모드 설정 제어 신호는 정상적으로 H 레벨이기 때문에, 전송 회로(7)는 턴온되는 반면에, 전송 회로(8)는 턴오프된다. 그 결과, NAND 회로(5)로부터의 H 레벨 신호와 인버터(3)로부터의 H 레벨 신호는 NAND 회로(4)에 인가되고, 이는 L 레벨 신호를 출력한다. NAND 회로(4)로부터의 출력 신호는 모드 설정 확정 신호로서 작용한다. 또한, NAND 회로(4, 5)는 L 레벨 신호를 데이타로서 래치한다.
도 3은 모드 설정 결정 신호가 파워-업 동안 H 레벨로 설정될 때 수행된 동작을 나타낸다.
이 경우, 이온들은 출력 신호 A를 L 레벨로 설정하는 트랜지스터 p2에만 주입된다. L 레벨 출력 신호 A와 L 레벨 파워-온 신호는 NOR 회로(2)에 입력되고, 이는 H 레벨 신호를 출력한다. 따라서, 인버터(3)는 L 레벨 신호를 출력한다. 인버터(3)로부터 L 레벨 신호를 수신할 시, NAND 회로(4)는 H 레벨 신호를 출력한다. 또한, L 레벨 출력 신호 A가 NAND 회로(9)에 입력될 때, H 레벨 신호를 출력한다. 더욱이, H 레벨 모드 설정 확정 신호를 수신할 시, NAND 회로(5)는 L 레벨 신호를 출력한다.
도 4는 파워-업후 모드 설정 확정 신호가 H 레벨로 변경되는 경우에 수행된 장치의 동작을 나타낸다. 이 도면에서, 파워-업 후 모드 설정 확정 신호를 H 레벨로 설정하기 위하여, 모드 설정 제어 신호는 L 레벨로 설정된다. 이 동작은 전송 회로(8)를 턴온하는 전송 회로(7)을 턴오프시킨다. 다음으로, 외부에서 제공된 모드 설정 신호가 L 레벨로 설정될 때, NOR 회로(2)는 파워-온 신호 바(H 레벨)을 수신하여 L 레벨 출력 신호를 출력한다. 이 출력 신호는 인버터(3)에 입력되어, H레벨 신호를 출력한다. 또한, L 레벨 파워-온 신호의 입력으로 인해, NAND 회로(9)는 H 레벨 신호를 출력한다. 모드 설정 신호가 L 레벨로 설정될 때, NAND 회로(4)는 H 레벨 신호를 출력한다.
또한, 도 5는 모드 설정 확정 신호가 L 레벨로 변경되는 경우에 수행된 장치의 동작을 나타낸다. 파워-업후 모드 설정 확정 신호를 L 레벨로 설정하기 위하여, 외부에서 제공된 모드 설정 제어 신호는 L 레벨로 설정된다. 이 동작은 전송 회로(8)을 턴온하는 전송 회로(7)를 턴오프시킨다. 다음으로, 모드 설정 신호는 H 레벨로 설정된다. NOR 회로(2)는 도 3에 나타난 H 레벨 파워-온 신호 바가 입력될 때 L 레벨 신호를 출력한다. 이 L 레벨 신호는 인버터(3)에 입력되고, 이는 H 레벨 신호를 출력한다. 또한, L 레벨 파워-온 신호를 수신할 시, NAND 회로(9)는 NAND 회로(5)에 H 레벨 신호를 출력한다.
다음으로, 모드 설정 신호가 H 레벨로 설정될 때, 이 H 레벨 신호는 전송 회로(8)를 통하여 NAND 회로(4)에 입력된다. NAND 회로(4)는 2개의 입력 신호들, 즉 전송 회로(8)로부터의 H 레벨 신호와 인버터(3)로부터의 H 레벨 신호에 기초한 논리를 갖는 L 레벨 신호(모드 설정 확정 신호)를 출력한다.
도 6은 본 발명에 따른 제2 실시예의 반도체 기억 장치를 나타낸다. 이 실시예는 신호 발생 회로(1)에 이상적으로 구성된 제2 신호 발생 회로(11)를 추가적으로 포함하고, 도 1에 나타난 NAND 회로(9)를 직렬로 접속되는 인버터(12)와 NOR 회로(13)와 교체한다는 점에서 전술된 제1 실시예와는 다르다. 신호 발생 회로(11)로부터의 출력 신호는 NOR 회로(13)의 입력 신호들 중 하나에 전송된다.나머지 구성은 도 1에서와 동일하기 때문에, 그 설명은 생략된다. 신호 발생 회로(11)의 구성에서, 트랜지스터 p1는 트랜지스터 p3에 기능적으로 대응하고, 트랜지스터 p2는 트랜지스터 p4에 기능적으로 대응하고, 트랜지스터 n은 트랜지스터 2n에 기능적으로 대응하며, 저항 R은 저항 R2에 기능적으로 대응한다.
다음으로, 전술된 제2 실시예에 따른 파워-업 동안의 동작 모드에 대한 초기 설정이 기술될 것이다.
모드 설정 확정 신호를 L 레벨로 설정하기 위하여, 이온들은 신호 발생 회로(1)의 트랜지스터 p1과 트랜지스터 p1을 턴온시키는 신호 발생 회로(11)의 트랜지스터 p4에만 주입된다. 그 결과, 신호 발생 회로(1)의 트랜지스터 p2는 턴오프되고, 신호 발생 회로(1)로부터의 출력 신호 A는 H 레벨로 설정된다. 또한, 신호 발생 회로(11)의 트랜지스터 p3는 턴오프되고 트랜지스터 p4는 턴온되어, 신호 발생 회로(11)로부터의 출력 신호가 L 레벨로 된다.
H 레벨 출력 신호 A는 NOR 회로(2)에 입력되고, 이는 L 레벨 출력 신호를 출력한다. 이 출력 신호가 인버터(3)에 의해 반전됨으로써, H 레벨 신호는 인버터(3)의 출력 단자로부터 출력된다.
또한, L 레벨 출력 신호 B와 L 레벨 파워-온 신호 바를 수신할 시, NOR 회로(13)는 H 레벨 신호를 출력한다. NOR 회로(13)로부터의 H 레벨 신호는 인버터(12)에 의해 반전되고, 이는 L 레벨 신호를 출력한다. NAND 회로(5)는 인버터(12)로부터의 H 레벨 신호와 NAND 회로(4)로부터의 H 레벨 신호에 기초한 논리를 사용하여 L 레벨 신호를 모드 설정 확정 신호(L 레벨)로서 출력 한다. 또한, NAND회로(4, 5)는 L 레벨 신호를 데이타로서 래치한다.
다음으로, 모드 설정 확정 신호를 H 레벨로 설정하기 위하여, 이온들은 신호 발생 회로(1)의 트랜지스터 p2와 신호 발생 회로(11)의 트랜지스터 p3에만 주입된다. 다음으로, 트랜지스터 p1은 턴오프되고 트랜지스터 p2는 턴온됨으로써, 신호 발생 회로(1)로부터의 출력 신호 A는 L 레벨로 설정된다. 또한, 신호 발생 회로(11)에서, 트랜지스터 p3가 턴온되고 트랜지스터 p4가 턴오프되어, 신호 발생 회로(11)로부터의 출력 신호 B는 H 레벨로 되게 된다.
L 레벨 출력 신호 A와 L 레벨 파워-워 신호가 NOR 회로(2)에 입력되기 때문에, NOR 회로(2)로부터의 출력 신호가 H 레벨로 된다. NOR 회로(2)로부터의 출력 신호가 인버터(3)에 의해 반전되기 때문에 L 레벨 출력 신호가 출력된다.
더욱이, H 레벨 출력 신호 B와 L 레벨 파워-온 신호의 입력으로 인해, NOR 회로(13)는 L 레벨 신호를 출력한다. 인버터(12)는 NOR 회로(13)로부터의 H 레벨 신호를 반전하여 NAND 회로(5)에 반전된 신호를 출력한다. NAND 회로(4)는 인버터(3)로부터의 출력 신호 또는 전송 회로(7, 8)로부터의 출력 신호 둘다 H 레벨로 설정되지 않는 한 H 레벨 신호를 모드 설정 확정 신호로서 출력한다. 또한, NAND 회로(4, 5)는 H 레벨 신호를 데이타로서 래치한다.
도 7은 파워-업 동안 신호 발생 회로(11)가 모드 설정 결정 신호를 복수개의 방식으로 설정할 수 있다는 것을 나타낸다.
전술된 바와 같이, 본 발명에 따른 반도체 기억 장치는 파워-업 동안 임계전압을 변화시키는 내부 반도체 소자에 이온을 주입하고, 동작 모드에 대한 초기 설정이 변경되도록 함으로써, 출력 전압을 변화시킬 수 있는 신호 발생 수단을 갖는다. 또한, 파워-업 후, 외부 신호는 다양한 동작 모드를 변화시키는데 사용될 수 있다.
본 발명은 특정 실시예를 참조하여 기술되었지만, 이 설명은 제한된 센스내에수 추론된다는 것을 의미하지 않는다. 개시된 실시예의 다양한 변형은 본 분야의 숙련된 자에 의해 본 발명의 설명을 참조함으로써 명백해 질 것이다. 따라서, 첨부된 청구항들은 본 발명의 참 범위 내에서 부합하는 변형 또는 실시예를 포함하게 될 것이라는 것이 고려된다.

Claims (8)

  1. 파워-업 동안 인가된 파워-온 신호에 기초하여 모드 설정 확정 신호를 생성하기 위한 모드 설정 확정 신호 발생 회로에 있어서,
    하이 또는 로우 레벨 중 어느 하나로 고정된 출력 신호를 생성하기 위한 신호 발생 수단;
    상기 신호 발생 수단으로부터의 출력 신호와 상기 파워-온 신호 간의 NOR 또는 OR 논리에 기초하여 신호를 출력하기 위한 제1 논리 회로부;
    파워-온 신호의 극성과 반대인 극성을 갖는 파워-온 신호와 상기 신호 발생 수단으로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제2 논리 회로부;
    모드 설정 확정 신호 출력 단자에서의 신호와 상기 제2 논리 회로부로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하는 제3 논리 회로부;
    모드 설정 제어 신호에 기초하여 상기 제3 논리 회로부로부터의 출력 신호 또는 모드 설정 신호 중 어느 하나를 출력 신호로서 출력하는 전송 게이트 회로부; 및
    상기 전송 게이트 회로부로부터의 출력 신호와 상기 제1 논리 회로부로부터의 출력 신호 간의 NAND 또는 AND 논리에 기초하여 신호를 출력하기 위한 제4 논리 회로부
    를 포함하는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  2. 제1항에 있어서,
    상기 신호 발생 수단은 제1 전원과 제2 전원 사이에 직렬로 접속된 제1 트랜지스터 및 제2 트랜지스터를 가지고,
    상기 제1 및 제2 트랜지스터들은 서로 다른 임계 전압을 가지는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  3. 제2항에 있어서, 상기 제1 또는 제2 트랜지스터 중 어느 한 트랜지스터에 이온을 주입하여 이 트랜지스터의 임계 전압을 변화시키는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  4. 제1항에 있어서, 상기 신호 발생 수단은 구해질 상기 모드 설정 확정 신호의 출력 신호 레벨과 반대인 출력 전압 극성을 갖는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  5. 제1항에 있어서, 파워-업 후 상기 모드 설정 확정 신호를 변경할 시, 상기 모드 설정 신호는 구해질 상기 모드 설정 확정 신호의 레벨과 반대인 출력 신호 레벨을 갖는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  6. 제1항에 있어서, 상기 제2 논리 회로부는 NAND 게이트인 것을 특징으로 하는모드 설정 확정 신호 발생 회로.
  7. 제1항에 있어서,
    하이 또는 로우 레벨 중 어느 한 레벨로 고정된 출력 신호를 생성하기 위한 제2 신호 발생 수단; 및
    상기 제2 신호 발생 수단으로부터의 출력 신호와 상기 파워-온 신호의 극성과 반대인 극성을 갖는 파워-온 신호에 기초하여 NOR 논리를 구하는 제5 논리 회로부
    를 포함하는 것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
  8. 제7항에 있어서,
    상기 신호 발생 수단은 제1 전원과 제2 전원간에 직렬로 접속된 제1 트랜지스터와 제2 트랜지스터를 가지며, 상기 제2 신호 발생 수단은 상기 제1 전원과 상기 제2 전원간에 직렬로 접속된 제3 및 제4 트랜지스터를 가지고,
    상기 제1 및 제2 트랜지스터는 서로 다른 임계 전압을 가지며, 상기 제3 및 제4 트랜지스터는 서로 다른 임계 전압을 가지는
    것을 특징으로 하는 모드 설정 확정 신호 발생 회로.
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