KR100327427B1 - 메모리 소자의 파워 업 회로 - Google Patents

메모리 소자의 파워 업 회로 Download PDF

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Abstract

본 발명은 최초 파워 온(Power On)시 내부 전원 레벨(Level)을 모니터(Monitor)하는 신호를 받아 내부 전원의 생성을 빠르게 함으로써 파워 온시 내부 전원 생성 지연을 빠르게 하도록 한 메모리 소자의 파워 업 회로에 관한 것으로서, 밴드갭 기준전압 발생회로부와 내부 전압의 노멀 기준전압 발생회로부, 번-인 기준전압 발생회로부, 노멀 및 번-인 레벨 셀렉트 회로부, 내부전압 발생부로 구성된 파워 업 회로에 있어서, 상기 노멀 및 번-인 레벨 셀렉트 회로는 차동 증폭기를 이용한 비교회로와 파워 업시에 응답특성을 향상시켜 내부전압 생성을 빠르게 하기 위하여 비교하는 내부전원 노멀용 기준전압과 내부전원 기준전압을 각각 게이트 입력으로 하는 제 1, 제 2 NMOS 트랜지스터의 공통 소오스와 접지전압 사이에 구성되는 제 3 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.

Description

메모리 소자의 파워 업 회로{Power Up Circuit of Memory Device}
본 발명은 메모리 소자의 파워 업(Power Up) 회로에 관한 것으로, 특히 최초 파워 온(Power On)시 내부 전원 생성 지연을 방지하도록 한 메모리 소자의 파워 업 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 메모리 소자의 파워 업 회로를 설명하면 다음과 같다.
도 1은 종래의 메모리 소자의 파워 업 회로를 나타낸 구성도이고, 도 2는 종래의 메모리 소자의 파워 업 회로에 대한 시뮬레이션 파형도이다.
도 1에 도시한 바와 같이, 밴드갭 기준(Bandgap Reference)전압(VBDREF)을 발생하는 밴드갭 기준전압 발생회로부(1)와, 상기 밴드갭 기준전압을 입력으로 받아 내부 전압의 노멀 동작시 기준전압(VREFO) 및 PMOS 트랜지스터의 기준 바이어스 신호(VBIAS)를 발생하는 내부 전압의 노멀 기준전압 발생회로부(2)와, 상기 노멀 기준전압 발생회로부(2)의 PMOS 트랜지스터의 기준 바이어스 신호를 입력으로 받아 내부전원 번-인(Burn-in)용 기준전압(VREFBI)과 기준 바이어스 레벨 신호(VLNG)를 발생하는 번-인 기준전압 발생회로부(3)와, 상기 노멀 기준전압 발생회로부(2)와 번-인 기준전압 발생회로부(3)의 각 출력신호를 입력으로 받아 내부전원 기준전압(VLR)을 발생하는 노멀 및 번-인 레벨 셀렉트(Selector) 회로부(4)와, 상기 노멀 및 번-인 레벨 셀렉트 회로부(4)의 내부전원 기준전압(VLR)을 받아 주변회로 및 어레이(Array) 회로의 내부전압(VPERI)을 발생하는 내부전압 발생부(5)로 구성된다.
한편, 상기와 같이 구성된 노멀 및 번-인 레벨 셀렉트 회로부는 차동 증폭기를 이용한 비교회로로 구성되는데 보다 상세히 설명하면 다음과 같다.
즉, 소오스에 내부전원 노멀용 기준전압(VREFBI)이 인가되고 게이트에 번-인 엔트리(Burn-in Entry) 신호(VLBINENB)가 인가되며 드레인을 출력단으로 하는 제 1 PMOS 트랜지스터(P1)와, 상기 제 1 PMOS 트랜지스터(P1)의 드레인에 드레인이 연결되고 소오스는 접지전압(VSSI)에 연결되며 게이트에 번-인 엔트리 신호가 인가되는 제 1 NMOS 트랜지스터(N1)와, 전원전압(VDDI)과 접지전압(VSSI)사이에 직렬로 연결되는 제 2 PMOS 트랜지스터(P2) 및 제 2, 제 3, 제 4 NMOS 트랜지스터(N2,N3,N4)와, 상기 전원전압(VDDI)과 접지전압(VSSI) 사이에 직렬로 연결되는 제 3 PMOS 트랜지스터(P3) 및 제 5, 제 6 NMOS 트랜지스터(N5,N6)와, 상기 제 6 NMOS 트랜지스터(N6)의 게이트와 드레인은 공통으로 연결되며 게이트와 접지전압(VSSI) 사이에 연결되는 MOS 캐패시터(C)로 구성된다.
그리고 상기 제 2 NMOS 트랜지스터(N2)와 제 5 NMOS 트랜지스터(N5)의 소오스에 공통으로 소오스가 연결되고 드레인이 상기 제 2 NMOS 트랜지스터(N2)의 드레인에 연결되며 게이트는 내부전원 노멀용 기준전압이 인가되는 제 7 NMOS 트랜지스터(N7)로 구성된다.
여기서 상기 제 2 NMOS 트랜지스터(N2)의 게이트는 상기 제 1 PMOS 트랜지스터(P1)의 드레인에 연결되고, 상기 제 3 NMOS 트랜지스터(N3)의 게이트에는 액티브 인에이블 신호(LD)가 인가되며, 상기 제 4 NMOS 트랜지스터(N4)와 제 6 NMOS 트랜지스터(N6)의 게이트에는 공통으로 NMOS 트랜지스터의 기준 바이어스 레벨 신호(VLNG)가 인가되고, 상기 제 3, 제 6, 제 7 NMOS 트랜지스터(N3,N6,N7)의 소오스는 공통으로 연결된다.
그리고 상기 제 2 PMOS 트랜지스터(P2)와 제 3 PMOS 트랜지스터(P3)의 게이트는 공통으로 연결되고, 상기 제 2 PMOS 트랜지스터(P2)의 게이트와 드레인은 공통으로 연결된다.
상기와 같이 구성된 종래의 메모리 소자의 파워 업 회로는 도 2의 시뮬레이션 파형과 같이, 파워 업(Power Up)시에 외부의 전원전압(VDD)이 증가함에 따라 밴드갭 기준전압 발생회로부(1)로부터 밴드갭 기준전압(VBDREF)을 발생하고, 이후 내부전압(VPERI), 노멀/번-인 기준전압인 VREFO/VREFBI가 생성된다.
이때 번-인 엔트리(Burn-in Entry) 신호인 VLBINENB가 'high'(=노멀 모드)로 되면서 노멀 및 번-인 레벨 셀렉트 회로부(4)에서 VREFO와 VLR 레벨을 비교하여 VLR 레벨을 VREFO 레벨로 맞추어 준다.
이어, 액티브(Active) 신호 LD는 PUPB1 펄스 폭과 같이 움직여 응답특성을 빠르게 하여 VLR 레벨을 빠르게 생성시키기 위해 구동하기 위한 신호이다.
그리고 상기 PUPB1 신호는 VPERI 레벨 모니터 신호로 VPERI 레벨 생성되기 시작하는 약 0.6V(Vt) 정도에서 High가 되고 어느 정도 레벨이 완성되어지는 약 1.8V정도에서 Low로 전환된다.
한편, VLNG 신호는 NMOS 트랜지스터의 Vt 레벨로 전류감소를 위해 낮은 전압으로 구동한다.
여기서 액티브 인에이블 신호 LD는 파워 업시에는 내부전압 레벨 모니터 신호 PUPB1와 동일하다.
그러나 상기와 같은 종래의 메모리 소자의 파워 업 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 파워 업시 내부전압 레벨 모니터 신호 동안에 내부전원 기준전압 레벨의지연으로 내부전압의 지연이 발생하고, 이 내부전압 레벨 모니터 신호는 주변 회로부를 리세트 해주는데 이때 내부전압의 지연으로 인하여 내부전압 레벨이 충분히 생성되지 못할 경우에 오동작을 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 최초 파워 온(Power On)시 내부 전원 레벨(Level)을 모니터(Monitor)하는 신호를 받아 내부 전원의 생성을 빠르게 함으로써 파워 온시 내부 전원 생성 지연을 빠르게 하도록 한 메모리 소자의 파워 업 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 메모리 소자의 파워 업 회로를 나타낸 구성도
도 2는 종래의 메모리 소자의 파워 업 회로에 대한 시뮬레이션 파형도
도 3은 본 발명에 의한 메모리 소자의 파워 업 회로를 나타낸 구성도
도 4는 본 발명에 의한 메모리 소자의 파워 업 회로에 대한 시뮬레이션 파형도
도면의 주요 부분에 대한 부호의 설명
10 : 밴드갭 기준전압 발생회로부 20 : 노멀 기준전압 발생회로부
30 : 번-인 기준전압 발생회로부 40 : 노멀 및 번-인 레벨 셀렉트 회로부
50 : 내부전압 발생부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 메모리 소자의 파워 업 회로는 밴드갭 기준전압 발생회로부와 내부 전압의 노멀 기준전압 발생회로부, 번-인 기준전압 발생회로부, 노멀 및 번-인 레벨 셀렉트 회로부, 내부전압 발생부로 구성된 파워 업 회로에 있어서, 상기 노멀 및 번-인 레벨 셀렉트 회로는 차동 증폭기를 이용한 비교회로와 파워 업시에 응답특성을 향상시켜 내부전압 생성을 빠르게 하기 위하여 비교하는 내부전원 노멀용 기준전압과 내부전원 기준전압을 각각 게이트 입력으로 하는 제 1, 제 2 NMOS 트랜지스터의 공통 소오스와 접지전압 사이에 구성되는 제 3 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 메모리 소자의 파워 업 회로를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 메모리 소자의 파워 업 회로의 블록도이고, 도 4는 본 발명에 의한 메모리 소자의 파워 업 회로에 의한 시뮬레이션 파형도이다.
도 3에 도시한 바와 같이, 밴드갭 기준전압(VBDREF)을 발생하는 밴드갭 레퍼런스 전압 발생회로부(10)와, 상기 밴드갭 기준전압을 입력으로 받아 내부 전압의 노멀 동작시 기준전압(VREFO) 및 PMOS 트랜지스터의 기준 바이어스 신호(VBIAS)를 발생하는 내부 전압의 노멀 기준전압 발생회로부(20)와, 상기 노멀 기준전압 발생회로부(20)의 PMOS 트랜지스터의 기준 바이어스 신호를 입력으로 받아 내부전원 번-인(Burn-in)용 기준전압(VREFBI)과 기준 바이어스 레벨 신호(VLNG)를 발생하는 번-인 기준전압 발생회로부(30)와, 상기 노멀 기준전압 발생회로부(20)와 번-인 기준전압 발생회로부(30)의 각 출력신호를 입력으로 받아 내부전원 기준전압(VLR)을 발생하는 노멀 및 번-인 레벨 셀렉트(Selector) 회로부(40)와, 상기 노멀 및 번-인 레벨 셀렉트 회로부(40)의 내부전원 기준전압(VLR)을 받아 내부전압(VPERI)을 발생하는 내부전압 발생부(50)로 구성된다.
한편, 상기와 같이 구성된 노멀 및 번-인 레벨 셀렉트 회로부는 차동 증폭기를 이용한 비교회로와 파워 업시에 응답특성을 향상시켜 내부전압 생성을 빠르게 하기 위하여 비교하는 내부전원 노멀용 기준전압과 내부전원 기준전압을 각각 게이트 입력으로 하는 NMOS 트랜지스터(N5,N7)의 공통 소오스와 접지전압 사이에 별도의 NMOS 트랜지스터(N8)를 구성되는데 보다 상세히 설명하면 다음과 같다.
즉, 소오스에 내부전원 노멀용 기준전압(VREFBI)이 인가되고 게이트에 번-인 엔트리 신호(VLBINENB)가 인가되며 드레인을 출력단으로 하는 제 1 PMOS 트랜지스터(P1)와, 상기 제 1 PMOS 트랜지스터(P1)의 드레인에 드레인이 연결되고 소오스는 접지전압(VSSI)에 연결되며 게이트에 번-인 엔트리 신호가 인가되는 제 1 NMOS 트랜지스터(N1)와, 전원전압(VDDI)과 접지전압(VSSI)사이에 직렬로 연결되는 제 2 PMOS 트랜지스터(P2) 및 제 2, 제 3, 제 4 NMOS 트랜지스터(N2,N3,N4)와, 상기 전원전압(VDDI)과 접지전압(VSSI) 사이에 직렬로 연결되는 제 3 PMOS 트랜지스터(P3) 및 제 5, 제 6 NMOS 트랜지스터(N5,N6)와, 상기 제 2 NMOS 트랜지스터(N2)와 제 5 NMOS 트랜지스터(N5)의 소오스에 공통으로 소오스가 연결되고 드레인이 상기 제 2 NMOS 트랜지스터(N2)의 드레인에 연결되며 게이트는 내부전원 노멀용 기준전압이 인가되는 제 7 NMOS 트랜지스터(N7)와, 상기 제 5 NMOS 트랜지스터(N5)의 게이트와 접지전압(VSSI) 사이에 연결되는 MOS 캐패시터(C)와, 상기 제 5 NMOS 트랜지스터(N5)와 제 7 NMOS 트랜지스터(N7)의 공통 소오스에 드레인이 연결되고 소오스는 접지전압에 연결되며 게이트에는 내부전압 레벨 모니터 신호(PUPB1)이 인가되는 제 8 NMOS 트랜지스터(N8)를 포함하여 구성된다.
여기서 상기 제 2 NMOS 트랜지스터(N2)의 게이트는 상기 제 1 PMOS 트랜지스터(P1)의 드레인에 연결되고, 상기 제 3 NMOS 트랜지스터(N3)의 게이트에는 액티브 인에이블 신호(LD)가 인가되며, 상기 제 4 NMOS 트랜지스터(N4)의 게이트에는 NMOS 트랜지스터의 기준 바이어스 레벨 신호(VLNG)가 인가된다.
한편, 상기 제 8 NMOS 트랜지스터(N8)는 파워 업시에 응답특성을 향상시켜 내부전압 생성을 빨리하게 위하여 비교(Compare)하는 두 기준전압 VREFO와 VLR을 각각 게이트의 입력으로 하는 제 5, 제 7 NMOS 트랜지스터(N5,N7)의 공통 소오스와 접지전압(VSSI) 사이에 위치한다.
상기와 같이 구성된 본 발명에 의한 메모리 소자의 파워 업 회로는 파워 업시에 외부전원(VDD) 상승에 따라 밴드갭 전압(VBDREF)이 생성되고 내부전압 노멀 기준전압(VREFO)이 생성되고 VLNG 레벨이 생성되면서 VLR 레벨이 만들어지면서 VPERI 레벨이 생성되고 이때 PUPB1이 High가 되어 제 8 NMOS 트랜지스터(N8)를 통해 노드 A를 접지전압(VSSI)으로 끌어내리면서 응답특성을 더욱 향상시켜 VLR 레벨을 더욱 빨리 생성시키게 되고 내부전압 VPERI 레벨을 빨리 생성시키게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 메모리 소자의 파워 업 회로는 다음과 같은 효과가 있다.
즉, 빠른 파워 업시(50㎲)에 내부전압이 생성되는 동안에 PUPB1 신호를 받아 NMOS 트랜지스터를 통해 응답 특성을 향상시키어 내부전압 생성을 빨리 해 줄 수 있다.

Claims (2)

  1. 밴드갭 기준전압을 발생하는 밴드갭 레퍼런스 전압 발생회로부와, 상기 밴드갭 기준전압을 입력받아 내부 전압의 노멀 동작시 기준전압 및 PMOS 트랜지스터의 기준 바이어스 신호를 발생하는 내부 전압의 노멀 기준전압 발생회로부와, 상기 노멀 기준전압 발생회로부의 PMOS 트랜지스터의 기준 바이어스 신호를 입력으로 받아 내부전원 번-인용 기준전압과 기준 바이어스 레벨 신호를 발생하는 번-인 기준전압 발생회로부와, 상기 노멀 기준전압 발생회로부와 번-인 기준전압 발생회로부의 각 출력신호를 입력으로 받아 내부전원 기준전압을 발생하는 노멀 및-번-인 레벨 셀렉트 회로부와, 상기 노멀 및 번-인 레벨 셀렉트 회로부의 내부전원 기준전압을 발생하는 내부전압 발생부로 구성된 파워 업 회로에 있어서, 상기 노멀 및 번-인 레벨 셀렉트 회로부는
    상기 내부전원 노멀용 기준전압이 소오스에 인가되고 번-인 엔트리 신호가 게이트에 인가되며 드레인을 출력단으로 하는 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 드레인에 드레인이 연결되고 소오스는 접지단에 연결되며 게이트에 번-인 엔트리 신호가 인가되는 제 1 NMOS 트랜지스터와,
    전원단과 접지단 사이에 직렬로 연결되는 제 2 PMOS 트랜지스터 및 제 2, 제 3, 제 4 NMOS 트랜지스터와,
    상기 전원단과 접지단 사이에 직렬로 연결되는 제 3 PMOS 트랜지스터 및 제 5, 제 6 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터와 제 5 NMOS 트랜지스터의 소오스에 공통으로 소오스가 연결되고 드레인이 상기 제 2 NMOS 트랜지스터의 드레인에 연결되며 게이트는 내부전원 노멀용 기준전압이 인가되는 제 7 NMOS 트랜지스터와,
    상기 제 5 NMOS 트랜지스터의 게이트와 접지단 사이에 연결되는 MOS 캐패시터와,
    상기 제 5 NMOS 트랜지스터와 제 7 NMOS 트랜지스터의 공통 소오스에 드레인이 연결되고 소오스는 접지단에 연결되는 게이트는 내부전압 레벨 모니터 신호가 인가되는 제 8 NMOS 트랜지스터로 구성됨을 특징으로 하는 메모리 소자의 파워 온 회로.
  2. 제 1 항에 있어서, 상기 제 8 NMOS 트랜지스터의 게이트 입력은 내부전압이 생성되는 동안 인에이블되는 신호를 받는 것을 특징으로 하는 메모리 소자의 파워 업 회로.
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