KR20010081400A

KR20010081400A - 내부전원을 사용하는 디램의 파워-업 회로

Info

Publication number: KR20010081400A
Application number: KR1020000006799A
Authority: KR
Inventors: 남성진
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-02-14
Filing date: 2000-02-14
Publication date: 2001-08-29
Also published as: KR100690991B1

Abstract

본 발명은 내부전원을 사용하는 디램의 파워-업 회로에 관한 것으로, 종래에는 내부전원을 사용하는 디램에서는 내부전원(VPERI)이 필요한 레벨에 도달되고난 후에 파워-업신호(PUPB_Signal)가 저전위상태로 떨어지도록 설계되어야 하나 종래 파워-업신호는 외부전원(VDD)에 의해 제어되므로 필요한 내부 전원의 레벨이 생성되기 전에 파워-업신호가 저전위상태로 떨어질 수가 있으므로 초기화가 필요한 회로에서의 오동작을 유발시킬 수 있는 문제점이 있었다. 따라서 본 발명은 인가되는 외부전원에 따라 결정되는 바이어스 신호를 생성하여 출력하는 바이어스신호 생성부와, 상기 외부전원에 의해 생성된 바이어스신호를 이용하여 초기 파워-업신호를 세트(SET)시키는 신호 셋팅부와, 상기 바이어스신호 입력시 내부전원의 레벨을 검출하고, 그 검출신호를 출력하는 내부전원 레벨 검출부와, 상기에서 검출된 내부전원 레벨이 일정레벨에 도달하면 파워-업신호를 리셋(reset)시키는 신호 리셋팅부와, 상기 신호 셋팅부와 신호 리셋팅부에 의해 세트 또는 리셋된 파워-업신호(PUPB_Signal)를 래치하는 래치부와, 상기 래치부에 래치되는 파워-업신호(PUPB_Signal)를 출력시키는 출력부로 구성하여, 디램에서 초기화를 필요로 하는 회로에 사용되는 파워-업신호를 외부전원으로 세트시키고, 내부전원으로 리셋시킴으로써, 안정된 파워-업신호를 생성하도록 한 것이다.

Description

내부전원을 사용하는 디램의 파워-업 회로{POWER UP CIRCUIT FOR DRAM BY USING INTERNAL POWER SOURCE}

본 발명은 디램(DRAM)에 있어서, 초기 전원을 온 시켰을 때 초기화가 필요한 로직회로를 초기화시킬 수 있는 파워-업 신호를 생성해주는 파워-업 회로에 관한 것으로, 특히 내부전원을 사용하는 디램에서 안정된 파워-업 신호를 발생시켜주는 내부전원을 사용하는 디램의 파워-업 회로에 관한 것이다.

도 1은 종래 디램의 파워-업 회로에 대한 상세도로서, 이에 도시된 바와 같이, 인가되는 외부전원(VDD)에 따라 결정되는 바이어스 신호를 생성하여 출력시키는 바이어스신호 생성부(11)와, 상기에서 제공하는 바이어스 신호에 의해 디램의 로직회로에서 필요로하는 파워-업신호(PUPB_Signal)를 생성하여 제공하는 파워-업신호 생성부(12)와, 상기 파워-업신호 생성부(12)에서 생성된 파워-업신호를 래치시켜주는 래치(13)로 구성된다.

이와 같이 구성된 종래 기술에 대하여 살펴보면 다음과 같다.

디램(DRAM)의 회로에는 초기화가 필요한 로직회로가 많이 들어간다.

따라서 초기 전원을 온 시켰을 때, 로직회로의 초기화를 시킬 수 있는 신호가 필요하다. 이 신호가 파워-업 신호(PUPB_Signal)이다.

이러한 파워-업 신호(PUPB_Signal)를 생성시켜 주는 회로가 파워-업 회로이며, 이 회로에 대하여 도 1에 의거하여 살펴보면 다음과 같다.

디램(DRAM)에 초기 외부전원(VDD)을 인가시켰을 경우, 그 외부전원(VDD)이 상승하게 되면 바이어스신호 생성부(11)의 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)의 저항에 의해서 결정되는 바이어스 전류가 흐르게 된다.

이렇게 결정되는 바이어스 전류는 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)를 통해 흐르게 되고, 제1노드(Node1)에는 드레쉬홀드 전압(Vt) 근처의 전압이 걸리게 된다.

상기 바이어스신호 생성부(11)와 파워-업신호 생성부(12)에 걸쳐 있는 제1,제2엔모스 트랜지스터(N1)(N2)는 전류미러형 구조를 가지고 있게 구성되어 있으므로, 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)의 저항을 크게하면 제2엔모스 트랜지스터(N2)에는 매우 적은 전류패스(current path)가 형성된다.

따라서 외부전원(VDD)이 2Vt보다 작을때까지는 바이어스신호 생성부(11)의 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)를 통해서는 거의 전류가 흐르지 않게되므로, 상기 제1엔모스 트랜지스터(N1)에는 Vt의 드레쉬홀드 전압이 걸리게 된다.

그 Vt의 드레쉬홀드 전압은 제1노드(Node1)의 전위가 되고, 이 전위는 인버터(12)의 제2엔모스 트랜지스터(N2)는 턴온시킨다.

상기 제2엔모스 트랜지스터(N2)가 턴온됨에 따라 전류가 제2,제3피모스 트랜지스터(P2)(P3)와 제2엔모스 트랜지스터(N2)를 통해 접지측으로 흐르게 되므로 제2노드(Node2)에는 저전위상태가 된다.

상기 제2노드(Node2)의 저전위는 제5피모스 트랜지스터(P5)는 턴온시키고, 제4엔모스 트랜지스터(N4)는 턴오프시킨다.

따라서 전원전압단으로부터 고전위가 제5피모스 트랜지스터(P5)를 거쳐 제3노드(Node3)로 전달된다.

상기 제3노드(Node3)의 고전위는 제1인버터(I1)와 제2인버터(I2)를 통해 고전위 상태의 파워-업신호(PUPB_Signal)를 생성하여 출력한다.

결국, 파워-업신호(PUPB_Signal)는 제3노드(Node3)와 동일한 값을 갖는다.

또한 상기 제3노드(Node3)의 고전위는 래치(13)의 제4피모스 트랜지스터(P4)는 턴오프시키고, 제3엔모스 트랜지스터(N3)는 턴온시키므로 제2노드(Node2)는 계속해서 저전위상태가 되도록 한다.

상기 제2노드(Node2)와 제3노드(Node3)의 외부전원(VDD)이 2Vt 이상으로 상승할 때 까지 같은 상태를 유지하게 된다.

그리고, 외부전원(VDD)이 2Vt 이상이면, 바이어스신호 생성부(11)의 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)를 통해 전류가 접지측으로 바이패스되므로 제1노드(Node1)에는 저전위 상태가 된다.

상기 제1노드(Node1)가 저전위 상태이므로 파워-업신호 생성부(12)의 제2엔모스 트랜지스터(N2)는 턴오프상태가 되므로, 제2노드(Node2)는 고전위 상태가 된다.

따라서 제2노드(Node2)의 고전위는 제5피모스 트랜지스터(P5)를 턴오프시키고, 제4엔모스 트랜지스터(N4)를 턴온시켜 제3노드(Node3)는 저전위 상태가 된다.

상기 제3노드(Node3)의 저전위는 제1인버터(I1)와 제2인버터(I2)를 통해 저전위 상태의 파워-업신호(PUPB_Signal)를 생성하여 출력한다.

또한 상기 제3노드(Node3)의 저전위는 제4피모스 트랜지스터(P4)는 턴온시키고, 제3엔모스 트랜지스터(N3)는 턴오프시키므로 제2노드(Node2)는 계속해서 고전위상태가 되도록 한다.

따라서 상기 제2노드(Node2)와 제3노드(Node3)의 외부전원(VDD)이 2Vt 보다 작아질때 까지는 같은 상태를 유지하게 된다.

다시말하면, 초기 외부전원(VDD) 인가시켰을 경우 외부전원(VDD)이 2Vt보다 작을때까지는 고전위상태의 파워-업신호(PUPB_Signal)를 생성하고, 외부전원(VDD)이 2Vt 이상이되면 저전위상태의 파워-업신호(PUPB_Signal)를 생성하여 디램(DRAM)에서 초기화가 필요한 로직회로로 제공한다.

그러나, 상기에서와 같이 동작하는 종래기술에서, 내부전원을 사용하는 디램에서는 내부전원(VPERI)이 필요한 레벨에 도달되고난 후에 파워-업신호(PUPB_Signal)가 저전위상태로 떨어지도록 설계되어야 하나 종래 파워-업신호는 외부전원(VDD)에 의해 제어되므로 필요한 내부 전원의 레벨이 생성되기 전에 파워-업신호가 저전위상태로 떨어질 수가 있으므로 초기화가 필요한 회로에서의 오동작을 유발시킬 수 있는 문제점이 있고, 또한 도1에서 초기 파워-온시에 제2노드(Node2)는 저전위 상태로 있어야하나 제2,제3피모스 트랜지스터(p2)(P3)에 의한 전류패스가 형성되므로 제2노드에 바이어스전압이 형성되기 전, 즉 외부전원(VDD)이 Vt이하의 전압에서 고전위상태가될 가능성이 있어서 파워-업신호가 생성되지 않을 수 있는 문제점이 있다.

따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 디램(DRAM)의 초기화가 필요한 회로에 사용되는 파워-업신호를 외부전원으로 세트(SET)시키고, 내부전원으로 리셋시키는 내부전원을 사용하는 디램의 파워-업 회로를 제공함에 있다.

도 1은 종래 디램의 파워-업회로에 대한 상세도.

도 2는 본 발명 내부전원을 사용하는 디램의 파워-업 회로에 대한 상세도.

***** 도면의 주요 부분에 대한 부호의 설명 *****

21 : 바이어스신호 생성부 22 : 신호 셋팅부

23 : 내부전원 레벨 검출부 24 : 신호 리셋팅부

25 : 래치부 26 : 출력부

상기 목적을 달성하기 위한 본 발명은 인가되는 외부전원에 의해 초기 파워-업신호를 세트(SET)시키는 신호 셋팅부와, 초기 외부전원 공급시 내부전원의 레벨을 검출하고, 그 검출신호를 출력하는 내부전원 레벨 검출부와, 상기에서 검출된 내부전원 레벨이 일정레벨에 도달하면 파워-업신호를 리셋(reset)시키는 신호 리셋팅부와, 상기 신호 셋팅부와 신호 리셋팅부에 의해 세트 또는 리셋된 파워-업신호(PUPB_Signal)를 래치하는 래치부와, 상기 래치부에 래치되는 파워-업신호(PUPB_Signal)를 출력시키는 출력부를 포함한 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

도 2는 본 발명 내부전원을 사용하는 디램의 파워-업 회로에 대한 상세도로서, 이에 도시한 바와 같이, 인가되는 외부전원(VDD)에 따라 결정되는 바이어스 신호를 생성하여 출력하는 바이어스신호 생성부(21)와, 상기 외부전원에 의해 생성된 바이어스신호를 이용하여 초기 파워-업신호를 세트(SET)시키는 신호 셋팅부(22)와, 상기 바이어스신호 입력시 내부전원의 레벨을 검출하고, 그 검출신호를 출력하는 내부전원 레벨 검출부(23)와, 상기에서 검출된 내부전원 레벨이 일정레벨에 도달하면 파워-업신호를 리셋(reset)시키는 신호 리셋팅부(24)와, 상기 신호 셋팅부(22)와 신호 리셋팅부(24)에 의해 세트 또는 리셋된 파워-업신호(PUPB_Signal)를 래치하는 래치부(25)와, 상기 래치부(25)에 래치되는 파워-업신호(PUPB_Signal)를 출력시키는 출력부(26)로 구성한다.

이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.

디램(DRAM)에서 초기 외부전원(VDD)을 인가시켰을 경우, 내부의 로직회로를 초기화를 위하여 필요한 파워-업신호(PUPB_Signal)를 생성시켜 제공하여야 한다.

따라서 초기 외부전원(VDD)이 상승하게 되면 바이어스신호 생성부(21)의 제1피모스 트랜지스터(P1)와 제1엔모스 트랜지스터(N1)의 저항에 의해서 결정되는 바이어스 전류가 흐르게 된다.

따라서 초기 파워-업시 바이어스신호 생성부(21)의 제1엔모스 트랜지스터(N1)에 걸리는 드레쉬홀드 전압(Vt)에 의해 신호 셋팅부(22)의 제2엔모스 트랜지스터(N2)가 턴온됨에 따라 제2노드(Node2)는 외부전원(VDD)과 관계없이 저전위 상태가 되고, 상기 드레쉬홀드 전압(Vt)에 의해 내부전원 레벨 검출부(23)의 제5엔모스 트랜지스터(N5)가 턴온됨에 따라 제4노드(Node4)도 저전위상태가 된다.

상기 신호 셋팅부(22)내 제2노드(Node2)의 저전위신호는 래치부(25)의 제5피모스 트랜지스터(P5)를 턴온시키고, 제4엔모스 트랜지스터(N4)는 턴오프시킴에 따라 제3노드(Node3)를 고전위상태로 만든다.

상기 제3노드(Node3)의 고전위는 제4피모스 트랜지스터(P4)를 턴오프시키고, 제3엔모스 트랜지스터(N3)를 턴온시켜 제2노드(Node2)를 저전위 상태로 만든다.

그리고 상기 제2노드(Node2)의 저전위는 다시 제5피모스 트랜지스터(P5)를 턴온시켜 제3노드(Node3)를 고전위 상태로 만드는 동작을 반복하면서 제3노드(Node3)를 고전위상태로 유지시켜 둔다.

이때 내부전원 레벨 검출부(23)내 내부전원(VPER1)의 레벨이 2Vt보다 작을 경우에는 제5,제6피모스 트랜지스터(P5)(P6)를 통해 거의 전류가 흐르지 않게 되어 제4노드(Node4)는 저전위상태가 되므로 신호 리셋팅부(24)의 제6엔모스 트랜지스터(N6)는 턴오프상태가 되므로 제3노드(Node3)는 계속해서 고전위상태로 있게된다.

그러다가 상기 내부전원(VPER1)의 레벨이 2Vt보다 커지면 제5,제6피모스 트랜지스터(P5)(P6)를 통해 정상적인 전류가 흐르게 되어 제4노드(Node4)는 고전위상태가 되어 신호 리셋팅부(24)의 제6엔모스 트랜지스터(N6)를 턴온시킨다.

상기 제6엔모스 트랜지스터(N6)가 턴온됨에 따라 제3노드(Node3)는 저전위상태가 된다.

상기 제3노드(Node3)가 저전위 상태가 됨에 따라 래치부(25)의 제4피모스 트랜지스터(P4)는 턴온시키고, 제3엔모스 트랜지스터(N3)는 턴오프시켜 제2노드(Node2)를 고전위 상태로 만들고, 출력부(26)의 인버터(I1)(I2)를 통해 파워-업신호(PUPB_Signal)를 저전위로 떨어뜨린다.

이상에서 설명한 바와 같이 파워-온 초기에 외부전원(VDD)의 레벨이 올라감에따라 파워-업신호(PUPB_Signal)가 고전위 상태를 유지하다가 초기화 회로에 필요한 내부전원(VPER1)의 레벨이 2Vt 이상이 되면 상기 파워-업신호(PUPB_Signal)를 저전위 상태로 떨어뜨려 디램(DRAM)에서 초기화가 필요한 로직회로에 공급하여 초기화시킨다.

결국, 내부전원이 생성되어 일정레벨에 도달할 때 파워-업신호(PUPB_Signal)를 저전위 상태로 만들어, 안정된 파워-업신호를 생성한다.

이상에서 상세히 설명한 바와 같이 본 발명은 디램에서 초기화를 필요로 하는 회로에 사용되는 파워-업신호를 외부전원으로 세트시키고, 내부전원으로 리셋시킴으로써, 안정된 파워-업신호를 생성하도록 한 효과가 있다.

Claims

인가되는 외부전원에 따라 결정되는 바이어스 신호를 생성하여 출력하는 바이어스신호 생성부와, 상기 외부전원에 의해 생성된 바이어스신호를 이용하여 초기 파워-업신호를 세트(SET)시키는 신호 셋팅부와, 상기 바이어스신호 입력시 내부전원의 레벨을 검출하고, 그 검출신호를 출력하는 내부전원 레벨 검출부와, 상기에서 검출된 내부전원 레벨이 일정레벨에 도달하면 파워-업신호를 리셋(reset)시키는 신호 리셋팅부와, 상기 신호 셋팅부와 신호 리셋팅부에 의해 세트 또는 리셋된 파워-업신호(PUPB_Signal)를 래치하는 래치부와, 상기 래치부에 래치되는 파워-업신호(PUPB_Signal)를 출력시키는 출력부를 포함한 것을 특징으로 하는 내부전원을 사용하는 디램의 파워-업 회로.
제1항에 있어서, 신호 셋팅부는 하나의 엔모스 트랜지스터로 구성한 것을 특징으로 하는 내부전원을 사용하는 디램의 파워-업 회로.
제1항에 있어서, 신호 리셋팅부는 하나의 엔모스 트랜지스터로 구성한 것을 특징으로 하는 내부전원을 사용하는 디램의 파워-업 회로.